JPH08148650A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH08148650A
JPH08148650A JP6287751A JP28775194A JPH08148650A JP H08148650 A JPH08148650 A JP H08148650A JP 6287751 A JP6287751 A JP 6287751A JP 28775194 A JP28775194 A JP 28775194A JP H08148650 A JPH08148650 A JP H08148650A
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Abstract

(57)【要約】 【目的】１チップ上の設けた複数の電源系の間に発生す
る静電気の保護回路の数を減らして半導体チップの面積
が増大することを抑える。 【構成】半導体チップ１００内にコモンバス１０１を設
け、各正電源端子１，１２，１３，１４，１５とコモン
バス１０１の間に静電保護回路２１，２２，２３，２
４，２５を接続し、各ＧＮＤ端子３，３２，３３，３
４，３５とコモンバス１０１の間に静電保護回路４１，
４２，４３，４４，４５を接続している。静電保護回路
２１，２２，２３，２４，２５，４１，４２，４３，４
４，４５はダイオードのアノード端子５１をコモンバス
に接続し、カソード端子５２を電源端子もしくはＧＮＤ
端子に接続している。コモンバス１０１は最低電位のＧ
ＮＤ端子３６に接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に静電保護回路に関する。
【０００２】
【従来の技術】半導体集積回路装置においては、静電保
護回路として図６に示すように信号端子２と電源端子１
及びＧＮＤ端子３の間にそれぞれダイオード４，５を接
続した構成のものが使われている。
【０００３】回路動作を説明すると、信号端子２と電源
端子１との間に静電気によって電位が発生した時、信号
端子２の電位が高い場合にはダイオード４の順方向によ
り電源端子１に電荷が抜け、電位が低い場合にはダイオ
ード４の逆方向の降伏現象により信号端子２に電荷が抜
けて静電気による内部回路６の破壊が防止される。
【０００４】一方、信号端子２とＧＮＤ端子３との間に
静電気によって電位が発生した時、信号端子２の電位が
低い場合にはダイオード５の順方向により信号端子２に
電荷が抜け、電位が高い場合にはダイオード５の逆方向
の降伏現象によりＧＮＤ端子３に電荷が抜け静電気によ
る内部回路６の破壊が防止される。
【０００５】また、電源端子１とＧＮＤ端子３との間に
静電気によって電位が発生した時、電源端子１の電位が
低い場合にはダイオード４，５の順方向により電源端子
１に電荷が抜け、電位が高い場合にはダイオード４，５
の逆方向の降伏現象によりＧＮＤ端子３に電荷が抜け静
電気による内部回路６の破壊が防止される。
【０００６】従来、アナログ・ディジタル混載ＬＳＩに
おいて、アナログ・ディジタルの電源端子及びＧＮＤ端
子をそれぞれ共通にすると、配線及びボンディングワイ
ヤーの共通インピーダンスによるノイズの回り込みによ
り、所望の特性が得られなくなるため、電源系をそれぞ
れ分離することで所望の特性を得ていた。この為、異な
る電源系間の静電破壊を防ぐ為、図７に示す様に全ての
電源系間に静電保護回路を挿入していた。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路装置は、電源系の分離数が多くなることにより、各
電源系間に保護回路を挿入しなければならなくなり、電
源系の数をＮとすると保護回路の数が２Ｎ（Ｎ−１）と
なる為、保護回路の数が膨大となり、チップ面積が大き
くなるという欠点があった。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体チップ上に分離して搭載し且つそれぞれ
異なる電源系で駆動される複数の回路系と、前記回路系
の電源線及びＧＮＤ線のそれぞれと静電保護回路を介し
て接続し且つ前記半導体チップにおける最も高い電位又
は最も低い電位を与えるコモンバスとを備えている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１０】図１は本発明の第１の実施例を説明するた
めのレイアウト図である。
【００１１】図１に示すように、半導体チップ１００内
にコモンバス１０１を設け、各正電源端子１，１２，１
３，１４，１５とコモンバス１０１の間に静電保護回路
２１，２２，２３，２４，２５を接続し、各ＧＮＤ端子
３，３２，３３，３４，３５とコモンバス１０１の間に
静電保護回路４１，４２，４３，４４，４５を接続して
いる。
【００１２】静電保護回路２１，２２，２３，２４，２
５，４１，４２，４３，４４，４５は図５に示すダイオ
ードを用いておりダイオードのアノード端子５１をコモ
ンバスに接続し、カソード端子５２を電源端子もしくは
ＧＮＤ端子に接続している。コモンバス１０１はＧＮＤ
端子３６に接続されている。
【００１３】図２は図１に示すように構成された保護回
路の動作を説明するための回路図である。
【００１４】図２に示すように、例えば、信号端子２と
電源端子１２との間に静電気による電圧が発生すると、
ダイオード５、静電保護回路４１、２２を介して電源端
子１２に電荷が抜ける。
【００１５】また、信号端子９とＧＮＤ端子３との間に
静電気による電圧が発生すると、ダイオード７、静電保
護回路２２，４１を介してＧＮＤ端子３に抜ける。
【００１６】各端子間の全ての組み合わせで静電保護回
路が挿入されており、静電気が抜けるパスが必ず存在
し、内部回路６の破壊を防ぐことが出来る。
【００１７】半導体チップ１００が動作状態の時は、静
電保護回路のダイオードは全て逆バイアスされて非導通
となっており、ダイオードの両端に接続されている配線
間のＤＣ的な干渉はない。
【００１８】図３は本発明の第２の実施例を説明するた
めのレイアウト図である。
【００１９】図３に示すように、半導体チップ１００内
にコモンバス１０１を設け、各正電源端子１，１２，１
３，１４，１５とコモンバス１０１間に静電保護回路２
１，２２，２３，２４，２５を接続し、各ＧＮＤ端子
３，３２，３３，３４，３５とコモンバス１０１の間に
静電保護回路４１，４２，４３，４４，４５を接続して
いる。
【００２０】静電保護回路２１，２２，２３，２４，２
５，４１，４２，４３，４４，４５は図５に示すダイオ
ードを用いており、ダイオードのカソード端子５２をコ
モンバスに接続し、アノード端子５１を電源端子もしく
はＧＮＤ端子に接続している。コモンバス１０１は電源
端子１６に接続されている。
【００２１】図４は図３に示すように構成された保護回
路の動作を説明するための回路図である。
【００２２】図４に示すように、第１の実施例と同様に
各端子間の全ての組み合わせで静電保護回路が挿入され
ており、静電気が抜けるパスが必ず存在し、内部回路６
の破壊を防ぐことが出来る。
【００２３】半導体チップ１００が動作状態の時は、静
電保護回路のダイオードは全て逆バイアスされて非導通
となっており、ダイオードの両端に接続されている配線
間のＤＣ的な干渉はない。
【００２４】
【発明の効果】以上説明したように本発明は、半導体チ
ップ上に設けた複数の電源系のそれぞれと静電保護回路
を介して接続したコモンバスを設けることにより、従
来、静電保護回路の数が電源系の数Ｎに対して２Ｎ（Ｎ
−１）であったものが２Ｎとなり、静電保護回路を減ら
すことができチップ面積を小さく出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するためのレイア
ウト図。
【図２】図１に示した保護回路の動作を説明するための
回路図。
【図３】本発明の第２の実施例を説明するためのレイア
ウト図。
【図４】図３に示した保護回路の動作を説明するための
回路図。
【図５】静電保護素子の一例を示す等価回路図。
【図６】静電保護回路の一例を説明するための回路図。
【図７】従来の半導体集積回路装置の一例を説明するた
めのレイアウト図。
【符号の説明】
１，１２，１３，１４，１５，１６ 電源端子 ２，９ 信号端子 ３，３２，３３，３４，３５，３６ ＧＮＤ端子 ４，５，７，８，５３ ダイオード ６ 内部回路 ２１，２２，２３，２４，２５，４１，４２，４３，４
４，４５ 静電保護回路 ５１ アノード端子 ５２ カソード端子 １０１ コモンバス １０２ パッド

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ上に分離して搭載し且つそ
    れぞれ異なる電源系で駆動される複数の回路系と、前記
    回路系の電源線及びＧＮＤ線のそれぞれと静電保護回路
    を介して接続し且つ前記半導体チップにおける最も高い
    電位又は最も低い電位を与えるコモンバスとを備えたこ
    とを特徴とする半導体集積回路装置。
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