JP2000260944A - 静電保護回路 - Google Patents
静電保護回路Info
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Abstract
(57)【要約】
【課題】 別系統の複数の電源レベルやグランドレベル
を有する半導体集積回路を静電気やサージ電圧による破
壊から有効に保護すること。 【解決手段】 同一系統の電源やグランドに対するサー
ジ電圧や静電気の静電保護回路を形成するダイオードＤ
１〜Ｄ４の他に、別系統の電源ＶＤＤ、ＶＣＣ及び別系
統のグランドＰＧＮＤ、ＶＳＳ間に、ｐ側を共通接続し
たダイオードＤ５、Ｄ６の直列接続回路及びｐ側を共通
接続したダイオードＤ７、Ｄ８の直列接続回路を挿入す
ることにより、別系統の電源ＶＤＤとＶＣＣ間や別系統
のグランドＰＧＮＤとＶＳＳの回路間に発生する静電気
やサージ電圧を、前記挿入したダイオードの直列回路を
通して別系統の電源やグランドに逃すことができ、別系
統の複数の電源レベルやグランドレベルを有する半導体
集積回路を静電気やサージ電圧から有効に保護すること
ができる。
を有する半導体集積回路を静電気やサージ電圧による破
壊から有効に保護すること。 【解決手段】 同一系統の電源やグランドに対するサー
ジ電圧や静電気の静電保護回路を形成するダイオードＤ
１〜Ｄ４の他に、別系統の電源ＶＤＤ、ＶＣＣ及び別系
統のグランドＰＧＮＤ、ＶＳＳ間に、ｐ側を共通接続し
たダイオードＤ５、Ｄ６の直列接続回路及びｐ側を共通
接続したダイオードＤ７、Ｄ８の直列接続回路を挿入す
ることにより、別系統の電源ＶＤＤとＶＣＣ間や別系統
のグランドＰＧＮＤとＶＳＳの回路間に発生する静電気
やサージ電圧を、前記挿入したダイオードの直列回路を
通して別系統の電源やグランドに逃すことができ、別系
統の複数の電源レベルやグランドレベルを有する半導体
集積回路を静電気やサージ電圧から有効に保護すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
静電気やサージ電圧による破壊から保護するための静電
保護回路に係り、特に、複数系統の電源及びグランドレ
ベルを有する半導体集積回路の静電保護回路に関する。
静電気やサージ電圧による破壊から保護するための静電
保護回路に係り、特に、複数系統の電源及びグランドレ
ベルを有する半導体集積回路の静電保護回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路を静電気やサージ
電圧による破壊から保護する静電保護回路は、例えば図
５に示すような回路構成を有している。この回路は、２
種類の電源、即ちバイポーラ電源ＶＣＣとＣＭＯＳ電源
ＶＤＤと、２種類のグランドレベル、即ち、バイポーラ
電源に対するグランドＰＧＮＤとＣＭＯＳ電源に対する
グランドＶＳＳとを有している。端子１をダイオードＤ
１により電源ＶＣＣに、ダイオードＤ２によりグランド
ＰＧＮＤに接続し、端子２をダイオードＤ３により電源
ＶＤＤに、ダイオードＤ４によりグランドＶＳＳに接続
して、静電気やサージ電圧から回路を保護するための静
電保護回路が形成されている。
電圧による破壊から保護する静電保護回路は、例えば図
５に示すような回路構成を有している。この回路は、２
種類の電源、即ちバイポーラ電源ＶＣＣとＣＭＯＳ電源
ＶＤＤと、２種類のグランドレベル、即ち、バイポーラ
電源に対するグランドＰＧＮＤとＣＭＯＳ電源に対する
グランドＶＳＳとを有している。端子１をダイオードＤ
１により電源ＶＣＣに、ダイオードＤ２によりグランド
ＰＧＮＤに接続し、端子２をダイオードＤ３により電源
ＶＤＤに、ダイオードＤ４によりグランドＶＳＳに接続
して、静電気やサージ電圧から回路を保護するための静
電保護回路が形成されている。
【０００３】ここで、上記した静電保護回路は半導体集
積回路に搭載されており、実際は、上記したバイポーラ
電源ＶＣＣやＣＭＯＳ電源ＶＤＤに接続された半導体集
積回路が周囲にあるのであるが、繁雑なので図示は省略
している。それ故、端子１、２は半導体集積回路内或い
はそれに近接した端子のことであるが、静電気やサージ
電圧は前記回路のどこに発生するのか不定であるため、
それぞれの電源系に接続された半導体集積回路で静電気
やサージ電圧が発生した場所を代表して、等価的に端子
１、２としている。
積回路に搭載されており、実際は、上記したバイポーラ
電源ＶＣＣやＣＭＯＳ電源ＶＤＤに接続された半導体集
積回路が周囲にあるのであるが、繁雑なので図示は省略
している。それ故、端子１、２は半導体集積回路内或い
はそれに近接した端子のことであるが、静電気やサージ
電圧は前記回路のどこに発生するのか不定であるため、
それぞれの電源系に接続された半導体集積回路で静電気
やサージ電圧が発生した場所を代表して、等価的に端子
１、２としている。
【０００４】上記のような静電保護回路を搭載した半導
体集積回路で、例えば、バイポーラ電源ＶＣＣを基準と
して、端子１にサージ電圧が印加された場合、このサー
ジ電圧はダイオードＤ１を通って電源ＶＣＣ側に逃れる
ため、前記サージ電圧によって半導体集積回路が破壊さ
れることなく、回路が保護される。
体集積回路で、例えば、バイポーラ電源ＶＣＣを基準と
して、端子１にサージ電圧が印加された場合、このサー
ジ電圧はダイオードＤ１を通って電源ＶＣＣ側に逃れる
ため、前記サージ電圧によって半導体集積回路が破壊さ
れることなく、回路が保護される。
【０００５】尚、サージ電圧や静電気はその掛かり方に
よって、どれかの電源、ＧＮＤに対して大きな電位差を
持つため、この電位差が生じる電源やＧＮＤを基準電位
として、サージ電圧や静電気が生じることになる。
よって、どれかの電源、ＧＮＤに対して大きな電位差を
持つため、この電位差が生じる電源やＧＮＤを基準電位
として、サージ電圧や静電気が生じることになる。
【０００６】従って、上記の場合、バイポーラ電源ＶＣ
Ｃに対して、端子１にサージ電圧や静電気が生じたこと
になり、この場合、端子１と電源ＶＣＣ間に静電保護回
路を形成するダイオードＤ１の電流パスがあるため、発
生したサージ電圧はこのダイオードＤ１を通して電源Ｖ
ＣＣ側に逃げ、周囲にある半導体集積回路の破壊が防止
される。
Ｃに対して、端子１にサージ電圧や静電気が生じたこと
になり、この場合、端子１と電源ＶＣＣ間に静電保護回
路を形成するダイオードＤ１の電流パスがあるため、発
生したサージ電圧はこのダイオードＤ１を通して電源Ｖ
ＣＣ側に逃げ、周囲にある半導体集積回路の破壊が防止
される。
【０００７】同様に、ＣＭＯＳ電源ＶＤＤを基準とし
て、端子２にサージ電圧が印加された場合、このサージ
電圧はダイオードＤ３を通って電源ＶＤＤ側に逃れるた
め、前記サージ電圧によって半導体集積回路が破壊され
ることなく、回路が保護される。
て、端子２にサージ電圧が印加された場合、このサージ
電圧はダイオードＤ３を通って電源ＶＤＤ側に逃れるた
め、前記サージ電圧によって半導体集積回路が破壊され
ることなく、回路が保護される。
【０００８】
【発明が解決しようとする課題】しかし、上記従来の静
電保護回路において、例えばバイポーラ電源ＶＣＣを基
準として、端子２にサージ電圧が印加される場合があ
る。この場合のサージ電圧はバイポーラ電源ＶＣＣに対
しては大きな電位差を持つのであるが、例えば、ＣＭＯ
Ｓ電源ＶＤＤやグランドＶＳＳに対しては殆ど電位差を
持たない場合がある。このような場合、このサージ電圧
はダイオードＤ３やＤ４を通して、電源ＶＤＤやグラン
ドＶＳＳ側に逃げることはなく、飽く迄も、バイポーラ
電源ＶＣＣ側に流れようとする。
電保護回路において、例えばバイポーラ電源ＶＣＣを基
準として、端子２にサージ電圧が印加される場合があ
る。この場合のサージ電圧はバイポーラ電源ＶＣＣに対
しては大きな電位差を持つのであるが、例えば、ＣＭＯ
Ｓ電源ＶＤＤやグランドＶＳＳに対しては殆ど電位差を
持たない場合がある。このような場合、このサージ電圧
はダイオードＤ３やＤ４を通して、電源ＶＤＤやグラン
ドＶＳＳ側に逃げることはなく、飽く迄も、バイポーラ
電源ＶＣＣ側に流れようとする。
【０００９】ところが、従来の静電保護回路では端子２
に印加されたサージ電圧や静電気を別系統の電源のバイ
ポーラ電源ＶＣＣに逃す電流パス系統がないため、この
間にある半導体集積回路を通して、バイポーラ電源ＶＣ
Ｃ側に流れてしまうことが生じ、これにより、前記半導
体集積回路が破壊されてしまう恐れがあった。
に印加されたサージ電圧や静電気を別系統の電源のバイ
ポーラ電源ＶＣＣに逃す電流パス系統がないため、この
間にある半導体集積回路を通して、バイポーラ電源ＶＣ
Ｃ側に流れてしまうことが生じ、これにより、前記半導
体集積回路が破壊されてしまう恐れがあった。
【００１０】上記のように、従来の静電保護回路では、
別系統の電源やグランド間で発生した静電気やサージ電
圧を逃す電流パスがないため、例えば端子２に電圧印加
（ＥＩＡＪ基準）をした場合の静電耐量の値は、２５０
Ｖ程度の低い値で、サージ電圧及び静電気に弱いことが
問題となっている。
別系統の電源やグランド間で発生した静電気やサージ電
圧を逃す電流パスがないため、例えば端子２に電圧印加
（ＥＩＡＪ基準）をした場合の静電耐量の値は、２５０
Ｖ程度の低い値で、サージ電圧及び静電気に弱いことが
問題となっている。
【００１１】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、別系統の複数の
電源レベルやグランドレベルを有する半導体集積回路の
静電耐量を向上させて、静電気やサージ電圧による破壊
から回路を有効に保護することができる静電保護回路を
提供することである。
るためになされたもので、その目的は、別系統の複数の
電源レベルやグランドレベルを有する半導体集積回路の
静電耐量を向上させて、静電気やサージ電圧による破壊
から回路を有効に保護することができる静電保護回路を
提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、別系統の複数の電源レベ
ルやグランドレベルを有する半導体集積回路をサージ電
圧や静電気から保護する静電保護回路において、前記別
系統の複数の電源間又は別系統の複数のグランド間を、
高電圧が加わった時のみ導通する素子で接続したことに
ある。
に、請求項１の発明の特徴は、別系統の複数の電源レベ
ルやグランドレベルを有する半導体集積回路をサージ電
圧や静電気から保護する静電保護回路において、前記別
系統の複数の電源間又は別系統の複数のグランド間を、
高電圧が加わった時のみ導通する素子で接続したことに
ある。
【００１３】この請求項１の発明によれば、例えばある
電源レベルを基準にして、別の系統の電源を使用する回
路にサージ電圧又は静電気が発生した場合、このサージ
電圧又は静電気はこの電源と前記基準となった電源間を
接続する素子を通って、前記基準となった電源側に逃げ
るため、別系統の電源の回路間に発生したサージ電圧又
は静電気に対しても、回路を保護することができる。
電源レベルを基準にして、別の系統の電源を使用する回
路にサージ電圧又は静電気が発生した場合、このサージ
電圧又は静電気はこの電源と前記基準となった電源間を
接続する素子を通って、前記基準となった電源側に逃げ
るため、別系統の電源の回路間に発生したサージ電圧又
は静電気に対しても、回路を保護することができる。
【００１４】請求項２の発明の特徴は、別系統の複数の
電源レベルやグランドレベルを有する半導体集積回路を
サージ電圧や静電気から保護する静電保護回路におい
て、前記別系統の複数の電源間又は別系統の複数のグラ
ンド間を、同極を共通接続した２本以上の複数のダイオ
ードの直列接続回路で接続したことにある。
電源レベルやグランドレベルを有する半導体集積回路を
サージ電圧や静電気から保護する静電保護回路におい
て、前記別系統の複数の電源間又は別系統の複数のグラ
ンド間を、同極を共通接続した２本以上の複数のダイオ
ードの直列接続回路で接続したことにある。
【００１５】請求項３の発明の特徴は、前記２本以上の
複数のダイオードの直列接続回路が複数ある時、各直列
接続回路を形成するダイオードの共通接続部同士を電気
的に接続することにより、前記各直列接続回路同士を電
気的に接続したことにある。
複数のダイオードの直列接続回路が複数ある時、各直列
接続回路を形成するダイオードの共通接続部同士を電気
的に接続することにより、前記各直列接続回路同士を電
気的に接続したことにある。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の静電保護回路の第
１の実施の形態を示した回路図である。但し、従来例と
同一部分には同一符号を付して説明する。この回路は、
２種類の電源、即ちバイポーラ電源ＶＣＣと、ＣＭＯＳ
電源ＶＤＤと、２種類のグランドレベル、即ち、バイポ
ーラ電源に対するグランドＰＧＮＤと、ＣＭＯＳ電源に
対するグランドＶＳＳとを有している。
に基づいて説明する。図１は本発明の静電保護回路の第
１の実施の形態を示した回路図である。但し、従来例と
同一部分には同一符号を付して説明する。この回路は、
２種類の電源、即ちバイポーラ電源ＶＣＣと、ＣＭＯＳ
電源ＶＤＤと、２種類のグランドレベル、即ち、バイポ
ーラ電源に対するグランドＰＧＮＤと、ＣＭＯＳ電源に
対するグランドＶＳＳとを有している。
【００１７】端子１をダイオードＤ１により電源ＶＣＣ
に、ダイオードＤ２によりグランドＰＧＮＤに接続し、
端子２をダイオードＤ３により電源ＶＤＤに、ダイオー
ドＤ４によりグランドＶＳＳに接続し、更に、電源ＶＣ
Ｃと電源ＶＤＤ間を、ｐ側を共通接続したダイオードＤ
５、Ｄ６の直列接続回路で接続し、グランドＰＧＮＤと
グランドＶＳＳ間を、ｐ側を共通接続したダイオードＤ
７、Ｄ８の直列接続回路で接続して、静電気やサージ電
圧から回路を保護するための静電保護回路が形成されて
いる。
に、ダイオードＤ２によりグランドＰＧＮＤに接続し、
端子２をダイオードＤ３により電源ＶＤＤに、ダイオー
ドＤ４によりグランドＶＳＳに接続し、更に、電源ＶＣ
Ｃと電源ＶＤＤ間を、ｐ側を共通接続したダイオードＤ
５、Ｄ６の直列接続回路で接続し、グランドＰＧＮＤと
グランドＶＳＳ間を、ｐ側を共通接続したダイオードＤ
７、Ｄ８の直列接続回路で接続して、静電気やサージ電
圧から回路を保護するための静電保護回路が形成されて
いる。
【００１８】ここで、上記した静電保護回路は半導体集
積回路に搭載されており、実際は、上記したバイポーラ
電源ＶＣＣやＣＭＯＳ電源ＶＤＤに接続された半導体集
積回路が周囲にあるのであるが、繁雑なので図示は省略
している。それ故、端子１、２は半導体集積回路内或い
はそれに近接した端子のことであるが、静電気やサージ
電圧は前記回路のどこに発生するのか不定であるため、
それぞれの電源系に接続された半導体集積回路で静電気
やサージ電圧が発生した場所を代表して、等価的に端子
１、２としている。
積回路に搭載されており、実際は、上記したバイポーラ
電源ＶＣＣやＣＭＯＳ電源ＶＤＤに接続された半導体集
積回路が周囲にあるのであるが、繁雑なので図示は省略
している。それ故、端子１、２は半導体集積回路内或い
はそれに近接した端子のことであるが、静電気やサージ
電圧は前記回路のどこに発生するのか不定であるため、
それぞれの電源系に接続された半導体集積回路で静電気
やサージ電圧が発生した場所を代表して、等価的に端子
１、２としている。
【００１９】次に本実施の形態の動作について説明す
る。例えば、バイポーラ電源ＶＣＣを基準にした場合
に、ダイオードＤ６の逆耐圧以上の高いサージ電圧（又
は静電気）が端子２に印加された場合、このサージ電圧
（又は静電気）はダイオードＤ３、Ｄ６、Ｄ５を介し
て、電源ＶＣＣ側に逃げるため、このサージ電圧（又は
静電気）により周囲にある半導体集積回路が破壊される
ことはなく、回路が保護される。また、ＣＭＯＳ電源に
対するグランドＶＳＳを基準にした場合に、サージ電圧
（又は静電気）が端子１に印加された場合、このサージ
電圧（又は静電気）はダイオードＤ２、Ｄ７、Ｄ８を介
して、グランドＶＳＳ側に逃げるため、このサージ電圧
（又は静電気）により周囲の半導体集積回路が破壊され
ることはなく、回路が保護される。
る。例えば、バイポーラ電源ＶＣＣを基準にした場合
に、ダイオードＤ６の逆耐圧以上の高いサージ電圧（又
は静電気）が端子２に印加された場合、このサージ電圧
（又は静電気）はダイオードＤ３、Ｄ６、Ｄ５を介し
て、電源ＶＣＣ側に逃げるため、このサージ電圧（又は
静電気）により周囲にある半導体集積回路が破壊される
ことはなく、回路が保護される。また、ＣＭＯＳ電源に
対するグランドＶＳＳを基準にした場合に、サージ電圧
（又は静電気）が端子１に印加された場合、このサージ
電圧（又は静電気）はダイオードＤ２、Ｄ７、Ｄ８を介
して、グランドＶＳＳ側に逃げるため、このサージ電圧
（又は静電気）により周囲の半導体集積回路が破壊され
ることはなく、回路が保護される。
【００２０】上記の場合の他、ＣＭＯＳ電源ＶＤＤを基
準にした場合にサージ電圧（又は静電気）が端子１に印
加された場合、バイポーラ電源に対するグランドＰＧＮ
Ｄを基準にした場合にサージ電圧（又は静電気）が端子
２に印加された場合などがあるが、いずれも、ダイオー
ドＤ５、Ｄ６又は、ダイオードＤ７、Ｄ８を通る電流パ
スが形成されて回路が保護される。
準にした場合にサージ電圧（又は静電気）が端子１に印
加された場合、バイポーラ電源に対するグランドＰＧＮ
Ｄを基準にした場合にサージ電圧（又は静電気）が端子
２に印加された場合などがあるが、いずれも、ダイオー
ドＤ５、Ｄ６又は、ダイオードＤ７、Ｄ８を通る電流パ
スが形成されて回路が保護される。
【００２１】本実施の形態によれば、別系統の電源ＶＣ
ＣとＶＤＤ間及び別系統のグランドレベルＰＧＮＤとＶ
ＳＳ間を、ｐ側を共通接続したダイオードＤ５、Ｄ６及
びｐ側を共通接続したダイオードＤ７、Ｄ８により接続
することにより、別系統の電源ＶＣＣとＶＤＤの回路間
又は別系統のグランドレベルＰＧＮＤとＶＳＳの回路間
で発生したサージ電圧又は静電気を、別系統の電源又は
グランド側に逃す電流パスを形成することができ、前記
静電気及びサージ電圧の耐量を上げることができるた
め、従来よりもサージ電圧や静電気に強い半導体集積回
路を得ることができる。また、本例は特に微細化が進む
半導体集積回路を静電気やサージ電圧の破壊から保護す
ることに有効である。
ＣとＶＤＤ間及び別系統のグランドレベルＰＧＮＤとＶ
ＳＳ間を、ｐ側を共通接続したダイオードＤ５、Ｄ６及
びｐ側を共通接続したダイオードＤ７、Ｄ８により接続
することにより、別系統の電源ＶＣＣとＶＤＤの回路間
又は別系統のグランドレベルＰＧＮＤとＶＳＳの回路間
で発生したサージ電圧又は静電気を、別系統の電源又は
グランド側に逃す電流パスを形成することができ、前記
静電気及びサージ電圧の耐量を上げることができるた
め、従来よりもサージ電圧や静電気に強い半導体集積回
路を得ることができる。また、本例は特に微細化が進む
半導体集積回路を静電気やサージ電圧の破壊から保護す
ることに有効である。
【００２２】ここで、各ダイオードＤ５〜Ｄ８の電流容
量を１０ｍＡ以上にすると、例えば端子２に電圧印加
（ＥＩＡＪ基準）をした場合の静電耐量の値は５００Ｖ
以上で、従来の２５０Ｖの２倍以上の静電耐量効果を見
込むことができる。
量を１０ｍＡ以上にすると、例えば端子２に電圧印加
（ＥＩＡＪ基準）をした場合の静電耐量の値は５００Ｖ
以上で、従来の２５０Ｖの２倍以上の静電耐量効果を見
込むことができる。
【００２３】図２は本発明の静電保護回路の第２の実施
の形態を示した回路図である。但し、図１に示した第１
の実施の形態と同一部分には同一符号を付し、且つ、適
宜その説明を省略する。本例は、別系統の電源ＶＣＣと
ＶＤＤ間を接続するダイオードＤ５、Ｄ６の共通接続部
分の極性が反対で、ダイオードＤ５、Ｄ６のｎ側が共通
に接続されて直列接続回路が形成されている。同様に、
別系統のグランドＰＧＮＤとＶＳＳ間を接続するダイオ
ードＤ７、Ｄ８の共通接続部分の極性が反対で、ダイオ
ードＤ７、Ｄ８のｎ側が共通に接続されて直列接続回路
が形成されている。他の構成は、図１に示した第１の実
施の形態と同一で同様の効果がある。
の形態を示した回路図である。但し、図１に示した第１
の実施の形態と同一部分には同一符号を付し、且つ、適
宜その説明を省略する。本例は、別系統の電源ＶＣＣと
ＶＤＤ間を接続するダイオードＤ５、Ｄ６の共通接続部
分の極性が反対で、ダイオードＤ５、Ｄ６のｎ側が共通
に接続されて直列接続回路が形成されている。同様に、
別系統のグランドＰＧＮＤとＶＳＳ間を接続するダイオ
ードＤ７、Ｄ８の共通接続部分の極性が反対で、ダイオ
ードＤ７、Ｄ８のｎ側が共通に接続されて直列接続回路
が形成されている。他の構成は、図１に示した第１の実
施の形態と同一で同様の効果がある。
【００２４】図３は本発明の静電保護回路の第３の実施
の形態を示した回路図である。但し、図１に示した第１
の実施の形態と同一部分には同一符号を付し、且つ、適
宜その説明を省略する。
の形態を示した回路図である。但し、図１に示した第１
の実施の形態と同一部分には同一符号を付し、且つ、適
宜その説明を省略する。
【００２５】本例の回路も、２種類の電源、即ちバイポ
ーラ電源ＶＣＣとＣＭＯＳ電源ＶＤＤと、２種類のグラ
ンドレベル、即ち、バイポーラ電源に対するグランドＰ
ＧＮＤと、ＣＭＯＳ電源に対するグランドＶＳＳとを有
しており、別系統の電源ＶＣＣとＶＤＤ間を、ｐ側を共
通接続したダイオードＤ５、Ｄ６の直列接続回路で、別
系統のグランドＰＧＮＤとＶＳＳ間を、ｐ側を共通接続
したダイオードＤ７、Ｄ８の直列接続回路で接続し、前
述の第１の実施の形態と同様の構成を有しているが、ダ
イオードＤ５、Ｄ６の共通接続部分と、ダイオードＤ
７、Ｄ８の共通接続部分が電気的に接続されているとこ
ろが、上記した第１の実施の形態と異なるところであ
る。
ーラ電源ＶＣＣとＣＭＯＳ電源ＶＤＤと、２種類のグラ
ンドレベル、即ち、バイポーラ電源に対するグランドＰ
ＧＮＤと、ＣＭＯＳ電源に対するグランドＶＳＳとを有
しており、別系統の電源ＶＣＣとＶＤＤ間を、ｐ側を共
通接続したダイオードＤ５、Ｄ６の直列接続回路で、別
系統のグランドＰＧＮＤとＶＳＳ間を、ｐ側を共通接続
したダイオードＤ７、Ｄ８の直列接続回路で接続し、前
述の第１の実施の形態と同様の構成を有しているが、ダ
イオードＤ５、Ｄ６の共通接続部分と、ダイオードＤ
７、Ｄ８の共通接続部分が電気的に接続されているとこ
ろが、上記した第１の実施の形態と異なるところであ
る。
【００２６】次に本実施の形態の動作について説明す
る。例えば、バイポーラ電源ＶＣＣを基準にした場合
に、端子２にサージ電圧（又は静電気）が印加された場
合、このサージ電圧（又は静電気）はダイオードＤ３、
Ｄ６、Ｄ５を介して、電源ＶＣＣ側に逃げるため、この
サージ電圧（又は静電気）により周囲の半導体集積回路
が破壊されることがなくなり、回路が保護されるが、こ
の際、前記サージ電圧（又は静電気）はダイオードＤ
３、Ｄ６、Ｄ７を介して、グランドＰＧＮＤ側にも逃げ
ることができ、第１の実施の形態の場合に比べて、サー
ジ電圧（又は静電気）が逃げる電流パスが増加してい
る。
る。例えば、バイポーラ電源ＶＣＣを基準にした場合
に、端子２にサージ電圧（又は静電気）が印加された場
合、このサージ電圧（又は静電気）はダイオードＤ３、
Ｄ６、Ｄ５を介して、電源ＶＣＣ側に逃げるため、この
サージ電圧（又は静電気）により周囲の半導体集積回路
が破壊されることがなくなり、回路が保護されるが、こ
の際、前記サージ電圧（又は静電気）はダイオードＤ
３、Ｄ６、Ｄ７を介して、グランドＰＧＮＤ側にも逃げ
ることができ、第１の実施の形態の場合に比べて、サー
ジ電圧（又は静電気）が逃げる電流パスが増加してい
る。
【００２７】この電流パスの増加は、上記の場合の他、
ＣＭＯＳ電源に対するグランドＶＳＳを基準にした場合
にサージ電圧（又は静電気）が端子１に印加された場
合、ＣＭＯＳ電源ＶＤＤを基準にした場合にサージ電圧
（又は静電気）が端子１に印加された場合、バイポーラ
のグランドＰＧＮＤを基準にした場合にサージ電圧（又
は静電気）が端子２に印加された場合などでも同様に生
じる。
ＣＭＯＳ電源に対するグランドＶＳＳを基準にした場合
にサージ電圧（又は静電気）が端子１に印加された場
合、ＣＭＯＳ電源ＶＤＤを基準にした場合にサージ電圧
（又は静電気）が端子１に印加された場合、バイポーラ
のグランドＰＧＮＤを基準にした場合にサージ電圧（又
は静電気）が端子２に印加された場合などでも同様に生
じる。
【００２８】本実施の形態によれば、別系統の電源ＶＣ
ＣとＶＤＤ間及び別系統のグランドレベルＰＧＮＤとＶ
ＳＳ間を、ｐ側を共通接続したダイオードＤ５、Ｄ６及
びｐ側を共通接続したダイオードＤ７、Ｄ８により接続
し、且つ前記ダイオードＤ５、Ｄ６及びダイオードＤ
７、Ｄ８の共通接続部分を電気的に接続することによ
り、別系統の電源ＶＣＣとＶＤＤ間、又は別系統のグラ
ンドレベルＰＧＮＤとＶＳＳ間に発生したサージ電圧
（又は静電気）を逃す電流パスを増加させることがで
き、その分、サージ電圧（又は静電気）に対する回路の
保護動作を前記第１の実施の形態に比べて有利にするこ
とができる。他の効果は前記第１の実施の形態と同様で
ある。
ＣとＶＤＤ間及び別系統のグランドレベルＰＧＮＤとＶ
ＳＳ間を、ｐ側を共通接続したダイオードＤ５、Ｄ６及
びｐ側を共通接続したダイオードＤ７、Ｄ８により接続
し、且つ前記ダイオードＤ５、Ｄ６及びダイオードＤ
７、Ｄ８の共通接続部分を電気的に接続することによ
り、別系統の電源ＶＣＣとＶＤＤ間、又は別系統のグラ
ンドレベルＰＧＮＤとＶＳＳ間に発生したサージ電圧
（又は静電気）を逃す電流パスを増加させることがで
き、その分、サージ電圧（又は静電気）に対する回路の
保護動作を前記第１の実施の形態に比べて有利にするこ
とができる。他の効果は前記第１の実施の形態と同様で
ある。
【００２９】図４は本発明の静電保護回路の第４の実施
の形態を示した回路図である。但し、図３に示した第３
の実施の形態と同一部分には同一符号を付し、且つ、適
宜その説明を省略する。本例は、図３に示した第３の実
施の形態とその構成はほぼ同一であるが、異なる点は、
直列接続したダイオードＤ５、Ｄ６及びダイオードＤ
７、Ｄ８の各々をｎ側で共通接続しているところにあ
る。
の形態を示した回路図である。但し、図３に示した第３
の実施の形態と同一部分には同一符号を付し、且つ、適
宜その説明を省略する。本例は、図３に示した第３の実
施の形態とその構成はほぼ同一であるが、異なる点は、
直列接続したダイオードＤ５、Ｄ６及びダイオードＤ
７、Ｄ８の各々をｎ側で共通接続しているところにあ
る。
【００３０】従って、本実施の形態も、その動作は前記
第３の実施の形態と同一で同一の効果がある。
第３の実施の形態と同一で同一の効果がある。
【００３１】尚、上記第１〜第４の実施の形態では、別
系統の電源間、又は別系統のグランド間を接続するダイ
オードの数は２本であったが、これを４本、或いは６本
の多数本としても同様の効果を得ることができ、特に発
生するサージ電圧、又は静電気の電圧が高い場合は、上
記のように直列接続するダイオードの数を増加させるこ
とが有効になる。
系統の電源間、又は別系統のグランド間を接続するダイ
オードの数は２本であったが、これを４本、或いは６本
の多数本としても同様の効果を得ることができ、特に発
生するサージ電圧、又は静電気の電圧が高い場合は、上
記のように直列接続するダイオードの数を増加させるこ
とが有効になる。
【００３２】また、上記第３、第４の実施の形態で、直
列接続するダイオードの数を２本以上に増加させた場
合、各直列接続回路を形成するダイオードの共通接続部
分を電気的に１本の導電路で接続することにより、同様
にサージ電圧や静電気を逃すパスを増加させることがで
きる。
列接続するダイオードの数を２本以上に増加させた場
合、各直列接続回路を形成するダイオードの共通接続部
分を電気的に１本の導電路で接続することにより、同様
にサージ電圧や静電気を逃すパスを増加させることがで
きる。
【００３３】更に、上記第１〜第４の実施の形態では、
別系統の電源ＶＣＣとＶＤＤ間及び別系統のグランドレ
ベルＰＧＮＤとＶＳＳ間を、ダイオードの直列接続回路
で接続したが、高電圧が加わった時のみ導通する素子で
接続しても、同様の効果がある。
別系統の電源ＶＣＣとＶＤＤ間及び別系統のグランドレ
ベルＰＧＮＤとＶＳＳ間を、ダイオードの直列接続回路
で接続したが、高電圧が加わった時のみ導通する素子で
接続しても、同様の効果がある。
【００３４】
【発明の効果】以上詳細に説明したように、本発明の静
電保護回路によれば、別系統の電源ＶＣＣとＶＤＤ間及
び別系統のグランドレベルＰＧＮＤとＶＳＳ間をダイオ
ードの直列接続回路で接続することにより、別系統の複
数の電源レベルやグランドレベルを有する半導体集積回
路の静電耐量を向上させることができるため、静電気や
サージ電圧による破壊から有効に回路を保護することが
でき、静電気やサージ電圧に強い半導体集積回路を得る
ことができる。
電保護回路によれば、別系統の電源ＶＣＣとＶＤＤ間及
び別系統のグランドレベルＰＧＮＤとＶＳＳ間をダイオ
ードの直列接続回路で接続することにより、別系統の複
数の電源レベルやグランドレベルを有する半導体集積回
路の静電耐量を向上させることができるため、静電気や
サージ電圧による破壊から有効に回路を保護することが
でき、静電気やサージ電圧に強い半導体集積回路を得る
ことができる。
【図１】本発明の静電保護回路の第１の実施の形態を示
した回路図である。
した回路図である。
【図２】本発明の静電保護回路の第２の実施の形態を示
した回路図である。
した回路図である。
【図３】本発明の静電保護回路の第３の実施の形態を示
した回路図である。
した回路図である。
【図４】本発明の静電保護回路の第４の実施の形態を示
した回路図である。
した回路図である。
【図５】従来の静電保護回路の構成例を示した回路図で
ある。
ある。
【符号の説明】 １、２ 端子 Ｄ１〜Ｄ８ ダイオード ＰＧＮＤ、ＶＳＳ グランド ＶＣＣ、ＶＤＤ 電源
Claims (3)
- 【請求項１】 別系統の複数の電源レベルやグランドレ
ベルを有する半導体集積回路をサージ電圧や静電気から
保護する静電保護回路において、 前記別系統の複数の電源間又は別系統の複数のグランド
間を、高電圧が加わった時のみ導通する素子で接続した
ことを特徴とする静電保護回路。 - 【請求項２】 別系統の複数の電源レベルやグランドレ
ベルを有する半導体集積回路をサージ電圧や静電気から
保護する静電保護回路において、 前記別系統の複数の電源間又は別系統の複数のグランド
間を、同極を共通接続した２本以上の複数のダイオード
の直列接続回路で接続したことを特徴とする静電保護回
路。 - 【請求項３】 前記２本以上の複数のダイオードの直列
接続回路が複数ある時、各直列接続回路を形成するダイ
オードの共通接続部同士を電気的に接続することによ
り、前記各直列接続回路同士を電気的に接続したことを
特徴とする請求項２記載の静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11063993A JP2000260944A (ja) | 1999-03-10 | 1999-03-10 | 静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11063993A JP2000260944A (ja) | 1999-03-10 | 1999-03-10 | 静電保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260944A true JP2000260944A (ja) | 2000-09-22 |
Family
ID=13245320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11063993A Withdrawn JP2000260944A (ja) | 1999-03-10 | 1999-03-10 | 静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260944A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105721A (ja) * | 2007-10-24 | 2009-05-14 | New Japan Radio Co Ltd | レベルシフト回路 |
| US7554518B2 (en) | 2005-01-26 | 2009-06-30 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| CN110375599A (zh) * | 2019-07-16 | 2019-10-25 | 广西中爆电子科技有限公司 | 用于电子雷管中的抗射频干扰电路 |
| JP2019195012A (ja) * | 2018-05-01 | 2019-11-07 | 日本精工株式会社 | ラッチアップ防止回路 |
-
1999
- 1999-03-10 JP JP11063993A patent/JP2000260944A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554518B2 (en) | 2005-01-26 | 2009-06-30 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| JP2009105721A (ja) * | 2007-10-24 | 2009-05-14 | New Japan Radio Co Ltd | レベルシフト回路 |
| JP2019195012A (ja) * | 2018-05-01 | 2019-11-07 | 日本精工株式会社 | ラッチアップ防止回路 |
| JP7020280B2 (ja) | 2018-05-01 | 2022-02-16 | 日本精工株式会社 | ラッチアップ防止回路 |
| CN110375599A (zh) * | 2019-07-16 | 2019-10-25 | 广西中爆电子科技有限公司 | 用于电子雷管中的抗射频干扰电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |