JPH1050937A - 集積回路の静電保護回路 - Google Patents
集積回路の静電保護回路Info
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- JPH1050937A JPH1050937A JP19940096A JP19940096A JPH1050937A JP H1050937 A JPH1050937 A JP H1050937A JP 19940096 A JP19940096 A JP 19940096A JP 19940096 A JP19940096 A JP 19940096A JP H1050937 A JPH1050937 A JP H1050937A
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Abstract
(57)【要約】
【課題】 自身の持つ寄生容量により、ＩＣの高周波特
性を劣化させ、ダイオード２個を使用するため、縮小化
が困難である。 【解決手段】 プラス電源１１とマイナス電源１２、お
よび１つの入出力端子２１との間に接続された３個のダ
イオード３１〜３３より構成される。。プラス電源１１
と１つの入出力端子２１との間に、ダイオード３１をカ
ソード電極がプラス電源側となるように接続し、１つの
入出力端子２１とマイナス電源１２との間にダイオード
３２，３３がカソード電極を向かい合わせた形で直列接
続される。さらに、ダイオード３２，３３の接続点をプ
ラス電源１１に接続する。ダイオード３１，３２，３３
のカソード電極が全て同一電位点に集約できるため、Ｎ
型拡散層領域の共有化を図れる。また、ダイオード３
１，３２のアノード電極もまた１つの入出力端子２１に
接続されるため、共有化を図れる。
性を劣化させ、ダイオード２個を使用するため、縮小化
が困難である。 【解決手段】 プラス電源１１とマイナス電源１２、お
よび１つの入出力端子２１との間に接続された３個のダ
イオード３１〜３３より構成される。。プラス電源１１
と１つの入出力端子２１との間に、ダイオード３１をカ
ソード電極がプラス電源側となるように接続し、１つの
入出力端子２１とマイナス電源１２との間にダイオード
３２，３３がカソード電極を向かい合わせた形で直列接
続される。さらに、ダイオード３２，３３の接続点をプ
ラス電源１１に接続する。ダイオード３１，３２，３３
のカソード電極が全て同一電位点に集約できるため、Ｎ
型拡散層領域の共有化を図れる。また、ダイオード３
１，３２のアノード電極もまた１つの入出力端子２１に
接続されるため、共有化を図れる。
Description
【発明の属する技術分野】本発明は静電保護回路に関
し、特に集積回路（ＩＣ）の静電破壊を防止する保護回
路に関する。
し、特に集積回路（ＩＣ）の静電破壊を防止する保護回
路に関する。
【０００１】
【従来の技術】従来、集積回路の静電破壊に対する対策
としては、電流を制限すること、エネルギーの放電時定
数を大きくすること、静電エネルギーのバイパス路を設
けること等が知られていた。
としては、電流を制限すること、エネルギーの放電時定
数を大きくすること、静電エネルギーのバイパス路を設
けること等が知られていた。
【０００２】具体的には、集積回路の入力端子に直列に
抵抗を付加して電流の制限、あるいは放電時定数の増大
を図る方法がある。また、図３に示すように保護する端
子間にダイオードを付加して静電エネルギーをバイパス
する方法も広くとられている。図４に示すように画像メ
モリの静電保護回路の方法もある。特開平５−２９９５
９８号公報に記載がある。本公報では、ダイオードＤＳ
１〜ＤＳ１３を逆方向直列に接続して静電保護を必要と
する端子に挿入する方法や、これらを組み合わせて併用
する方法が多く用いられている。
抵抗を付加して電流の制限、あるいは放電時定数の増大
を図る方法がある。また、図３に示すように保護する端
子間にダイオードを付加して静電エネルギーをバイパス
する方法も広くとられている。図４に示すように画像メ
モリの静電保護回路の方法もある。特開平５−２９９５
９８号公報に記載がある。本公報では、ダイオードＤＳ
１〜ＤＳ１３を逆方向直列に接続して静電保護を必要と
する端子に挿入する方法や、これらを組み合わせて併用
する方法が多く用いられている。
【０００３】通常、静電保護回路は、数Ｖ程度のＤＣ電
圧印加に対するＩＣの保護を目的とするものではなく、
数１０〜数１００Ｖ程度、時には数１０００Ｖにも及ぶ
サージ電圧印加に対するＩＣの保護を目的としているた
め、図４に示す様な順方向ダイオードに比べて動作電圧
の十分に高い逆方向ダイオードを挿入した場合にも通電
パスを形成し、逆に動作電圧が十分に高いため静電エネ
ルギーの大部分をこの逆方向ダイオードが吸収し、ＩＣ
を保護している。
圧印加に対するＩＣの保護を目的とするものではなく、
数１０〜数１００Ｖ程度、時には数１０００Ｖにも及ぶ
サージ電圧印加に対するＩＣの保護を目的としているた
め、図４に示す様な順方向ダイオードに比べて動作電圧
の十分に高い逆方向ダイオードを挿入した場合にも通電
パスを形成し、逆に動作電圧が十分に高いため静電エネ
ルギーの大部分をこの逆方向ダイオードが吸収し、ＩＣ
を保護している。
【０００４】図３（ａ）、（ｂ）は通常用いられている
集積回路の静電保護回路の等価回路と集積回路の断面図
である。静電保護回路１３は、プラス電源１１、マイナ
ス電源１２、１つの入出力端子２１との間に、静電保護
回路１３を構成するダイオード素子３７，３８が入出力
端子２１を保護するために設けられている。ここで、プ
ラス電源１１、マイナス電源１２に接続されているＩＣ
の内部回路１０は、多数の入出力端子２０，２２を有し
ており、これらの中の１つとして、入出力端子２１があ
る。
集積回路の静電保護回路の等価回路と集積回路の断面図
である。静電保護回路１３は、プラス電源１１、マイナ
ス電源１２、１つの入出力端子２１との間に、静電保護
回路１３を構成するダイオード素子３７，３８が入出力
端子２１を保護するために設けられている。ここで、プ
ラス電源１１、マイナス電源１２に接続されているＩＣ
の内部回路１０は、多数の入出力端子２０，２２を有し
ており、これらの中の１つとして、入出力端子２１があ
る。
【０００５】入出力端子２１に印加された静電気は、ダ
イオード３７およびダイオード３８をバイパス、分流す
ることにより、静電気の持つエネルギーの大部分がダイ
オードにより消費され、ＩＣの内部回路が保護される。
イオード３７およびダイオード３８をバイパス、分流す
ることにより、静電気の持つエネルギーの大部分がダイ
オードにより消費され、ＩＣの内部回路が保護される。
【０００６】
【発明が解決しようとする課題】前述した従来の静電破
壊対策として、入力端子に直列抵抗を付加する方法で
は、数百Ω以上の抵抗値を必要とするため、内部回路の
入力容量との組合せにより、集積回路の高域周波数特性
が劣化するという欠点がある。
壊対策として、入力端子に直列抵抗を付加する方法で
は、数百Ω以上の抵抗値を必要とするため、内部回路の
入力容量との組合せにより、集積回路の高域周波数特性
が劣化するという欠点がある。
【０００７】一方、図３に示したように、保護する端子
間に逆接続のダイオード３７，３８を付加する例では、
静電エネルギーをバイパスまたは吸収するために、内部
回路よりも十分に小さな動作抵抗と大きな許容電力とが
要求される。このためには、ダイオードとして、より大
きな面積を持つ方が効果的であるが、大きな面積のダイ
オードはその接合容量が増大するという欠点がある。
間に逆接続のダイオード３７，３８を付加する例では、
静電エネルギーをバイパスまたは吸収するために、内部
回路よりも十分に小さな動作抵抗と大きな許容電力とが
要求される。このためには、ダイオードとして、より大
きな面積を持つ方が効果的であるが、大きな面積のダイ
オードはその接合容量が増大するという欠点がある。
【０００８】一般に、静電保護素子として使用するダイ
オードは、逆方向耐圧が高くとれるトランジスタのコレ
クタ・ベースを形成するプロセスで、アノード・カソー
ド電極を形成する。図３（ｂ）に示したように従来の静
電保護回路においては、１つの入出力端子２１にダイオ
ード３７のアノード電極（Ｐ型拡散層４２）とダイオー
ド３８のカソード電極（Ｎ型拡散層４３）とを接続しな
ければならないため、２個のダイオードを分離しなけれ
ばならず、これら分離したダイオード間を接続するため
の配線が必要となる。すなわち、寄生容量の中でも比較
的大きな値（数ｐＦ程度）を持つ配線容量が、直接入出
力端子２１に接続されることになり、その結果、１ＧＨ
ｚ以上の高域周波数特性が劣化するという問題点があ
る。
オードは、逆方向耐圧が高くとれるトランジスタのコレ
クタ・ベースを形成するプロセスで、アノード・カソー
ド電極を形成する。図３（ｂ）に示したように従来の静
電保護回路においては、１つの入出力端子２１にダイオ
ード３７のアノード電極（Ｐ型拡散層４２）とダイオー
ド３８のカソード電極（Ｎ型拡散層４３）とを接続しな
ければならないため、２個のダイオードを分離しなけれ
ばならず、これら分離したダイオード間を接続するため
の配線が必要となる。すなわち、寄生容量の中でも比較
的大きな値（数ｐＦ程度）を持つ配線容量が、直接入出
力端子２１に接続されることになり、その結果、１ＧＨ
ｚ以上の高域周波数特性が劣化するという問題点があ
る。
【０００９】また、２個のダイオードを分離しなければ
ならないため、静電保護回路そのものの面積を小さくで
きないという欠点もある。
ならないため、静電保護回路そのものの面積を小さくで
きないという欠点もある。
【００１０】本発明の目的は、以上詳述したような従来
技術の問題点を解決し、周波数特性を劣化させずに、直
ちに静電保護ができるようにした高集積化が可能な静電
保護回路を提供することにある。すなわち、本発明の静
電保護回路の目的は、１ＧＨｚ以上の高い周波数帯で問
題となる電気的特性の劣化を低減し、高集積化を実現し
得る静電保護対策を実現することにある。
技術の問題点を解決し、周波数特性を劣化させずに、直
ちに静電保護ができるようにした高集積化が可能な静電
保護回路を提供することにある。すなわち、本発明の静
電保護回路の目的は、１ＧＨｚ以上の高い周波数帯で問
題となる電気的特性の劣化を低減し、高集積化を実現し
得る静電保護対策を実現することにある。
【００１１】
【課題を解決するための手段】本発明の静電保護回路の
構成は、これらの問題点を解決するために、集積回路の
静電破壊を防止する集積回路の静電保護回路において、
前記集積回路の入力または出力端子と第１及び第２の電
源電圧間に逆方向にそれぞれ第１，第２のダイオードを
接続し、前記第１または第２のダイオードと逆方向かつ
直列に第３のダイオードを接続し、前記第１または第２
のダイオードと前記第３のダイオードとの接続点を前記
第１または第２の電源電圧に接続することを特徴とす
る。
構成は、これらの問題点を解決するために、集積回路の
静電破壊を防止する集積回路の静電保護回路において、
前記集積回路の入力または出力端子と第１及び第２の電
源電圧間に逆方向にそれぞれ第１，第２のダイオードを
接続し、前記第１または第２のダイオードと逆方向かつ
直列に第３のダイオードを接続し、前記第１または第２
のダイオードと前記第３のダイオードとの接続点を前記
第１または第２の電源電圧に接続することを特徴とす
る。
【００１２】また、集積回路の静電破壊を防止する集積
回路の静電保護回路において、前記集積回路の第１の電
源電圧と入出または出力端子との間に、第１のダイオー
ドを、前記集積回路の第２の電源電圧と前記入力または
出力端子との間に、第２，第３のダイオードを、カソー
ド電極が共通接続点となるように直列接続し、この第
２，第３のダイオードの接続点と前記第１の電源電圧と
を接続したことを特徴とする。 ここで、前記第１，第
２，第３のダイオードは、Ｐ型サブストレート内にＮ型
拡散層と、前記Ｎ型拡散層内の２つのＰ型拡散層とを形
成してなることを特徴とする。さらに、集積回路の静電
破壊を防止する集積回路の静電保護回路において、前記
集積回路の第１の電源電圧と入力または出力端子との間
に第１，第２のダイオードをアノード電極が共通接続点
となるように直列接続し、前記集積回路の第２の電源電
圧と前記入力または出力端子との間に、第３のダイオー
ドを接続し、前記第２，第３のダイオードの接続点と前
記第２の電源とを接続したことを特徴とする。
回路の静電保護回路において、前記集積回路の第１の電
源電圧と入出または出力端子との間に、第１のダイオー
ドを、前記集積回路の第２の電源電圧と前記入力または
出力端子との間に、第２，第３のダイオードを、カソー
ド電極が共通接続点となるように直列接続し、この第
２，第３のダイオードの接続点と前記第１の電源電圧と
を接続したことを特徴とする。 ここで、前記第１，第
２，第３のダイオードは、Ｐ型サブストレート内にＮ型
拡散層と、前記Ｎ型拡散層内の２つのＰ型拡散層とを形
成してなることを特徴とする。さらに、集積回路の静電
破壊を防止する集積回路の静電保護回路において、前記
集積回路の第１の電源電圧と入力または出力端子との間
に第１，第２のダイオードをアノード電極が共通接続点
となるように直列接続し、前記集積回路の第２の電源電
圧と前記入力または出力端子との間に、第３のダイオー
ドを接続し、前記第２，第３のダイオードの接続点と前
記第２の電源とを接続したことを特徴とする。
【００１３】前記第１，第２，第３のダイオードは、Ｐ
型サブストレート内にＰ型拡散層と前記Ｐ型拡散層内の
２つのＮ型拡散層とを形成してなることを特徴とする。
型サブストレート内にＰ型拡散層と前記Ｐ型拡散層内の
２つのＮ型拡散層とを形成してなることを特徴とする。
【００１４】より具体的には、本発明の静電保護回路
は、図１に示すようにプラス電源１１とマイナス電源１
２、および１つの入出力端子２１との間に接続された３
個のダイオード３１〜３３より構成される。
は、図１に示すようにプラス電源１１とマイナス電源１
２、および１つの入出力端子２１との間に接続された３
個のダイオード３１〜３３より構成される。
【００１５】プラス電源１１と１つの入出力端子２１と
の間に、ダイオード３１をカソード電極がプラス電源側
となるように接続し、１つの入出力端子２１とマイナス
電源１２との間にダイオード３２，３３がカソード電極
を向かい合わせた形で直列接続される。さらに、ダイオ
ード３２，３３の接続点をプラス電源１１に接続する。
の間に、ダイオード３１をカソード電極がプラス電源側
となるように接続し、１つの入出力端子２１とマイナス
電源１２との間にダイオード３２，３３がカソード電極
を向かい合わせた形で直列接続される。さらに、ダイオ
ード３２，３３の接続点をプラス電源１１に接続する。
【００１６】静電保護回路として上記構成を取ることに
より、ダイオード３１，３２，３３のカソード電極（す
なわち、ダイオードを構成するＮ型拡散層領域）が全て
同一電位点に集約できるため、Ｎ型拡散層領域の共有化
を図ることが可能となる。
より、ダイオード３１，３２，３３のカソード電極（す
なわち、ダイオードを構成するＮ型拡散層領域）が全て
同一電位点に集約できるため、Ｎ型拡散層領域の共有化
を図ることが可能となる。
【００１７】また、ダイオード３１，３２のアノード電
極（すなわち、ダイオードを構成するＰ型拡散層領域）
もまた１つの入出力端子２１に接続されるため、共有化
を図ることが可能となる。
極（すなわち、ダイオードを構成するＰ型拡散層領域）
もまた１つの入出力端子２１に接続されるため、共有化
を図ることが可能となる。
【００１８】以上の理由により、静電保護用ダイオード
の小型化、および配線の簡略化、さらには、ダイオード
に寄生する対サブストレート間容量の低減が可能とな
る。
の小型化、および配線の簡略化、さらには、ダイオード
に寄生する対サブストレート間容量の低減が可能とな
る。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１（ａ）は本発明の実施の形態を表わす
静電保護回路を含む集積回路の等価回路図であり、図１
（ｂ）はその断面図である。
静電保護回路を含む集積回路の等価回路図であり、図１
（ｂ）はその断面図である。
【００２１】図１（ａ）において、ＩＣの内部回路１０
がプラス電源１１とマイナス電源１２とに接続されてい
る。本発明による静電保護回路は、プラス電源１１とマ
イナス電源１２、および１つの入出力端子２１とに接続
された３個のダイオード３１〜３３より構成される。プ
ラス電源１１と１つの入出力端子２１との間にダイオー
ド３１、１つの入出力端子２１とマイナス電源１２との
間にダイオード３２，３３がカソード電極を向かい合わ
せた形で直列接続される。さらに、この接続点をプラス
電源１１に接続する。
がプラス電源１１とマイナス電源１２とに接続されてい
る。本発明による静電保護回路は、プラス電源１１とマ
イナス電源１２、および１つの入出力端子２１とに接続
された３個のダイオード３１〜３３より構成される。プ
ラス電源１１と１つの入出力端子２１との間にダイオー
ド３１、１つの入出力端子２１とマイナス電源１２との
間にダイオード３２，３３がカソード電極を向かい合わ
せた形で直列接続される。さらに、この接続点をプラス
電源１１に接続する。
【００２２】図１（ａ）において、入出力端子２１に静
電気（＋電荷）が侵入した時、プラス電源１１へ抜ける
電流パスは、順方向ダイオード３１、および順方向ダイ
オード３２を通過する並列パスである。この時、入出力
端子２１とプラス電源１１との間で制限される電圧は、
順方向ダイオード３１，３２の耐圧でほぼ決定される。
電気（＋電荷）が侵入した時、プラス電源１１へ抜ける
電流パスは、順方向ダイオード３１、および順方向ダイ
オード３２を通過する並列パスである。この時、入出力
端子２１とプラス電源１１との間で制限される電圧は、
順方向ダイオード３１，３２の耐圧でほぼ決定される。
【００２３】この耐圧が内部回路１０の静電耐圧より低
く設計されている場合に、内部回路１０を保護すること
が可能となる。本実施の形態の場合は、ダイオードの順
方向電圧（約０．８Ｖ）＋プラス電源電圧１１以上に入
出力端子２１の電圧が上昇した場合にダイオード３１，
３２は導通状態となり、ＩＣの内部回路１０を保護す
る。
く設計されている場合に、内部回路１０を保護すること
が可能となる。本実施の形態の場合は、ダイオードの順
方向電圧（約０．８Ｖ）＋プラス電源電圧１１以上に入
出力端子２１の電圧が上昇した場合にダイオード３１，
３２は導通状態となり、ＩＣの内部回路１０を保護す
る。
【００２４】次に、マイナス電源１２へ抜けるパスは、
順方向ダイオード３２および逆方向ダイオード３３の直
列パスである。この時、入出力端子２１とマイナス電源
１２との間で制限される電圧は、逆方向ダイオード３３
の逆耐圧でほぼ決定される。この逆耐圧が内部回路１０
の静電耐圧より低く設計されている場合に、内部回路１
０を保護することが可能となる。前述したように静電保
護回路は、数Ｖ程度のＤＣ電圧印加に対するＩＣの保護
を目的とするものではなく、数１０〜数１００Ｖ程度、
時には数１０００Ｖにも及ぶサージ電圧印加に対するＩ
Ｃの保護を目的としているため、順方向ダイオード３２
に比べて動作電圧の十分に高い逆方向ダイオード３３も
通電パスとなり、逆に動作電圧が十分に高いため静電エ
ネルギーの大部分を逆方向ダイオード３３が吸収する。
順方向ダイオード３２および逆方向ダイオード３３の直
列パスである。この時、入出力端子２１とマイナス電源
１２との間で制限される電圧は、逆方向ダイオード３３
の逆耐圧でほぼ決定される。この逆耐圧が内部回路１０
の静電耐圧より低く設計されている場合に、内部回路１
０を保護することが可能となる。前述したように静電保
護回路は、数Ｖ程度のＤＣ電圧印加に対するＩＣの保護
を目的とするものではなく、数１０〜数１００Ｖ程度、
時には数１０００Ｖにも及ぶサージ電圧印加に対するＩ
Ｃの保護を目的としているため、順方向ダイオード３２
に比べて動作電圧の十分に高い逆方向ダイオード３３も
通電パスとなり、逆に動作電圧が十分に高いため静電エ
ネルギーの大部分を逆方向ダイオード３３が吸収する。
【００２５】この逆方向ダイオード３３は、図３に示し
た従来のダイオード１個が接続される回路の場合と同様
の素子面積を必要とするが、その面積に比例する接合容
量は、入出力端子２１から見た場合、順方向ダイオード
３２が直列に接続されているため、等価的に小さな値に
抑えることが可能となる。このため、内部回路１０の持
つ高域周波数特性に与える影響を少なくできる。
た従来のダイオード１個が接続される回路の場合と同様
の素子面積を必要とするが、その面積に比例する接合容
量は、入出力端子２１から見た場合、順方向ダイオード
３２が直列に接続されているため、等価的に小さな値に
抑えることが可能となる。このため、内部回路１０の持
つ高域周波数特性に与える影響を少なくできる。
【００２６】一般に、ダイオードの持つ容量は、ダイオ
ードのアノード・カソード電極間に寄生する容量（ダイ
オードのＰＮジャンクション容量）およびカソード・サ
ブストレート間に寄生する容量が支配的となる。これら
の寄生容量の中でも、特にカソード・サブストレート間
の寄生容量値は、ＰＮジャンクション容量の３倍程度の
値を持ち、ダイオードのカソード電極に寄生する。図３
に示す従来の静電保護回路においては、ダイオードのカ
ソード電極が直接入出力端子２１に接続されているた
め、内部回路１０の高周波特性に与える影響は大きい。
ードのアノード・カソード電極間に寄生する容量（ダイ
オードのＰＮジャンクション容量）およびカソード・サ
ブストレート間に寄生する容量が支配的となる。これら
の寄生容量の中でも、特にカソード・サブストレート間
の寄生容量値は、ＰＮジャンクション容量の３倍程度の
値を持ち、ダイオードのカソード電極に寄生する。図３
に示す従来の静電保護回路においては、ダイオードのカ
ソード電極が直接入出力端子２１に接続されているた
め、内部回路１０の高周波特性に与える影響は大きい。
【００２７】本発明による静電保護回路は、入出力端子
２１にダイオードのカソード電極が直接接続されないた
め、従来例と比較して内部回路１０の高周波特性に与え
る影響は少ない。
２１にダイオードのカソード電極が直接接続されないた
め、従来例と比較して内部回路１０の高周波特性に与え
る影響は少ない。
【００２８】また、入出力端子２１に接続される２個の
ダイオード３１，３２はともにアノード電極（Ｐ型拡散
層）が接続されるため、２個のダイオードの電極を共有
化することが可能となり、ダイオード間を接続する配線
を省略することができる。
ダイオード３１，３２はともにアノード電極（Ｐ型拡散
層）が接続されるため、２個のダイオードの電極を共有
化することが可能となり、ダイオード間を接続する配線
を省略することができる。
【００２９】このため、入出力端子２１に寄生する配線
・サブストレート間の容量の低減が実現され、内部回路
１０の高周波特性に与える影響をより少なく抑えること
が可能となる。
・サブストレート間の容量の低減が実現され、内部回路
１０の高周波特性に与える影響をより少なく抑えること
が可能となる。
【００３０】さらに、本発明による静電保護回路を構成
する３個のダイオードのカソード電極（Ｎ型拡散層）は
全て同一電位点であるため共有化が可能であり、３個の
ダイオードを使用しているにもかかわらず、静電保護回
路全体の素子面積を小さくすることができる。
する３個のダイオードのカソード電極（Ｎ型拡散層）は
全て同一電位点であるため共有化が可能であり、３個の
ダイオードを使用しているにもかかわらず、静電保護回
路全体の素子面積を小さくすることができる。
【００３１】以上、静電気のプラス電荷が１つの入出力
端子２１に侵入した場合についての説明を行ったが、逆
に、静電気のマイナス電荷が１つの入出力端子２１に侵
入した場合についても同様に、ダイオード３１，３２に
よりプラス電源１１へ、また、ダイオード３２，３３に
よりマイナス電源１２へのパスを形成し、従来の静電保
護回路よりも小面積・低寄生容量を保ったままでＩＣの
内部回路１を保護する。
端子２１に侵入した場合についての説明を行ったが、逆
に、静電気のマイナス電荷が１つの入出力端子２１に侵
入した場合についても同様に、ダイオード３１，３２に
よりプラス電源１１へ、また、ダイオード３２，３３に
よりマイナス電源１２へのパスを形成し、従来の静電保
護回路よりも小面積・低寄生容量を保ったままでＩＣの
内部回路１を保護する。
【００３２】図１に示した実施の形態において１つの入
出力端子２１に寄生する容量Ｃｔは、アノード・カソー
ド電極間に寄生する容量Ｃｊ（ダイオードのＰＮジャン
クション容量）を１とし、カソード・サブストレート間
に寄生する容量Ｃｓを３とした場合、 となる。図３に示す従来の静電保護回路において同様の
計算を行うと、 Ｃｔ＝Ｃｊ＋Ｃｊ＋Ｃｓ ＝５ となる。すなわち本発明により、１つの入出力端子２１
に寄生する容量を従来の場合の０．３２５倍まで減少さ
せることが可能である。
出力端子２１に寄生する容量Ｃｔは、アノード・カソー
ド電極間に寄生する容量Ｃｊ（ダイオードのＰＮジャン
クション容量）を１とし、カソード・サブストレート間
に寄生する容量Ｃｓを３とした場合、 となる。図３に示す従来の静電保護回路において同様の
計算を行うと、 Ｃｔ＝Ｃｊ＋Ｃｊ＋Ｃｓ ＝５ となる。すなわち本発明により、１つの入出力端子２１
に寄生する容量を従来の場合の０．３２５倍まで減少さ
せることが可能である。
【００３３】次に、静電保護素子の面積を考える。図１
（ｂ）に示す通りＰ型拡散層領域の領域を１、Ｎ型拡散
層領域の領域を３（Ｐ型拡散層領域から左右に１の幅を
持つ）、ダイオード間の分離領域を２とした場合、本発
明の静電保護回路の占める領域Ｓは、 Ｓ＝１＋１＋１＋１＋１＝５ 図３に示す従来例の場合、 Ｓ＝３＋２＋３＝８ すなわち、面積を従来例の０．６２５倍まで減少させる
ことが可能である。
（ｂ）に示す通りＰ型拡散層領域の領域を１、Ｎ型拡散
層領域の領域を３（Ｐ型拡散層領域から左右に１の幅を
持つ）、ダイオード間の分離領域を２とした場合、本発
明の静電保護回路の占める領域Ｓは、 Ｓ＝１＋１＋１＋１＋１＝５ 図３に示す従来例の場合、 Ｓ＝３＋２＋３＝８ すなわち、面積を従来例の０．６２５倍まで減少させる
ことが可能である。
【００３４】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００３５】図２（ａ）は本発明の第２の実施の形態を
示す等価回路図、図２（ｂ）はその断面図である。
示す等価回路図、図２（ｂ）はその断面図である。
【００３６】図１においては、１つの入出力端子２１に
静電保護回路を構成するダイオードのアノード電極を共
通電極として接続した場合の効果についての説明を行っ
たが、図２は、ダイオードのカソード電極を共通電極と
して入出力端子２１に接続した場合を示す。図２におい
て、静電保護回路は、プラス電源１１とマイナス電源１
２、および１つの入出力端子２１に接続された３個のダ
イオード３４〜３６より構成される。プラス電源１１と
１つの入出力端子２１との間にダイオード３４，３５が
アノード電極を向かい合わせた形で直列接続され、１つ
の入出力端子２１とマイナス電源１２との間にダイオー
ド３６が接続される。さらに、ダイオード３４と３５の
接続点をマイナス電源１１に接続する。すなわち、図１
の構成に対して、正負電源およびダイオード電極を全て
入れ替えた構成をしている。
静電保護回路を構成するダイオードのアノード電極を共
通電極として接続した場合の効果についての説明を行っ
たが、図２は、ダイオードのカソード電極を共通電極と
して入出力端子２１に接続した場合を示す。図２におい
て、静電保護回路は、プラス電源１１とマイナス電源１
２、および１つの入出力端子２１に接続された３個のダ
イオード３４〜３６より構成される。プラス電源１１と
１つの入出力端子２１との間にダイオード３４，３５が
アノード電極を向かい合わせた形で直列接続され、１つ
の入出力端子２１とマイナス電源１２との間にダイオー
ド３６が接続される。さらに、ダイオード３４と３５の
接続点をマイナス電源１１に接続する。すなわち、図１
の構成に対して、正負電源およびダイオード電極を全て
入れ替えた構成をしている。
【００３７】図２に示す静電保護回路構成の場合、入出
力端子２１から、プラス電源１１、およびマイナス電源
１２へ抜けるパスは、それぞれ 入出力端子→＋電源・・ダイオード３４，３５の直列パ
ス 入出力端子→−電源・・ダイオード３５，３６の並列パ
ス となる。
力端子２１から、プラス電源１１、およびマイナス電源
１２へ抜けるパスは、それぞれ 入出力端子→＋電源・・ダイオード３４，３５の直列パ
ス 入出力端子→−電源・・ダイオード３５，３６の並列パ
ス となる。
【００３８】従って、本実施の形態の場合も第１の実施
の形態と同様ＩＣの内部回路１０を静電気から保護する
ことが可能である。
の形態と同様ＩＣの内部回路１０を静電気から保護する
ことが可能である。
【００３９】また、挿入されるそれぞれのダイオードの
Ｐ型拡散領域がマイナス電源電位で共有化が図れ、さら
に１つの入出力端子に接続されるダイオードのＮ型拡散
領域の共有化が図れるため、図１の場合と全く同様の効
果が得られることは明白である。
Ｐ型拡散領域がマイナス電源電位で共有化が図れ、さら
に１つの入出力端子に接続されるダイオードのＮ型拡散
領域の共有化が図れるため、図１の場合と全く同様の効
果が得られることは明白である。
【００４０】
【発明の効果】第１の効果は、静電保護用ダイオードの
小型化が可能になり、ＩＣ内部回路の構成範囲の拡大、
チップの高集積化が実現できるという点である。
小型化が可能になり、ＩＣ内部回路の構成範囲の拡大、
チップの高集積化が実現できるという点である。
【００４１】その理由は、ダイオードのアノード、カソ
ード電極を構成するＰ型、Ｎ型拡散層の共有化が可能と
なるからである。
ード電極を構成するＰ型、Ｎ型拡散層の共有化が可能と
なるからである。
【００４２】第２の効果は、半導体集積回路の持つ周波
数高域特性に与える影響を従来の静電保護回路よりも少
なく抑えることができ、特に、１ＧＨｚ以上の高周波数
帯においても特性劣化を低減できることにある。
数高域特性に与える影響を従来の静電保護回路よりも少
なく抑えることができ、特に、１ＧＨｚ以上の高周波数
帯においても特性劣化を低減できることにある。
【００４３】その理由は、第１に、入出力端子にダイオ
ードで支配的な容量を持つＮ型拡散層−Ｐ型サブストレ
ート間の寄生容量が直接接続されないためである。
ードで支配的な容量を持つＮ型拡散層−Ｐ型サブストレ
ート間の寄生容量が直接接続されないためである。
【００４４】また第２として、入出力端子に接続される
Ｐ型拡散層の共有化による配線の簡略化（配線−Ｐ型サ
ブストレート間の寄生容量の低減）が可能となるからで
ある。
Ｐ型拡散層の共有化による配線の簡略化（配線−Ｐ型サ
ブストレート間の寄生容量の低減）が可能となるからで
ある。
【図１】（ａ）本発明の静電保護回路の実施の形態を示
す等価回路図である。 （ｂ）本発明の静電保護回路の実施の形態を示す断面図
である。
す等価回路図である。 （ｂ）本発明の静電保護回路の実施の形態を示す断面図
である。
【図２】（ａ）本発明の静電保護回路の他の実施の形態
を示す等価回路図である。 （ｂ）本発明の静電保護回路の他の実施の形態を示す断
面図である。
を示す等価回路図である。 （ｂ）本発明の静電保護回路の他の実施の形態を示す断
面図である。
【図３】（ａ）従来の静電保護回路を示す等価回路図で
ある。 （ｂ）従来の静電保護回路を示す断面図である。
ある。 （ｂ）従来の静電保護回路を示す断面図である。
【図４】他の従来の静電保護回路を示す等価回路図であ
る。
る。
１０ 内部回路 １１ プラス電源 １２ マイナス電源 １３ 静電保護回路 ２０，２１，２２ 入出力端子 ３１〜３８ 静電保護回路を構成するダイオード素子 ４０ アルミ配線層 ４１ 絶縁膜層 ４２ Ｐ型拡散層 ４３ Ｎ型拡散層 ４４ Ｐ型サブストレート ＤＳ１〜ＤＳ１３ 静電保護素子
Claims (8)
- 【請求項１】 集積回路の静電破壊を防止する集積回路
の静電保護回路において、 前記集積回路の入力端子または出力端子と前記集積回路
の第１および第２の電源電圧間に逆方向にそれぞれ第
１，第２のダイオードを接続し、 前記第１または第２のダイオードと逆方向かつ直列に第
３のダイオードを接続し、 前記第１または第２のダイオードと前記第３のダイオー
ドとの接続点を前記第１または第２の電源電圧に接続す
ることを特徴とする集積回路の静電保護回路。 - 【請求項２】集積回路の静電破壊を防止する集積回路の
静電保護回路において、前記集積回路の第１の電源電圧
と入力または出力端子との間に、第１のダイオードを、
前記集積回路の第２の電源電圧と前記入力または出力端
子との間に、第２，第３のダイオードを、カソード電極
が共通接続点となるように直列接続し、この第２，第３
のダイオードの接続点と前記第１の電源電圧とを接続し
たことを特徴とする集積回路の静電保護回路。 - 【請求項３】 集積回路の静電破壊を防止する集積回路
の静電保護回路において、前記集積回路の第１の電源と
入力または出力端子との間に第１，第２のダイオードを
アノード電極が共通接続点となるように直列接続し、前
記集積回路の第２の電源電圧と前記入力または出力端子
との間に、第３のダイオードを接続し、前記第２，第３
のダイオードの接続点と前記第２の電源電圧とを接続し
たことを特徴とする集積回路の静電保護回路。 - 【請求項４】 前記第１，第２，第３のダイオードは、
Ｐ型サブストレート内にＮ型拡散層と、前記Ｎ型拡散層
内に２つのＰ型拡散層とを形成してなることを特徴とす
る請求項１，２記載の集積回路の静電保護回路。 - 【請求項５】 前記第１，第２，第３のダイオードは、
Ｐ型サブストレート内にＰ型拡散層と、前記Ｐ型拡散層
内に２つのＮ型拡散層とを形成してなることを特徴とす
る請求項１，３記載の集積回路の静電保護回路。 - 【請求項６】 前記２つのＰ型拡散層には、前記入出力
端子と前記第２の電源電圧を接続し、前記Ｎ型拡散層に
は、前記第１の電源電圧を接続することを特徴とする請
求項４記載の集積回路の静電保護回路。 - 【請求項７】 前記２つのＮ型拡散層には前記入出力端
子と第１の電源電圧を接続し、前記Ｐ型拡散層には前記
第２の電源電圧を接続することを特徴とする請求項５記
載の集積回路の静電保護回路。 - 【請求項８】 前記第１，第２の電源電圧は、それぞれ
正，負の電源であることを特徴とする請求項１〜６記載
の集積回路の静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19940096A JP3147780B2 (ja) | 1996-07-29 | 1996-07-29 | 集積回路の静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19940096A JP3147780B2 (ja) | 1996-07-29 | 1996-07-29 | 集積回路の静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050937A true JPH1050937A (ja) | 1998-02-20 |
| JP3147780B2 JP3147780B2 (ja) | 2001-03-19 |
Family
ID=16407166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19940096A Expired - Fee Related JP3147780B2 (ja) | 1996-07-29 | 1996-07-29 | 集積回路の静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147780B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323455B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| KR100324322B1 (ko) * | 1999-07-23 | 2002-02-16 | 김영환 | 정전방전 보호회로 |
| US7491986B2 (en) * | 2002-12-25 | 2009-02-17 | Panasonic Corporation | Semiconductor integrated circuit device |
| US7551417B2 (en) | 2004-04-22 | 2009-06-23 | Sharp Kabushiki Kaisha | Thin film circuit substrate, piezoelectric speaker device, display device, and sound-generating display device |
| JP2010517419A (ja) * | 2007-01-25 | 2010-05-20 | トムソン ライセンシング | 周波数変換モジュール保護回路 |
| US8805274B2 (en) | 2007-01-25 | 2014-08-12 | Thomson Licensing | Frequency translation module interface |
-
1996
- 1996-07-29 JP JP19940096A patent/JP3147780B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324322B1 (ko) * | 1999-07-23 | 2002-02-16 | 김영환 | 정전방전 보호회로 |
| KR100323455B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| US7491986B2 (en) * | 2002-12-25 | 2009-02-17 | Panasonic Corporation | Semiconductor integrated circuit device |
| US7551417B2 (en) | 2004-04-22 | 2009-06-23 | Sharp Kabushiki Kaisha | Thin film circuit substrate, piezoelectric speaker device, display device, and sound-generating display device |
| JP2010517419A (ja) * | 2007-01-25 | 2010-05-20 | トムソン ライセンシング | 周波数変換モジュール保護回路 |
| US8805274B2 (en) | 2007-01-25 | 2014-08-12 | Thomson Licensing | Frequency translation module interface |
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| Publication number | Publication date |
|---|---|
| JP3147780B2 (ja) | 2001-03-19 |
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