JP5269991B2 - 半導体装置 - Google Patents

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Description

本発明は、ＥＳＤ（静電気放電；ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路を含む回路を備えた半導体装置に関する。
アクティブマトリクス基板などの、回路を備えた半導体装置には、通常、回路内の半導体素子をＥＳＤから保護するための回路が組み込まれている。この回路は「ＥＳＤ保護回路」と呼ばれる。
図３５を参照しながら、一般的なＥＳＤ保護回路を説明する。図３５は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するＩＣ内部回路に設けられるＥＳＤ保護回路の一例を示す図である。図示するＥＳＤ保護回路は、入力端子とＣＭＯＳとの間に形成された保護抵抗Ｒと、極性の異なる２つの保護用ダイオードＤ１、Ｄ２とを有している。保護用ダイオードＤ１、Ｄ２は何れもＣＭＯＳの入力信号線に接続されている。
ＥＳＤ保護回路では、入力端子に静電気が入ると、入力端子の電位が上昇（＋）または下降（−）する。上昇（＋）した場合には、保護用ダイオードＤ１がオン状態となり、プラスチャージをＶＣＣラインに逃がす。下降（−）した場合には、保護用ダイオードＤ２がオン状態となり、マイナスチャージをＶＳＳラインに逃がす。なお、流れる電流は保護抵抗Ｒにより制限される。
また、表示装置のアクティブマトリクス基板には、シリコンや金属酸化物半導体などの半導体膜を用いて、各画素にスイッチング素子として設けられる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む回路が形成されており、これらのＴＦＴや配線が静電気によって損傷を受けることを防止するための保護回路が設けられている（例えば特許文献１）。
図３６は、保護回路を有する従来のアクティブマトリクス基板を示す図である。この構成は、特許文献１に開示されている。
図３６に示すように、アクティブマトリクス基板は、絶縁基板上に形成された複数の走査線２０３と、複数の信号線２０４と、これらの交差部にそれぞれ形成された複数の薄膜トランジスタ２０５とを含む薄膜トランジスタアレイ２４０を有している。各薄膜トランジスタ２０５のソース電極は信号線２０４に、ゲート電極は走査線２０３に、ドレイン電極は画素電極（不図示）に接続される。この薄膜トランジスタアレイ２４０の外周において、各走査線２０３は、保護回路２５０を介して基準電位線２３１に接続されている。保護回路２５０は、極性の異なる２つの薄膜ダイオード２２８、２２９を含んでいる。同様に、各信号線２０４は、保護回路２５１を介して基準電位線２３２に接続されている。このような構成によると、走査線２０３または信号線２０４に正負いずれの電荷が印加された場合でも、保護回路２５０、２５１によって、その電荷をそれぞれの基準電位線２３１、２３２に逃がすことができる。
なお、図３６に示す保護回路２５０、２５１に使用されている薄膜ダイオード２２６〜２２９は、薄膜トランジスタ（例えば画素用の薄膜トランジスタ２０５）のソースとゲートとをショートさせた構造を有している。本明細書では、薄膜トランジスタのゲートとソースまたはドレインとをショートさせた構造のダイオードを「３端子型ダイオード」と呼ぶ。
さらに、近年、アクティブマトリクス基板上に、スイッチング素子として設けられる薄膜トランジスタだけでなく、ドライバなどの周辺回路用のＴＦＴの一部又は全部もアティブマトリクス基板上に形成することがある。周辺回路は、アクティブマトリクス基板における複数の画素を含む領域（「表示領域」と呼ぶ。）以外の領域（「額縁領域」と呼ぶ。）に形成される。このような場合、周辺回路に含まれる薄膜トランジスタなどの素子に対しても、保護回路を形成する必要がある（例えば特許文献２）。
図３７は、アクティブマトリクス基板の額縁領域に形成された駆動回路に、クロック信号を入力するための絶縁ゲート型トランジスタ回路を示す図である。図３７に示す回路構成は、特許文献２に開示されている。
図３７に示す回路は、クロック信号が入力される電極パッド（ＯＬＢパッド）１０１１と駆動回路部との間に配置された絶縁ゲート型トランジスタ回路１００１と、保護回路１０１３、１０１６とを有している。保護回路１０１３は回路１００１の入力部に設けられ、極性の異なるダイオード１０１４、１０１５を含んでいる。保護回路１０１６は回路１００１の出力部に設けられ、極性の異なるダイオード１０１７、１０１８を含んでいる。ダイオード１０１４、１０１７はＶＤＤラインに接続され、ダイオード１０１５、１０１８は接地されている。このような構成によると、ＣＬＢパッド１０１１を介して外部から配線１０１９に入力される静電気を保護回路１０１３によって放電させ、また、駆動回路側から配線１０１９に入力される静電気を保護回路１０１６によって放電させることができる。
図３５、図３６および図３７に示す例からわかるように、従来のＥＳＤ保護回路は、主に３端子型の薄膜トランジスタを保護するために設けられている。また、保護しようとする配線に対し、プラス電荷がチャージされても、マイナス電荷がチャージされても、それらのチャージを逃がすことができるように、極性の異なる少なくとも２個のダイオード（順方向バイアスと逆方向バイアス）を有している。さらに、保護しようとする薄膜トランジスタを含む回路の入力端、出力端あるいはその両方に形成されている。このため、絶縁基板上に形成された３端子型の薄膜トランジスタを含む回路に対して、その回路の入力側または出力側から静電気が入ることを防止できる。従って、例えばアクティブマトリクス型表示装置に保護回路を設けることによって、額縁領域に形成された駆動回路（モノリシックドライバー）に対して、駆動回路に接続された外部接続パッド（ドライバ回路の入力側）、または走査配線や信号配線（ドライバ回路の出力側）から静電気が流れ込むことを防止できる。
特開平１１−１１９２５６号公報 特開２０００−９８３３８号公報
図３５〜図３７に示すような従来の保護回路は少なくとも２つのダイオードを含んでいる。このため、保護回路を設けることによって回路規模が大きくなるという問題がある。従来の保護回路を例えばモノリシックドライバーに適用すると、表示装置の額縁領域が拡大し、その結果、表示領域が減少するおそれがある。
また、従来の保護回路は、３端子型の薄膜トランジスタを保護するように配置されている。しかしながら、本発明者が検討したところ、３端子型のトランジスタよりも３端子型のダイオードの方が静電気によって破壊されやすいことを見出した。この理由については後で詳述する。従って、従来の構成によると、３端子型のダイオードを回路内素子として含む回路において、静電気による素子特性の劣化や回路の誤動作を十分に防止できない可能性がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、絶縁基板上に形成された回路において、回路規模を大幅に拡大することなく、回路内に含まれている素子の静電気破壊を効率的に抑制することにある。
本発明の半導体装置は、基板上に形成され、薄膜ダイオードと、保護用ダイオードを含む保護回路とを含む回路を備えた半導体装置であって、前記薄膜ダイオードは、前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極とを備え、（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されている、または、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードは前記薄膜ダイオードと並列に接続されておらず、前記保護回路は、前記保護用ダイオードと電流の流れる方向が逆になるように前記配線に接続された他のダイオードを有していない。
ある好ましい実施形態において、前記保護用ダイオードは、前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極とを備える。
前記薄膜ダイオードの半導体層および前記保護用ダイオードの半導体層は、同一の半導体膜から形成されていてもよい。
複数の薄膜トランジスタをさらに含み、前記複数の薄膜トランジスタの導電型は前記薄膜ダイオードの導電型と同じであり、前記複数の薄膜トランジスタの半導体層は、前記薄膜ダイオードの半導体層と同一の半導体膜から形成されていてもよい。
ある好ましい実施形態において、前記薄膜トランジスタのゲート電極に接続された配線上には保護回路は設けられていない。
ある好ましい実施形態において、前記回路は、外部から前記回路に信号を入力する入力部または前記回路から外部へ信号を出力する出力部を含んでおり、前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は、前記入力部または前記出力部と前記保護用ダイオードとの間の配線長よりも小さい。
前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は１ｍｍ以下であることが好ましい。
ある好ましい実施形態において、（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードの前記アノード側の電極がＨｉｇｈ状態のとき、カソード側の電極もＨｉｇｈ状態となる。
ある好ましい実施形態において、（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードのカソード側の電極がＶＤＤ電源の配線に繋がっている。
ある好ましい実施形態において、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードの前記カソード側の電極がＬｏｗ状態のとき、アノード側の電極もＬｏｗ状態となる。
ある好ましい実施形態において、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードのアノード側の電極がＶＳＳ電源の配線に繋がっている。
前記回路はシフトレジスタを含んでもよい。
本発明によれば、絶縁基板上に形成された回路において、回路規模を大幅に拡大することなく、回路内に含まれている３端子型ダイオードの静電気破壊を抑制することができるので、ＥＳＤに起因する回路の誤動作を効率的に防止できる。
本発明を、駆動回路を備えたアクティブマトリクス基板に適用すると特に効果的である。
静電気が回路内ダイオード（Ｎチャネル型）に与える影響を説明するための図である。 静電気が回路内トランジスタ（Ｎチャネル型）に与える影響を説明するための図である。 （ａ）〜（ｃ）は、本発明による実施形態の回路を説明するための図であり、（ａ）および（ｃ）は、それぞれ、Ｎチャネル型の回路内ダイオードおよび回路内ダイオードを保護するための保護回路を示し、（ｂ）は、これらの回路における配線３と配線９の信号の波形の関係の一例を説明するための図である。 （ａ）〜（ｃ）は、本発明による実施形態の回路を説明するための図であり、（ａ）および（ｃ）は、それぞれ、Ｐチャネル型の回路内ダイオードおよび回路内ダイオードを保護するための保護回路を示し、（ｂ）は、これらの回路における配線３と配線８の信号の波形の関係の一例を説明するための図である。 実施例１の回路の一部を例示する図である。 実施例２の回路の一部を例示する図である。 実施例３の回路の一部を例示する図である。 実施例４の回路の一部を例示する図である。 実施例５の回路の一部を例示する図である。 実施例６の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例７の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例８の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例９の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１０の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１１の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１２の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１３の回路であって、回路内ダイオードの第１電極（ソース電極）が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１４の回路であって、回路内ダイオードの第１電極（ソース電極）が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１５の回路であって、回路内ダイオードの導電型がＰ型の場合の回路の一部を例示する図である。 本発明による第１の実施形態における回路内ダイオードを示す模式的な断面図である。 （ａ）は、液晶表示パネルのアクティブマトリクス基板の模式的な平面図であり、（ｂ）は、１つの画素の模式的な構造を示す平面図である。 本発明による第２の実施形態のシフトレジスタの構成図である。 本発明による第２の実施形態の他のシフトレジスタの構成図である。 比較例のシフトレジスタの構成図である。 （ａ）および（ｂ）は、比較例のシフトレジスタにおけるダイオードＭＭおよびトランジスタＭＮの電圧電流特性を示す図である。 本発明による第２の実施形態のさらに他のシフトレジスタの構成図である。 本発明による第３の実施形態の回路の構成図である。 本発明による第３の実施形態の他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 （ａ）および（ｂ）はＥＳＤ保護回路を有する従来の回路を示す図であり、（ｂ）は、（ａ）に示す回路の一部を示す図である。 本発明による保護回路を説明するための図である。 ＩＣ内部回路に設けられた従来のＥＳＤ保護回路の一例を示す図である。 ＥＳＤ保護回路を有する従来のアクティブマトリクス基板を示す図である。 ＥＳＤ保護回路を有する従来の回路を示す図である。
絶縁基板上に半導体膜を用いて薄膜トランジスタおよび薄膜ダイオードを含む回路を形成する場合、薄膜トランジスタおよび薄膜ダイオードを共通のプロセスで形成するために、薄膜ダイオードとして、上述したような３端子型の薄膜ダイオードを形成することがある。しかしながら、本発明者が検討したところ、回路内の３端子型の薄膜ダイオードは、３端子型の薄膜トランジスタよりも静電気の影響を受けやすい。以下、その理由を説明する。
なお、本明細書では、回路の主構成要素となり、その回路が所定の機能を発揮するために必要なダイオードを「回路内ダイオード」、保護回路に含まれるダイオードを「保護用ダイオード」と呼んで両者を区別する。
図１および図２は、それぞれ、静電気が回路内ダイオードおよび回路内トランジスタに与える影響を説明するための図である。ここでは、Ｎチャネル型のダイオードおよびトランジスタを例に説明する。
図１に示す回路内ダイオード１はゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄの３つの端子を有している。ゲート電極Ｇは配線３と接続され、ドレイン電極Ｄは他の配線（例えばＶＤＤ配線）５と接続されている。ソース電極Ｓはゲート電極Ｇに短絡されている。このような回路内ダイオード１では、配線３からゲート電極Ｇに例えばプラスの静電気が入力されると、ゲート電極Ｇに接続されているソース電極Ｓにも同時にプラス電圧が印加される。このため、ソース電極Ｓの電位がドレイン電極Ｄの電位よりも高くなるので、ダイオード１がオン状態となり、ソース電極Ｓとドレイン電極Ｄとの間に大電流が流れる。この結果、ダイオード１におけるチャネル層が劣化するおそれがある。
これに対し、図２に示す回路内トランジスタ１０では、ソース電極Ｓはゲート電極Ｇに短絡されておらず、配線３、５とは異なる配線７に接続されている。このように、電極Ｇ、Ｄ、Ｓがそれぞれ別個の配線に接続されているため、ゲート電極Ｇに例えばプラスの静電気が入力されても、ソース電極Ｓの電位とドレイン電極Ｄの電位とは略等しいまま保持されるので、トランジスタ１０がオン状態とならない可能性が高い。従って、回路内トランジスタ１０は静電気の影響を受けにくく、静電気によって回路内トランジスタ１０のチャネル層が劣化する可能性は低い。
本発明者は上記のような知見に基づいて、回路内素子のなかでも特に静電気の影響を受けやすい３端子型ダイオードに保護回路を設けることにより、静電気による回路内素子の特性劣化や回路の誤動作を効果的に防止できることを見出し、本発明に至った。
図３（ａ）および図４（ａ）は、それぞれ、本発明による実施形態における回路の構成を説明するための図である。図３（ａ）は、保護しようとする回路内ダイオードの導電型がＮ型の場合（Ｎチャネル型）、図４（ａ）は、保護しようとする回路内ダイオードの導電型がＰ型の場合（Ｐチャネル型）の回路を例示している。
図３（ａ）に示す回路は、Ｎチャネル型の回路内ダイオード１と、回路内ダイオード１を保護するための保護用ダイオード２０を含む保護回路とを備えている。回路内ダイオード１は、ゲート電極Ｇ１、第１電極（ソース電極）Ｓ１、第２電極（ドレイン電極）Ｄ１を有する３端子型ダイオードであり、その第１電極Ｓ１とゲート電極Ｇ１とが短絡されている。
なお、本明細書では、３端子型ダイオードにおいて、ゲート電極と短絡された方の電極を「第１電極」と呼び、他方を「第２電極」と呼ぶ。従って、ソースからドレインへ電流が流れるとすると、Ｎチャネル型のダイオードでは、ソース電極が第１電極となり、Ｐチャネル型のダイオードではドレイン電極が第１電極となる。
保護用ダイオード２０のアノード側の電極は、回路内ダイオード１のゲート電極Ｇ１に電気的に接続された配線３に接続され、カソード側の電極は配線（ここではＶＤＤ配線）９に接続されている。なお、配線９は、ＶＤＤ配線に限定されず、ＶＤＤ配線の電位よりも高い電位を有する配線であってもよい。また、配線９はトランジスタと接続されていないことが好ましく、フローティングしたラインであってもよい。また、図３（ｂ）に示すように、配線９の信号は、配線３のＨｉｇｈ波形と同期してＨｉｇｈ波形となるクロック信号等であっても良い。つまり、配線９の信号電位が配線３の信号電位以上であれば良い。これにより、配線３から配線９に電流は流れず、波形のなまりや消費電流の増加が起こらない。
図示する例では、保護用ダイオード２０は、ゲート電極、第１電極および第２電極を有する３端子型のダイオードである。保護用ダイオード２０の導電型は、回路内ダイオード１と同じＮ型である。保護用ダイオード２０のゲート電極および第１電極は配線３に接続され、第２電極はＶＤＤ配線９に接続されている。
図３（ａ）に示す回路では、配線３にプラスの静電気が入力されると、保護用ダイオード２０を介して配線３からＶＤＤ配線９へ電流が流れるので、保護しようとする回路内ダイオード１のゲート電極Ｇ１に流れる電流量が大幅に減少する。この結果、回路内ダイオード１の第１電極Ｓ１および第２電極Ｄ１の間に流れる電流量も減少するので、静電気に起因する回路内ダイオード１の劣化を抑制でき、回路の誤動作を防止できる。
一方、配線３には、保護用ダイオード２０と電流の流れる方向が逆になるように配置された他の保護用ダイオードが設けられていない。このため、配線３にマイナスの静電気が入力されると、マイナスの静電気は回路内ダイオード１に入り、回路内ダイオード１の第１電極Ｓ１の電位が第２電極Ｄ１の電位よりも低くなる。しかしながら、第１電極Ｓ１の電位が第２電極Ｄ１の電位よりも低くなったとしても、これらの電極間には電流が流れないので、マイナスの静電気によって回路内ダイオード１が劣化する可能性は非常に低い。従って、保護用ダイオード２０と電流の流れる方向の異なる他の保護用ダイオードを設けなくても、回路内ダイオード１をＥＳＤによる劣化から適切に保護することができる。
図３（ａ）では、保護用ダイオード２０はＮチャネル型であるが、代わりに、図３（ｃ）に示すように、Ｐチャネル型の保護用ダイオード２２を用いてもよい。
図４（ａ）に示す回路は、Ｐチャネル型の回路内ダイオード２と、回路内ダイオード２を保護するための保護用ダイオード２２を含む保護回路とを備えている。回路内ダイオード２は、ゲート電極Ｇ２、第１電極（ドレイン電極）Ｄ２、第２電極（ソース電極）Ｓ２を有する３端子型ダイオードであり、その第１電極Ｄ２とゲート電極Ｇ２とが短絡されている。
保護用ダイオード２２のカソード側の電極は、回路内ダイオード２のゲート電極Ｇ２に電気的に接続された配線３に接続され、アノード側の電極は配線（ここではＶＳＳ配線）８に接続されている。なお、配線８は、ＶＳＳ配線に限定されず、ＶＳＳ配線の電位よりも低い電位を有する配線であってもよい。また、配線８はトランジスタと接続されていないことが好ましく、フローティングしたラインであってもよい。また、図４（ｂ）に示すように、配線８の信号は、配線３のＬｏｗ波形と同期してＬｏｗ波形となるクロック信号等であっても良い。つまり、配線８の信号電位が配線３の信号電位以下であれば良い。これにより、配線３から配線８に電流は流れず、波形のなまりや消費電流の増加が起こらない。
図４（ａ）に示す回路では、配線３上にマイナスの静電気が入力されると、保護用ダイオード２２を介してＶＳＳ配線８から配線３に向かって電流が流れる。このため、回路内ダイオード２のゲート電極Ｇ２にマイナスの静電気が流れ込んで第２電極Ｓ２から第１電極Ｄ２に向かって大電流が流れることを抑制できる。
この例でも、配線３に、保護用ダイオード２２と電流の流れる方向が逆になるように配置された他の保護用ダイオードが設けられていない。しかしながら、配線３から回路内ダイオード２のゲート電極Ｇ２にマイナスの静電気が入っても、回路内ダイオード２の第２電極Ｓ２と第１電極Ｄ２との間には電流が流れないので、そのような他の保護用ダイオードを設けなくても、回路内ダイオード２をＥＳＤによる劣化から適切に保護することができる。
図４（ａ）では、保護用ダイオード２０はＰチャネル型であるが、代わりに、図４（ｃ）に示すように、Ｎチャネル型の保護用ダイオード２０を用いてもよい。
このように、保護しようとする回路内ダイオード１の導電型がＮ型の場合（図３）、保護用ダイオード２０、２２は、回路内ダイオード１のゲート電極Ｇ１および第１電極Ｓ１にプラス電荷がチャージされることを抑制するようなバイアス方向を有するように配置されていればよい。すなわち、回路内ダイオード１のゲート電極Ｇ１または第１電極Ｓ１に接続された配線３上にプラスの電荷がチャージされたときに、保護用ダイオード２０を介して配線３からから他の配線９にプラスの電荷を逃がすように配置されていればよい。また、保護しようとする回路内ダイオード２の導電型がＰ型の場合には（図４）、保護用ダイオード２０、２２は、回路内ダイオード２のゲート電極Ｇ２および第１電極Ｄ２にマイナス電荷がチャージされることを抑制するようなバイアス方向を有するように配置されていればよい。すなわち、回路内ダイオード２のゲート電極Ｇ２または第１電極Ｄ２に接続された配線３上にマイナスの電荷がチャージされたときに、保護用ダイオード２２を介して配線３から他の配線８にプラスの電荷を逃がすように配置されていればよい。
本実施形態によると、回路内素子のうち静電気の影響を大きく受ける３端子型ダイオード１、２に対して保護回路を形成するので、必要以上に回路規模を増大させることなく、効率的にＥＳＤ対策を行うことができる。
また、本実施形態における保護回路は、保護用ダイオード２０、２２と電流の流れる方向が逆になるように配置された他の保護用ダイオードを含んでいない。これにより、例えば従来の保護回路（図３５〜図３７）と比べて、保護用ダイオードの数を１／２に低減できるので、回路内ダイオード１、２をＥＳＤから適切に保護しつつ、より効果的に回路規模を縮小することが可能になる。
本実施形態における保護用ダイオード２０、２２は、回路内ダイオード１、２に規定以上の電圧が印加された場合に、回路内ダイオード１、２がオン状態になる前に、保護用ダイオード２０、２２がオン状態となって放電するように配置されていればよく、その形成位置は特に限定されない。また、本実施形態における回路内ダイオード１、２のゲート電極Ｇ１、Ｇ２および第１電極Ｓ１、Ｄ２は、配線３によって入出力部と直接接続されていなくてもよい。例えば入出力部と回路内ダイオード１、２との間にトランジスタなどの他の回路内素子が設けられていてもよい。
保護用ダイオード２０、２２は、配線３において、回路内ダイオード１、２にできるだけ近い位置に設けられることが好ましい。従来の保護回路は、回路の入出力部に設けられていたため、保護回路から回路内の保護しようとする素子までの配線が長く、その配線がアンテナとなって静電気を引き寄せる結果、保護したい素子に静電気が入る可能性があった。これに対し、保護しようとする素子（回路内ダイオード１、２）の近傍に保護回路を設置すると、回路の入出力部から回路内に静電気が入ってくるときのみでなく、例えば製造工程中に回路内部で静電気が発生し、配線３から静電気が入力されたときにも、静電気による回路内ダイオード１、２の特性劣化を防止できる。
本実施形態における保護用ダイオード２０、２２は、上記の所定のバイアス方向を有するように配置されたダイオードであればよく、３端子型の薄膜ダイオードに限定されない。ただし、保護用ダイオード２０、２２が３端子型の薄膜ダイオードであれば、回路内ダイオード１、２と同一の半導体膜を用いて形成できるので、製造プロセスの観点から有利である。その場合、回路内ダイオード１、２の導電型と保護用ダイオード２０、２２の導電型とが等しいことが好ましい。
本実施形態における回路は、回路内ダイオード１、２の他に薄膜トランジスタを含んでいることが好ましい。これにより、同一の半導体膜を用いて、薄膜トランジスタ、保護用ダイオードおよび回路内ダイオードを作製できるので好ましい。このとき、これらの素子が全て３端子型であれば、共通の製造工程を利用して作製できるのでさらに好ましい。回路内の薄膜トランジスタ（回路内トランジスタ）には保護回路が形成されていなくてもよい。３端子型の薄膜トランジスタは、薄膜ダイオードに比べて、ＥＳＤによって劣化しにくいからである。また、薄膜トランジスタを保護する保護回路を形成しないことにより、回路規模をさらに効果的に縮小できる。
（第１実施形態）
本発明による半導体装置の第１実施形態を説明する。本実施形態の半導体装置は、３端子型の薄膜ダイオード（回路内ダイオード）と、その薄膜ダイオードを保護するためのＥＳＤ保護回路とを含む回路を備える。なお、本実施形態の半導体装置は、上記のような回路を備えていればよく、シフトレジスタなどの回路、そのような回路を含むアクティブマトリクス基板、表示装置などを広く含む。
以下、図面を参照しながら、本実施形態における回路の実施例を説明する。
図５〜図１８は、それぞれ、実施例１〜１４の回路の一部を示す構成図である。これらの実施例では、回路内ダイオード１および保護用ダイオード２０はいずれもＮチャネル型の３端子型薄膜ダイオードである。なお、簡単のため、これらの図における同様の構成要素には同一の参照符号を付して説明を省略する。
＜実施例１〜３＞
図５に示す実施例１の回路は、回路内ダイオード１と、保護用ダイオード２０を含む保護回路とを有している。保護用ダイオード２０の第１電極およびゲート電極は、回路内ダイオード１のゲート電極に接続された配線３に接続され、保護用ダイオード２０の第２電極は、ＶＤＤ配線に接続されている。また、保護用ダイオード２０の第１電極およびゲート電極の配線３に対する接続部を３ａ、３ｂとすると、接続部３ａおよび接続部３ｂの間で、回路内ダイオード１の第１電極が配線３と接続されている。回路内ダイオード１の第１電極の配線３に対する接続部を３ｃとする。
実施例１では、配線３にプラス電荷が入力されると、図示するように、保護用ダイオード２０を介して、配線３からＶＤＤ配線へ電流が流れる。このため、回路内ダイオード１に流れ込む電流の量を大幅に低減できる。
なお、配線３から入ったプラス電荷が回路内ダイオード１のゲート電極に入る前に、保護用ダイオード２０の第１電極に達すればよく、配線３と、保護用ダイオード２０の第１電極、保護用ダイオード２０のゲート電極および回路内ダイオード１の第１電極との接続部３ａ、３ｂ、３ｃの順序は特に問わない。
接続部３ａ、３ｂ、３ｃの順序の異なる回路の例を図６および図７に示す。例えば図６に示す実施例２のように、配線３と回路内ダイオード１の第１電極との接続部３ｃと、回路内ダイオード１のゲート電極との間で、保護用ダイオード２０のゲート電極および第１電極が配線３に接続されていてもよい（３ａ、３ｂ）。また、図７に示す実施例３のように、配線３と保護用ダイオード２０との接続部３ａ、３ｂよりも回路内ダイオード１のゲート電極側に、回路内ダイオード１の第１電極と配線３との接続部３ｃが配置されていてもよい。
＜実施例４、５＞
図８に示す実施例４では、回路内ダイオード１の第１電極と配線３とが配線４によって接続されており、この配線４に対して、保護用ダイオード２０の第１電極およびゲート電極が接続されている。このように、保護用ダイオード２０の第１電極およびゲート電極は、配線３の代わりに、回路内ダイオード１の第１電極と配線３と接続するための配線４に接続されてもよい。実施例４の回路でも、配線３にプラス電荷が入力されると、配線４から保護用ダイオード２０を介してＶＤＤ配線へ電流が流れるので、回路内ダイオード１に流れ込む電流の量を大幅に低減できる。
また、図９に示す実施例５では、保護用ダイオード２０のゲート電極が配線４に接続され、保護用ダイオード２０の第１電極が配線３に接続されている。この場合でも、矢印で示すように、配線３に入ったプラス電荷を配線３からＶＤＤ配線に流すことができる。
実施例４および５からわかるように、保護用ダイオード２０の第１電極およびゲート電極は、配線３または配線４の何れかに接続されていれば、回路内ダイオード１のゲート電極と電気的に接続されるので、実施例１〜３と同様の効果が得られる。
＜実施例６〜１２＞
図１０に示す実施例６の回路は、回路内ダイオード１−ｇと、回路内ダイオード１−ｇを保護するための保護回路とを含んでいる。回路内ダイオード１−ｇのゲート電極は、２つの配線３、３’に接続されている。このように、２以上の配線に接続されたゲート電極を有する構造を「ゲート電極枝分かれ構造」と称する。保護回路は、配線３’から入ってくる静電気から回路内ダイオード１−ｇを保護するための保護用ダイオード２０ａと、配線３から入ってくる静電気から回路内ダイオード１−ｇを保護するための保護用ダイオード２０ｂとを含む少なくとも２つの保護用ダイオードを有している。
実施例６では、配線３’にプラス電荷が入力されると、配線３’から配線３を経て、保護用ダイオード２０ａによってＶＤＤ配線に電流が流れる。一方、配線３にプラス電荷が入力されると、図５〜図９を参照しながら前述したように、保護用ダイオード２０ｂを介してＶＤＤ配線に電流が流れる。従って、回路内ダイオード１−ｇのゲート電極に接続された何れの配線３、３’から静電気が入っても、回路内ダイオード１−ｇを保護することができる。
実施例７〜１１（図１１〜図１５）は、ゲート電極枝分かれ構造を有する回路内ダイオード１−ｇを含む他の回路である。実施例７〜１１では、保護用ダイオード２０ａ、２０ｂの第１電極およびゲート電極は、配線３、配線３’、配線４（回路内ダイオード１の第１電極と配線３と接続するための配線）の何れかに接続されている。これらの実施例でも、実施例６と同様の効果が得られる。
なお、回路内ダイオード１−ｇのゲート電極は３以上の配線に接続されてもよい。その場合、回路内ダイオード１−ｇをより確実に保護するためには、接続される配線の数と同じ数の保護用ダイオードを設けることが好ましい。
ただし、実施例１２に示すように、ゲート電極枝分かれ構造を有する回路内ダイオード１−ｇを、１個の保護用ダイオード２０によって確実に保護できる場合もある。
図１６に示す実施例１２の回路では、配線３と配線４との接続部（「分岐点」と呼ぶ。）から保護用ダイオード２０までの配線長Ｌ３３が、分岐点から回路内ダイオード１−ｇの第１電極までの配線長Ｌ３５よりも小さい。このような場合、分岐点から保護用ダイオード２０までの抵抗が、分岐点から回路内ダイオード１−ｇの第１電極までの抵抗よりも小さくなるので、配線３’からプラスの静電気が入力されても、電流３１が回路内ダイオード１の第１電極に到達する前に、保護用ダイオード２０によって放電される。このため、保護用ダイオードを追加することなく、回路内ダイオード１の静電気による破壊を防止できる。
＜実施例１３、１４＞
図１７に示す実施例１３の回路は、回路内ダイオード１−ｓと、回路内ダイオード１−ｓを保護するための保護回路とを含んでいる。回路内ダイオード１−ｓの第１電極は、２つの配線４、４’に接続されている。配線４は、回路内ダイオード１−ｓのゲート電極に接続された配線３に接続されている。このように、２以上の配線に接続された第１電極を有する構造を「第１電極枝分かれ構造」と称する。保護回路は、配線４’から入ってくる静電気から回路内ダイオード１−ｓを保護するための保護用ダイオード２０ａと、配線３から入ってくる静電気から回路内ダイオード１−ｓを保護するための保護用ダイオード２０ｂとを含む少なくとも２つの保護用ダイオードを有している。ここでは、保護用ダイオード２０ａの第１電極およびゲート電極は、配線４’に接続されている。また、保護用ダイオード２０ｂの第１電極およびゲート電極は、配線３または配線４に接続されている。
実施例１３では、配線４’にプラス電荷が入力されると、保護用ダイオード２０ａによって配線４’からＶＤＤ配線に電流が流れる。一方、配線３からプラス電荷が入力されると、保護用ダイオード２０ｂを介して配線４からＶＤＤ配線に電流が流れる。従って、回路内ダイオード１−ｓの第１電極に接続された何れの配線３、４、４’から静電気が入っても、回路内ダイオード１−ｓを保護することができる。
図１８に示す実施例１４は、第１電極枝分かれ構造を有する回路内ダイオード１−ｓを含む他の回路である。実施例１４は、保護用ダイオード２０ａの第１電極が配線４’に接続され、ゲート電極が配線４に接続されている点で実施例１３と異なっている。この場合でも、配線４’から入力されるプラス電荷を保護用ダイオード２０ａによって逃がすことができるので、実施例１３と同様の効果が得られる。
＜実施例１５＞
実施例１５の回路は、回路内ダイオードおよび保護用ダイオードをＰチャネル型に変更したこと以外は、図５に示す実施例１の回路と同様の構成を有している。
図１９に示す実施例１５の回路は、Ｐチャネル型の回路内ダイオード２と、回路内ダイオード２を保護するための保護用ダイオード２２を含む保護回路とを備えている。ここでは、保護用ダイオード２２も、Ｐチャネル型の３端子型ダイオードである。保護用ダイオード２２の第１電極およびゲート電極は配線３に接続されている。保護用ダイオード２２の第１電極およびゲート電極の配線３に対する接続部を３ａ、３ｂとすると、接続部３ａおよび接続部３ｂの間で、回路内ダイオード２の第１電極が配線３と接続部３ｃで接続されている。保護用ダイオード２２の第２電極はＶＳＳ配線に接続されている。
実施例１５では、配線３にマイナスの静電気が入力されると、図示するように、保護用ダイオード２２を介して、ＶＳＳ配線から配線３へ電流が流れる。このため、回路内ダイオード２の第１および第２電極間を流れる電流の量を大幅に低減できる。
なお、図示しないが、図６〜図１８に示す実施例２〜１４においても、回路内ダイオードおよび保護用ダイオードの導電型をＰ型に変更することができる。
＜３端子型ダイオードの構成＞
ここで、回路内ダイオードまたは保護用ダイオードとして用いられる３端子型のダイオードの構成を、Ｎチャネル型ダイオードを例に説明する。
図２０は、３端子型のダイオードを例示する模式的な断面図である。ダイオード（Ｎチャネル型ダイオード）５００は、ゲート電極５３０と、ゲート電極５３０の上にゲート絶縁膜５３２を介して形成された半導体層５３４と、半導体層５３４の両端にそれぞれ電気的に接続された第１電極（ソース電極）５３６および第２電極（ドレイン電極）５３８とを有している。半導体層５３４と、第１および第２電極５３６、５３８との間にはそれぞれコンタクト層５４０が形成されている。第１電極５３６はゲート電極５３０とコンタクトホール５４２内で接続されている。半導体層５３４のうち２つの電極５３６、５３８に挟まれた部分（チャネル部）５４４はゲート電極５３０と重なっている。ダイオード５００では、第１電極５３６から半導体層５３４のチャネル部５４４を介して第２電極５３８に電流が流れる。
半導体層５３４は、特に限定されないが、アモルファスシリコン層、多結晶シリコン層、微結晶シリコン層、金属酸化物半導体層（例えばＩＧＺＯ層）などであってもよい。微結晶シリコン層は、例えば複数の柱状の微結晶粒とアモルファス相からなる結晶粒界とを有する層である。微結晶シリコン層に占めるアモルファス相の体積率は例えば５〜４０％である。また、ラマン散乱スペクトル分析によるアモルファス相のピーク高さは、微結晶部分のピーク高さの１／３〜１／１０倍である。また、金属酸化物半導体層は、例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）、またはＺｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）などを含む層であってもよい。
ダイオード５００を図５に示す保護用ダイオード２０として用いる場合には、ダイオード５００の第１電極（アノード側）５３６を配線３に接続し、第２電極（カソード側）５３８をＶＤＤ配線に接続すればよい。
なお、本実施形態の回路に含まれる保護用ダイオードは、所定のバイアス方向を有するように配置されたダイオードであればよく、３端子型ダイオードに限定されない。また、上記の実施例１〜１５では、保護用ダイオード２０、２２の導電型は、回路内ダイオード１、２の導電型と同じであるが、これらの導電型は異なっていてもよい。
本実施形態は、回路内素子として、薄膜トランジスタおよび薄膜ダイオードを含む回路に好適に適用される。本実施形態における３端子型の回路内ダイオード１、２は、薄膜トランジスタと共通の工程を利用して作製されるので、製造工程を簡略化できるからである。特に、保護用ダイオード２０としても３端子型ダイオードを形成する場合には、製造工程をさらに簡略化できる。
より好ましくは、本実施形態は単チャネル構成の回路に適用される。単チャネル構成の回路とは、回路に含まれる複数の薄膜トランジスタおよび薄膜ダイオードが何れも同一の導電型を有する、すなわち何れもＮ型であるか、あるいは、何れもＰ型である回路をいう。
（第２実施形態）
以下、図面を参照しながら、本発明による半導体装置の第２実施形態を説明する。本実施形態の半導体装置はシフトレジスタである。本実施形態のシフトレジスタは、例えば表示装置のアクティブマトリクス基板に設けられる。
まず、アクティブマトリクス基板の構造を説明する。図２１（ａ）は、液晶表示パネルのアクティブマトリクス基板６０１の模式的な平面図であり、図２１（ｂ）は、１つの画素の模式的な構造を示している。
アクティブマトリクス基板６０１には、ゲートドライバー６１０と、ソースドライバー６２０とが一体に形成されている。液晶表示パネル６００の表示領域には複数の画素が形成されており、画素に対応するアクティブマトリクス基板６０１の領域を参照符号６３２で示している。なお、ソースドライバー６２０はアクティブマトリクス基板６０１に一体に形成する必要は無い。別途作製されたソースドライバーＩＣ等を公知の方法で実装しても良い。
図２１（ｂ）に示すように、アクティブマトリクス基板６０１は、液晶表示パネル６００の１つの画素に対応する画素電極６０１Ｐを有している。画素電極６０１Ｐは画素用ＴＦＴ６０１Ｔを介して、ソースバスライン６０１Ｓに接続されている。ＴＦＴ６０１Ｔのゲート電極はゲートバスライン６０１Ｇに接続されている。また、画素は、画素補助容量を有していても良い（図示せず。）。
ゲートバスライン６０１Ｇには、ゲートドライバー６１０の出力が接続されており、線順次に走査される。ソースバスライン６０１Ｓには、ソースドライバー６２０の出力が接続されており、表示信号電圧（階調電圧）が供給される。
図示しないが、ゲートドライバー６１０は、シフトレジスタを含んでいる。シフトレジスタはアクティブマトリクス基板６０１を構成するガラス基板などの絶縁性の基板に支持されている。本実施形態のシフトレジスタはＴＦＴおよびＴＦＤを含んでいる。これらのＴＦＴおよびＴＦＤは、アクティブマトリクス基板６０１の表示領域に形成される画素用ＴＦＴ６０１Ｔと同じプロセスを利用して形成された３端子型である。
図２２は、本実施形態のシフトレジスタを例示する構成図である。シフトレジスタ５０は、複数の段（ステージ）を有している。ここでは、第１段、ｎ−１段およびｎ段の３つだけを模式的に示している。これらの複数の段は、実質的に同一の構造を有し、カスケード接続されている。シフトレジスタ５０の各段からの出力Ｇｏｕｔは、液晶表示パネルの各ゲートバスラインに与えられる。
シフトレジスタ５０の１段目は、Ｓ信号入力ライン５２によって外部接続パッド５１に接続されている。これにより、外部接続パッド５１から第１段にＳ信号が入力される。第２段以降の段（例えば第ｎ段）では、前段の出力信号Ｇｏｕｔ（Ｇｏｕｔ（ｎ−１））がＳ信号（Ｇｏｕｔ（ｎ−１） Ｓ）として入力される。
図２２に示すように、シフトレジスタ５０の各段は、Ｓ信号入力ライン５２に接続された３端子型のダイオードＭＭと、出力信号Ｇｏｕｔを出力する第１トランジスタＭＧと、それぞれのソース領域またはドレイン領域が第１トランジスタＭＧのゲート電極に電気的に接続された複数の第２トランジスタ（ＭＮ、ＭＫ、ＭＨ）とを有している。第１トランジスタＭＧは、いわゆるプルアップトランジスタであり、第１トランジスタＭＧのゲート電極に接続された配線をｎｅｔＡという。ダイオードＭＭのゲート電極および第１電極はＳ信号入力ライン５２に接続されており、第２電極はｎｅｔＡに接続されている。本実施形態では、これらのダイオードおよびトランジスタの導電型は何れもＮ型である。
Ｓ信号入力ライン５２には、ダイオードＭＭを保護するための保護回路５３が設けられている。保護回路５３は、ダイオードＭＭの近傍に配置されている。保護回路５３は、アノード側の電極がＳ信号入力ライン５２に接続され、カソード側の電極がＶＤＤ配線に接続された保護用ダイオードを有している。本実施形態における保護用ダイオードの構成は、図２０を参照しながら前述した構成を有するＮチャネル型ダイオードである。また、図５〜図９を参照しながら前述したように、Ｓ信号入力ライン５２からＶＤＤ配線に電流が流れるように配置されている。
各段からゲートバスラインに対して出力信号Ｇｏｕｔが出力されるのは画素書き込み時間のみである。１つの段に注目すると、１フレーム期間（全てのゲートバスラインが順次選択され、再び当該ゲートバスラインが選択されるまでの期間）の中で大部分の時間に亘ってＧｏｕｔの電位はＶＳＳに固定されるように構成されている。
Ｓ信号（外部接続パッド５１からの信号Ｓまたは前段からの信号Ｇｏｕｔ（ｎ−１） Ｓ）は、Ｓ信号入力ライン５２からダイオードＭＭを介してｎｅｔＡに送られ、ｎｅｔＡをプリチャージする。このとき、ｎｅｔＡにソースまたはドレインが繋がるトランジスタＭＮ、ＭＫおよびＭＨはオフである。
次に、クロック信号ＣＫがＨｉｇｈのとき、ｎｅｔＡをプルアップする。このときに、出力信号Ｇｏｕｔ（ｎ）がゲートバスラインに出力され、このゲートバスラインに接続されている画素用ＴＦＴがオン状態となり、画素電極にソースバスラインから表示信号電圧が供給される。即ち、画素電極と対向電極（不図示）と、これらの間の液晶層（不図示）によって構成される液晶容量が充電される。
その後、リセット信号Ｒ（次段の出力信号Ｇｏｕｔ（ｎ＋１））によって、ｎｅｔＡとＧｏｕｔの電位をＶＳＳにプルダウンする。
ここで、容量ＣＡＰ１は、ｎｅｔＡの電位を保ち、出力を補助する。トランジスタＭＪは、リセット信号Ｒに応じて、出力信号Ｇｏｕｔの電位をＬｏｗにする。トランジスタＭＬは、クロック信号ＣＫＢに応じて出力信号Ｇｏｕｔの電位をＬｏｗにする。クリア信号ＣＬＲは１フレーム（垂直走査期間）に１度、垂直帰線期間（シフトレジスタの最終段が出力してから、最初の段が出力するまでの間）に、シフトレジスタの全ての段に供給され、全ての段のｎｅｔＡをＬｏｗにする。なお、クリア信号ＣＬＲはシフトレジスタの最終段のリセット信号の役目も兼ねる。
本実施形態のシフトレジスタは、入力部および各段の出力部に保護回路をさらに備えても良い。
図２３は、本実施形態のシフトレジスタの他の構成を示す図である。簡単のため、図２２と同様の構成要素には同じ参照符号を付し、説明を省略する。
シフトレジスタ６０は、保護回路５３に加えて、外部接続パッド５１の近傍に設けられた保護回路６１と、各段のゲートバスラインに設けられた保護回路６３とを有している。その他の構成は、図２２に示すシフトレジスタ５０と同様である。
保護回路６１、６３は、何れも、バイアス方向の異なる２つの保護用ダイオードＤ１、Ｄ２を含んでいる。従って、外部接続パッド５１からＳ信号入力ライン５２にプラスの電荷が入力されると、保護回路６１のダイオードＤ１に電流が流れて、プラスの電荷をＶＤＤ配線に逃がす。一方、外部接続パッド５１からマイナスの電荷が入力されると、保護回路６１のダイオードＤ２に電流が流れて、マイナスの電荷をＶＳＳ配線に逃がす。同様に、画素領域側からゲートバスラインにプラスの電荷が入力されると、保護回路６３のダイオードＤ１に電流が流れ、マイナスの電荷が入力されると、保護回路６３のダイオードＤ２に電流が流れるので、それらの電荷をＶＤＤ配線またはＶＳＳ配線に逃がすことができる。
図２２および図２３に示すシフトレジスタ５０、６０は、ダイオードＭＭをＥＳＤから保護するための保護回路５３を備えているので、以下のような利点を有する。
比較のため、入出力部のみに保護回路６１、６３が設けられたシフトレジスタ７０を図２４に示す。シフトレジスタ７０は、ダイオードＭＭを保護するための保護回路５３を有していない点以外は、図２３に示すシフトレジスタ６０と同様の構成を有している。
シフトレジスタ７０では、保護回路６１は、外部接続パッド５１からＳ信号入力ライン５２に入力される静電気から、シフトレジスタ７０の第１段に含まれる回路内素子を保護することができる。同様に、例えば第ｎ−１段のゲートバスラインに設けられた保護回路６３は、外部（画素領域側）からそのゲートバスラインに入力される静電気から、シフトレジスタ７０の後段（第ｎ段）に含まれる回路内素子を保護することができる。しかしながら、保護回路６１、６３から保護しようとする回路内素子（例えばダイオードＭＭ、トランジスタＭＮ）までの配線が長いために、この配線がアンテナとなって静電気を引き寄せる結果（矢印７１、７２）、保護しようとする回路内素子に大電流が流れる可能性がある。なお、製品完成後では、外部入出力端子からの静電気が問題となるが、製造工程中では、エッチングなどの配線形成時などに上記のように回路内の配線に静電気が発生する可能性がある。
特に、図１および図２を参照しながら説明したように、回路内素子のなかでも３端子型のダイオードＭＭは特性劣化や破壊を生じやすいと考えられる。本発明者は、シフトトランジスタ７０におけるダイオードＭＭおよびトランジスタＭＮの特性の変化を調べたので、以下に説明する。
図２５（ａ）および（ｂ）は、図２４に示すシフトレジスタ７０の第６９〜７８段（ＬＩＮＥ６９〜ＬＩＮＥ７８）におけるダイオードＭＭおよびトランジスタＭＨの電圧（Ｖｇ）−電流（Ｉｄ）特性を示す図である。なお、両者をＴＦＴ特性として比較するため、ダイオードについては、３端子測定ができるように各々の電極を分離した後、測定を行っている。ドレイン電圧Ｖｄを１０Ｖとする。
図２５（ａ）からわかるように、測定したダイオードＭＭのうち３つのダイオードＭＭでは、特性が大幅に劣化していることが確認された。なお、特性劣化がみられなかったダイオードＭＭの閾値Ｖｔｈの平均は３．５５Ｖ、閾値の変動幅Ｖｔｈ（３σ）は０．３２Ｖであった。３つのダイオードＭＭの劣化は、保護回路６１、６３と保護しようとするダイオードＭＭとを接続する配線に静電気が発生して、ダイオードＭＭに大電流が流れたためと考えられる。この結果から、保護回路６１、６３によってダイオードＭＭを確実に保護することは困難であることがわかる。
これに対し、図２５（ｂ）に示すように、測定したトランジスタＭＮでは何れも特性の劣化がみられなかった。トランジスタＭＮの閾値Ｖｔｈの平均は３．７８Ｖ、閾値の変動幅Ｖｔｈ（３σ）は０．３８Ｖであった。この結果から、ＣＬＲ信号を入力するためのラインに外部から静電気が入った場合でも、トランジスタＭＮは破壊され難いことが確認された。
一方、本実施形態のシフトレジスタ５０、６０によると、ダイオードＭＭを保護するための保護回路５３が、入出力部の保護回路６１、６３よりもダイオードＭＭに近い位置に設けられている。このように、保護回路５３の保護用ダイオードとダイオードＭＭとの間の配線長が、外部接続パッド５１などの入出力部と保護回路５３の保護用ダイオードとの間の配線長（例えば１０ｍｍ）よりも十分に小さいことが好ましい（例えば１ｍｍ以下）。これにより、保護回路５３とダイオードＭＭとの間の配線に静電気が入る可能性は極めて小さくなり、製品完成後のみでなく製造工程中においても、より確実にダイオードＭＭを静電気から保護することができる。なお、図示する例では、ダイオードＭＭの第１電極とＳ信号入力ライン５２との接続部を挟むように、保護用ダイオードの第１電極およびゲート電極からの配線がＳ信号入力ライン５２に接続されており、保護回路５３とダイオードＭＭとの間の配線長は略ゼロである。
このように、本実施形態における保護回路５３は、従来のように回路の入出力部に配置される必要はなく、保護しようとするダイオードにより近い位置に形成されることが好ましい。従って、入出力部からの配線に直接接続されていなくてもよいし、入出力部と保護回路５３との間に、他の回路内素子が設けられていてもよい。
本実施形態のシフトレジスタの構成は図２２、図２３に示す構成に限定されない。本実施形態は、薄膜ダイオードを回路内素子として含む種々のシフトレジスタに適用され得る。
図２６は、本実施形態の他のシフトレジスタ８０を説明するための図である。シフトレジスタ８０は複数の段からなり、各段は、図２６に示すような構成を有している。
シフトレジスタ８０の各段は、Ｓ信号入力ライン８４と配線ＮｅｔＡとの間に配置されたダイオード８１と、ダイオード８１を保護するための保護回路８３とを有している。ダイオード８１のゲート電極および第１電極はＳ信号入力ライン８４に接続され、第２電極は配線ＮｅｔＡに接続されている。保護回路８３は、アノード側の電極がＳ信号入力ライン８４に接続され、カソード側の電極がＶＤＤ配線に接続された保護用ダイオードを含んでいる。また、第１トランジスタＭ５と、ＣＫ信号入力ラインに接続されたトランジスタＭ２とは、それぞれ、ＶＤＤ配線に接続されている。
このような構成によると、図２２、図２３を参照しながら前述した効果に加えて、次のようなメリットがある。
図２２および図２３に示す構成では、保護回路５３を設けるために、シフトレジスタの回路内素子と接続されていないＶＤＤ配線を引き回してくる必要があり、回路規模が大きくなるおそれがある。これに対し、図２６の構成によると、シフトレジスタの各段において、少なくとも１つの回路内素子がＶＤＤ配線に接続されているので、保護回路８３を設置する目的でＶＤＤ配線を引き回してくる必要がなく、回路規模の増大をより効果的に抑えることができる。
上述したシフトレジスタ５０、６０、８０における第２トランジスタは、何れもシングルチャネル構造を有するが、代わりにマルチチャネル構造（例えばデュアルチャネル構造）を有していてもよい。特に、第２トランジスタを微結晶シリコン膜を用いて形成する場合には、これらのトランジスタはマルチチャネル構造を有することが好ましい。この理由を以下に説明する。
ｎｅｔＡをプルアップすると、ｎｅｔＡにソースまたはドレインが繋がる第２トランジスタ（オフ状態にある）のソース・ドレイン間に大きな電圧（Ｖｄｓ）がかかる。このときプルアップされているｎｅｔＡの電圧が、ｎｅｔＡにソースまたはドレインが繋がる第２トランジスタのリーク電流により、本来のクロック信号ＣＫ（Ｌｏｗ）により立ち下がる前に、低下する。ｎｅｔＡの電圧が低下することによって、出力信号ＧｏｕｔがＨｉｇｈにならない、または出力信号Ｇｏｕｔの波形がなまり、画素電極に十分な電圧を供給することができず、表示品位が低下する。
シングルチャネル構造の微結晶シリコンＴＦＴを用いてシフトレジスタを構成すると、これらのＴＦＴのリーク電流は比較的大きいので、リーク電流に起因して、上記のような不良が発生する可能性が高くなる。これに対し、マルチチャネル構造の微結晶シリコンＴＦＴのサブスレッショルド領域のリーク電流は、シングルチャネル構造を有する微結晶シリコンＴＦＴよりも小さいので、ｎｅｔＡおよび出力信号Ｇｏｕｔの波形のなまりを抑制できる。なお、複数の第２トランジスタの内の少なくとも１つのＴＦＴにデュアルチャネル構造を導入すれば、そのトランジスタについてはリーク電流を低減できる。
（第３実施形態）
以下、図面を参照しながら、本発明による半導体装置の第３実施形態を説明する。ここでは、図２７〜図３２を参照しながら、本発明における保護回路をシフトレジススタ以外の回路に適用する例を説明する。本実施形態における保護回路の構成および配置（バイアス方向）は、第１および第２実施形態で前述した構成および配置と同様である。なお、一部の図では、保護回路を形成する位置のみを示し、保護回路の構成を省略している。
図２７はゲートオン電圧発生回路９０を例示する図である。この例では、従来のゲートオン電圧発生回路（例えば特開平８−２６２４０７号公報に開示されている。）に、回路内ダイオード９１を保護するための保護回路９３が設けられている。
図２８はゲートオフ電圧発生回路１００を例示する図である。この例では、従来のゲートオフ電圧発生回路（例えば特開平８−２６２４０７号公報に開示されている。）に、回路内ダイオード１０１を保護するための保護回路１０３が設けられている。
図２９は画面消し回路１１０を例示する図である。この例では、従来の画面消し回路（例えば特開平９−１２７４８６号公報に開示されている。）に、回路内ダイオード１１１を保護するための保護回路１１３が設けられている。
図３０はオフ電圧発生回路１２０を例示する図である。この例では、従来のオフ電圧発生回路（例えば特開平９−２２２５９１号公報に開示されている。）に、回路内ダイオード１２１を保護するための保護回路１２３Ａ、１２３Ｂが設けられている。ここでは、回路内ダイオード１２１の入力側および出力側に、それぞれ、保護回路１２３Ａ、１２３Ｂが配置されているが、保護回路は、回路内ダイオード１２１の入力側および出力側の何れか一方のみに設けられていてもよい。
図３１は入力信号補正回路１３０を例示する図である。この例では、従来の入力信号補正回路（例えば特開２００７−８２２３９号公報に開示されている。）に、回路内ダイオード１３１を保護するための保護回路１３３が設けられている。
図３２はレベルシフト回路１４０を例示する図である。この例では、従来のレベルシフト回路（例えば特開２００８−２２５３９号公報に開示されている。）に、回路内ダイオード１４１を保護するための保護回路１４３が設けられている。
このように、本実施形態の保護回路は、回路内ダイオードを含む種々の回路に適用され、前述の実施形態と同様の効果が得られる。また、図２７〜図３２に示す例のように、回路内ダイオードのみでなく、ＶＤＤ配線を含む回路に好適に適用される。保護回路を形成する目的のためにＶＤＤ配線を引き回す必要がないので、回路規模を拡大することなく、保護回路を形成できるからである。
なお、本発明における保護用ダイオードは、回路内ダイオードを保護する保護回路に含まれるダイオードを指し、保護用ダイオードを保護するためのダイオードを含まない。保護用ダイオードを保護するためのダイオードは、例えば特開平３−２０６６６６号公報に開示されている。
図３３（ａ）は、特開平３−２０６６６６号公報に開示された回路３００を示す図であり、図３２（ｂ）は、回路３００の一部を拡大した図である。回路３００は、薄膜トランジスタ１０を保護するための寄生ダイオード３０４、３０５、３０６を有している。また、寄生ダイオード３０５、３０６を保護するための保護用ダイオード３０８、３０９が、それぞれ、保護用ダイオード３０５、３０６と並列に接続されている。
回路３００では、保護用ダイオード３０８、３０９は、回路内ダイオード（回路の主構成要素となるダイオード）ではなく、保護用ダイオード（寄生ダイオード）３０５、３０６を保護するものである。また、保護用ダイオード３０８と寄生ダイオード３０５とは並列に接続されているため、例えば寄生ダイオード３０５に電圧がかかってオン状態となると、保護用ダイオード３０８もオン状態となり、電流が流れる。このように、寄生ダイオード３０５および保護用ダイオード３０８は同時にオン状態となり、出力電流は何れも同じ配線（ＶＣＣ配線）に流れる。回路３００では、寄生ダイオード３０５は回路の主構成要素ではないので、寄生ダイオード３０５および保護用ダイオード３０８が共通の配線に接続されていても問題はない。なお、寄生ダイオード３０５が回路内ダイオードであると仮定すると、保護用ダイオード３０８によって回路の誤動作が引き起こされる可能性がある。回路内ダイオードと保護用ダイオードとが並列に接続されているので、回路内ダイオードのみをオン状態とすることができず、回路内ダイオードおよび保護用ダイオードの出力電流が何れも共通の出力ラインに流れるからである。
これに対し、本発明では、保護しようとするダイオードは回路内ダイオードである。図３４に示すように、保護しようとする回路内ダイオード１および保護用ダイオード２０は、それぞれ、別個の出力ラインに接続される。このため、回路内ダイオード１に最適電圧が印加されてオン状態となっても、保護用ダイオード２０はオン状態にならない。従って、保護用ダイオード２０は、回路内ダイオード１の出力ラインの電流値に影響を与えないので、回路を誤動作させることはない。
本発明は、絶縁基板上に形成された回路を備えた種々の半導体装置に適用できる。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、倍速駆動等による表示品位の優れた液晶表示装置、低消費電力の液晶表示装置、またはより大型の液晶表示装置等に適用すると有利である。
Ｄ１、Ｄ２ 保護用ダイオード
２０ 保護用ダイオード（Ｎチャネル型）
２２ 保護用ダイオード（Ｐチャネル型）
ＭＭ 回路内ダイオード
１ 回路内ダイオード（Ｎチャネル型）
２ 回路内ダイオード（Ｐチャネル型）
３、８、９ 配線
ＭＫ、ＭＨ、ＭＪ、ＭＬ、ＭＮ 薄膜トランジスタ
５０、６０、７０、８０ シフトレジスタ
５２ Ｓ信号入力ライン
５３ 保護回路
６１、６３ 保護回路

Claims (18)

  1. 基板上に形成され、薄膜ダイオードと、前記薄膜ダイオードを保護するための保護回路とを含む回路を備えた半導体装置であって、
    前記保護回路は保護用ダイオードを含み、
    前記薄膜ダイオードは、前記回路が所定の機能を発揮するために必要な回路内素子であり、
    前記薄膜ダイオードは、
    前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、
    前記チャネル領域と重なるように配置されたゲート電極と、
    前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、
    前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備え、
    （ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、かつ、前記保護回路は、カソード側の電極が前記配線に接続された他のダイオードを有しておらず、または、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、かつ、前記保護回路は、アノード側の電極が前記配線に接続された他のダイオードを有しておらず、
    前記保護用ダイオードは前記薄膜ダイオードと並列に接続されていない半導体装置。
  2. 基板上に形成され、薄膜ダイオードと、前記薄膜ダイオードを保護するための保護回路とを含む回路を備えた半導体装置であって、
    前記回路は、外部からの信号を入力する信号入力ラインを有しており、前記薄膜ダイオードおよび前記保護回路は前記信号入力ラインに接続されており、
    前記保護回路は保護用ダイオードを含み、
    前記薄膜ダイオードは、
    前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、
    前記チャネル領域と重なるように配置されたゲート電極と、
    前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、
    前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備え、
    （ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、かつ、前記保護回路は、カソード側の電極が前記配線に接続された他のダイオードを有しておらず、または、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、かつ、前記保護回路は、アノード側の電極が前記配線に接続された他のダイオードを有しておらず、
    前記保護用ダイオードは前記薄膜ダイオードと並列に接続されていない半導体装置。
  3. 基板上に形成され、薄膜ダイオードと、前記薄膜ダイオードを保護するための保護回路とを含む回路を備えた半導体装置であって、
    前記回路はシフトレジスタを含み、
    前記シフトレジスタは複数の段を有し、前記複数の段のそれぞれは、前記薄膜ダイオードおよび前記保護回路を含んでおり、
    前記複数の段のそれぞれにおいて、前記薄膜ダイオードおよび前記保護用ダイオードは、外部またはその前段のシフトレジスタからの信号を入力する信号入力ラインに接続されており、
    前記保護回路は保護用ダイオードを含み、
    前記薄膜ダイオードは、
    前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、
    前記チャネル領域と重なるように配置されたゲート電極と、
    前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、
    前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備え、
    （ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、かつ、前記保護回路は、カソード側の電極が前記配線に接続された他のダイオードを有しておらず、または、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、かつ、前記保護回路は、アノード側の電極が前記配線に接続された他のダイオードを有しておらず、
    前記保護用ダイオードは前記薄膜ダイオードと並列に接続されていない半導体装置。
  4. 前記保護用ダイオードは、
    前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、
    前記チャネル領域と重なるように配置されたゲート電極と、
    前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、
    前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備える請求項１から３のいずれかに記載の半導体装置。
  5. 前記薄膜ダイオードの半導体層および前記保護用ダイオードの半導体層は、同一の半導体膜から形成されている請求項４に記載の半導体装置。
  6. 複数の薄膜トランジスタをさらに含み、前記複数の薄膜トランジスタの導電型は前記薄膜ダイオードの導電型と同じであり、前記複数の薄膜トランジスタの半導体層は、前記薄膜ダイオードの半導体層と同一の半導体膜から形成されている請求項１から５のいずれかに記載の半導体装置。
  7. 前記薄膜トランジスタのゲート電極に接続された配線上には保護回路は設けられていない請求項６に記載の半導体装置。
  8. 前記回路は、外部から前記回路に信号を入力する入力部または前記回路から外部へ信号を出力する出力部を含んでおり、
    前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は、前記入力部または前記出力部と前記保護用ダイオードとの間の配線長よりも小さい請求項１から７のいずれかに記載の半導体装置。
  9. 前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は１ｍｍ以下である請求項８に記載の半導体装置。
  10. （ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    前記保護用ダイオードの前記アノード側の電極がＨｉｇｈ状態のとき、前記保護用ダイオードのカソード側の電極もＨｉｇｈ状態となる請求項１から３のいずれかに記載の半導体装置。
  11. （ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    前記保護用ダイオードのカソード側の電極がＶＤＤ電源の配線に繋がっている請求項１から３のいずれかに記載の半導体装置。
  12. （ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    前記保護用ダイオードの前記カソード側の電極がＬｏｗ状態のとき、前記保護用ダイオードのアノード側の電極もＬｏｗ状態となる請求項１から３のいずれかに記載の半導体装置。
  13. （ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    前記保護用ダイオードのアノード側の電極がＶＳＳ電源の配線に繋がっている請求項１から３のいずれかに記載の半導体装置。
  14. 前記薄膜ダイオードの前記少なくとも１つの半導体層は酸化物半導体層である請求項１から１３のいずれかに記載の半導体装置。
  15. 前記薄膜ダイオードの前記少なくとも１つの半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む請求項１４に記載の半導体装置。
  16. 前記保護用ダイオードの前記少なくとも１つの半導体層は酸化物半導体層である請求項４に記載の半導体装置。
  17. 前記保護用ダイオードの前記少なくとも１つの半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む請求項１６に記載の半導体装置。
  18. 前記複数の段のそれぞれは、ＶＤＤ配線および前記ＶＤＤ配線に接続された少なくとも１つの素子をさらに含み、
    前記複数の段のそれぞれにおいて、前記保護用ダイオードの一方の電極は前記信号入力ラインに接続され、他方の電極は前記ＶＤＤ配線に接続されている請求項３に記載の半導体装置。
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