KR101114892B1 - 보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기 - Google Patents

보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기 Download PDF

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Abstract

본 발명은 전원 전위(VDD, VSS)가 공급되는 제 1 트랜지스터(32, 33)를 갖는 스위치 회로(31)와 입력 신호가 인가되는 입력 단자(IN)과 제 1 트랜지스터의 제어 단자(게이트)의 사이에 접속된 보정 회로(34, 36)를 갖고, 상기 제어 단자와 입력 단자의 사이에 접속된 용량(C2, C3)과 상기 용량과 상기 제어 단자와의 사이의 노드(N5, N6)와 전원 전위의 사이에 설치된 제 1 트랜지스터와 거의 같은 문턱값을 갖는 다이오드 접속된 제 2 트랜지스터(35, 37)와 제 2 트랜지스터에 직렬로 접속된 스위치SW2, SW3)를 갖는 디지털 회로(30)가 공급된다.
제 1 트랜지스터, 제 2 트랜지스터, 보정 회로, 전원 전위, 스위치 회로

Description

보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기{Digital circuit having correction circuit and electronic instrument having same}
본 발명은 트랜지스터를 사용한 디지털 회로에 관한 것이다. 특히, 입력 신호의 진폭이 전원 전압보다 작은 경우나, 사용되고 있는 트랜지스터의 임계값 전압에 대하여 전원 전압이 충분히 크지 않은 경우에, 입력 신호의 DC 레벨을 보정하여 적합한 회로 동작을 실현하기 위한 보정 회로를 구비한 디지털 회로에 관한 것이다.
종래, 바이폴러 트랜지스터나 전계효과 트랜지스터(FET) 등의 트랜지스터를 사용한 인버터 회로가 널리 사용되고 있다. 도 36a에, 트랜지스터로서 MOSFET를 사용한 종래의 CMOS 인버터 회로의 전형적인 예를 도시한다. 이 CMOS 인버터 회로(200)는 하이레벨 전원 전위(VDD)와 로우레벨 전원 전위(VSS)의 사이에 직렬로 접속된, 임계값 전압(VTHP)을 갖는 P형 MOSFET(201)과 임계값 전압(VTHN)을 갖는 N형 MOSFET(202)를 갖는다(통상 VTHP은 부(負), VTHN은 정(正)). P형 MOSFET(201)의 소스는 하이레벨 전원 전위(VDD)로 접속되고, N형 MOSFET(202)의 소스는 로우레벨 전원 전위(VSS)로 접속되어 있다. 양 MOSFET(201, 202)의 드레인은 서로 접속되고, 그 접속점(N; 노드)은 출력 단자(OUT)에 접속되어 있다. 또한, 이들 MOSFET(201, 202)의 게이트는 모두, 하이레벨 입력 전위(VINH)와 로우레벨 입력 전위(VINL)의 사이에서 진폭하는 입력 신호가 인가되는 입력 단자(IN)에 접속되어 있다. 또한, 본 명세서에 있어서, 특별히 언급하지 않는 한, 회로소자의 "접속"은 "전기적 접속"을 의미한다.
이러한 구성을 갖는 CMOS 인버터 회로(200)의 통상의 동작을 도 36b 및 도 36c에 도시한다. 또한, 도 36b 및 도 36c에서는 MOSFET(201, 202)의 온/오프상태를 도시하기 위해서 이들 MOSFET(201, 202)를 스위치의 기호로 도시하였다. 도 36b에 도시하는 바와 같이, 입력 단자(IN)에 하이레벨 전원 전위(VDD)로부터 P형 MOSFET의 임계값 전압의 절대치｜VTHP｜를 뺀 값과 같거나 또는 더욱 높은 하이레벨 입력 전위(VINH)가 입력되면 P형 MOSFET(201)는 오프되고, N형 MOSFET(202)는 온되어 출력 단자(OUT)에는 로우레벨 전원 전위(VSS)와 거의 같은 전위가 출력 신호로서 공급된다. 또한, 도 36c에 도시하는 바와 같이, 로우레벨 전원 전위(VSS)에 N형 MOSFET의 임계값 전압의 절대치｜VTHN｜를 가한 값과 같거나 또는 더욱 낮은 로우레벨 입력 전위(VINL)가 입력 단자(IN)에 입력되면 P형 MOSFET(201)는 온되고, N형 MOSFET(202)는 오프되고 출력 단자(OUT)에는 하이레벨 전원 전위(VDD)와 거의 같은 전위가 출력 신호로서 공급된다.
그렇지만, 예를 들면 동작 전압이 낮은 IC 등으로부터 입력 신호가 공급되는 경우, 이하의 문제가 생길 수 있다. 도 37a에 도시하는 바와 같이, 입력 단자(IN)에 가해지는 하이레벨 입력 전위(VINH)가 하이레벨 전원 전위(VDD)로부터 P형 MOSFET(201)의 임계값 전압의 절대치｜VTHP｜를 뺀 값보다 낮은 경우, P형 MOSFET(201)에 있어서 게이트 소스간 전압(VGS(=게이트 전위(VG)-소스 전위(VS))＜-｜VTHP｜가 되고, P형 MOSFET(201)는 오프되지 않고, 그 결과 양 MOSFET(201, 202)이 온상태가 되고, 출력 단자(OUT)에는 P형 MOSFET(201)과 N형 MOSFET(202)의 온상태 저항에 의해 분압된 전위가 출력되고, 로우레벨 전원 전위(VSS)가 출력되지 않는다. 마찬가지로, 입력 단자(IN)에 가해지는 로우레벨 입력 전위(VINL)가 로우레벨 전원 전위(VSS)에 N형 MOSFET(202)의 임계값 전압의 절대치｜VTHN｜를 가한 값보다 높은 경우, N형 MOSFET(202)는 오프되지 않고, 양 MOSFET(201, 202)이 온상태가 되고, 출력 단자(OUT)에 하이레벨 전원 전위(VDD)가 출력되지 않는다. 이와 같이 입력 전위(VINH, VINL)와 전원 전위(VDD, VSS)의 사이의 레벨이 다른 것에 의해 인버터 회로(200)의 MOSFET(201, 202)이 확실하게 온?오프되지 않고, 출력이 원하는 값이 되지 않는 경우, 인버터 회로(200)의 후단의 회로를 구동할 수 없거나, 또는 그와 같은 회로의 동작이 불확실하게 된다고 하는 문제가 생긴다. 또한, 양 MOSFET(201, 202)이 동시에 온되어 쇼트 전류가 흐르기 때문에, 소비전력이 증대한다고 하는 문제도 생긴다.
상기한 바와 같은 문제를 해결하기 위해서, 제 1 입력용 인버터와 제 2 출력용 인버터를 갖는 레벨 시프터회로에서, 용량(콘덴서)과 바이어스수단에 의하여 제 1 인버터로부터 제 2 인버터로 입력되는 신호의 DC 레벨을 변환하는 것이 제안되어 있다(일본 공개특허공보 제(평)9-172367호 참조). 그렇지만 이 회로에서는 제 2 인버터를 구성하는 각 트랜지스터의 게이트와 제 1 인버터의 출력의 사이에 접속되어 있는 DC 레벨 변환용 용량은 바이어스수단에 의해서 항상 하이레벨 전원 전위 또는 로우레벨 전원 전위에 접속되어 있기 때문에, 이들 용량의 충방전이 회로의 동작 특성에 악영향을 주거나(즉 회로 동작 속도의 저하를 초래하거나), 또는 이들 용량의 충방전에 수반되는 전력소비를 무시할 수 없을 정도로 커지거나 한다고 하는 문제가 생길 수 있다. 또한, 트랜지스터의 임계값 전압에 격차가 있는 경우, 각 용량의 정전 용량을 대응하는 트랜지스터에 맞추는 것은 곤란하고, 그 때문에 DC 레벨 변환용 용량의 양단의 전압이 대응하는 트랜지스터의 임계값 전압에 정합하지 않고, 트랜지스터의 온?오프를 정확하게 할 수 없다고 하는 문제도 발생할 수 있다.
또한, 도 36a에 도시한 인버터 회로(200)에서는 예를 들면 소비전력을 억제하기 위해서 전원 전압(VDD-VSS)이 작고, 전원 전압이 MOSFET(201, 202)의 임계값 전압의 절대치에 대하여 충분히 크지 않은 경우, 입력 단자(IN)에 인가되는 입력 신호의 진폭이 전원 전압과 같더라도, MOSFET(201, 202)에 충분한 전류를 흘려 고속으로 구동할 수 없다고 하는 문제가 생기는 경우가 있다. 이것은 MOSFET를 흐르는 전류에 기여하는 것은 게이트 소스간 전압(VGS)이 아니라, VGS-VTH인 것에 의한다. 예를 들면, 도 36a의 인버터 회로(200)에 있어서, VDD=3.3V, VSS=0V(그랜드), P형 MOSFET(201)의 임계값 전압(VTHP)=-2V, N형 MOSFET(202)의 임계값 전압(VTHN)=3V, 하이레벨 입력 전위(VINH)=VDD=3.3V, 로우레벨 입력 전위(VINL)=VSS=0V로 한다. 입력 단자(IN)에 로우레벨 입력 전위(VINL)가 가해지는 경우, P형 MOSFET(201)에서는 VGS-VTHP=-3.3-(-2)=-1.3V가 되어 P형 MOSFET(201)는 온되고, N형 MOSFET(202)에서는 VGS-VTHP=0-3=-3V가 되어 N형 MOSFET(202)는 오프된다. 이 경우는 P형 MOSFET의 임계값 전압(-2V)의 절대치가 전원 전압(즉 입력 신호의 진폭)에 대하여 충분히 작기 때문에, VGS-VTHP의 절대치를 크게(1.3V) 취할 수 있고, 문제는 생기지 않는다. 한편, 입력 단자(IN)에 하이레벨 입력 전위(VINH)가 가해지는 경우, P형 MOSFET(201)에서는 VGS-VTHP=0-(-2)=2V가 되어 P형 MOSFET(201)는 오프되고, N형 MOSFET(202)에서는 VGS-VTHP=3.3-3=0.3V가 되어 N형 MOSFET(202)는 온되지만, VGS-VTHP이 0.3V로 대단히 작기 때문에, 흐르는 전류가 작아지고, N형 MOSFET(202)를 고속으로 동작(온)시킬 수 없다. 물론, 전원 전압 및 입력 신호의 진폭을 크게 하면 고속 동작시키는 것이 가능해지지만, 소비전력이 증대되어 버린다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 주된 목적은 트랜지스터를 사용한 스위치 회로를 갖는 디지털 회로이고, 전원 전압, 입력 신호의 진폭, 트랜지스터의 임계값 전압의 관계에 따라서 적절하게 입력 신호를 보정하여, 적합한 회로 동작이 가능한 디지털 회로를 제공하는 것이다.
본 발명의 제 2 목적은 트랜지스터를 사용한 스위치 회로를 갖는 디지털 회로이며, 입력 신호의 진폭이 전원 전압(하이레벨 전원 전위와 로우레벨 전원 전위의 차)보다 작은 경우에도, 확실하게 트랜지스터를 온오프시키는 것이 가능한 디지털 회로를 제공하는 것이다.
본 발명의 제 3 목적은 트랜지스터를 사용한 스위치 회로를 갖는 디지털 회로이며, 입력 신호의 진폭이 전원 전압보다 작은 경우에도, 동작 특성을 악화시키지 않고, 확실하게 트랜지스터를 온오프시키는 것이 가능한 디지털 회로를 제공하는 것이다.
본 발명의 제 4 목적은 트랜지스터를 사용한 스위치 회로를 갖는 디지털 회로이고, 입력 신호의 진폭이 전원 전압보다 작은 경우에도, 스위치 회로에 포함되는 트랜지스터의 제어 단자에 접속된 DC 레벨 변환용 용량을 대응하는 트랜지스터의 임계값 전압에 따른 적절한 값으로 충전하여 트랜지스터를 확실하게 동작시키는 것이 가능한 디지털 회로를 제공하는 것이다.
본 발명의 제 5 목적은 트랜지스터를 사용한 스위치 회로를 갖는 디지털 회로이고, 전원 전압이 트랜지스터의 임계값 전압의 절대치에 대하여 충분히 크지 않은 경우에도, 트랜지스터에 충분한 전류를 흘려 고속 동작시킬 수 있는 것이 가능한 디지털 회로를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명에 근거하면, 입력 단자와 출력 단자의 사이에 접속된 스위치 회로를 갖고, 상기 스위치 회로는 제 1 단자와 제 2 단자와 제어 단자를 구비하고, 제 1 단자에 대한 제어 단자의 전위를 바꾸는 것으로 온/오프 제어하는 것이 가능한 제 1 트랜지스터를 포함하고, 제 1 트랜지스터의 제 1 단자에는 적어도 통상 동작에 있어서 제 1 전원 전위가 인가되어, 제 1 트랜지스터의 온/오프상태가 상기 출력 단자에서의 신호에 영향을 줄 수 있는 디지털 회로이고, 통상 동작에 있어서는 제 1 트랜지스터를 오프하기 위한 제 1 입력 전위와 제 1 트랜지스터를 온하기 위한 제 2 입력 전위의 사이에서 진폭하는 입력 신호가 입력 단자에 인가되고, 상기 디지털 회로는 입력 단자와 제 1 트랜지스터의 제어 단자의 사이에 접속된 보정 회로를 갖고, 이 보정 회로는 a) 한쪽의 단자가 입력 단자에 접속되고, 다른쪽의 단자가 제 1 트랜지스터의 제어 단자에 접속된 용량과 b) 통상 동작에 앞서는 설정 동작에 있어서, 용량에 축적되는 전하를 그 양단의 전압이 소정의 값이 되도록 설정하기 위한 도전 경로를 결정하기 위한 적어도 1개의 스위치를 갖고, 통상 동작에 있어서, 적어도 1개의 스위치의 상태는 용량의 양단의 전압을 유지하도록 설정되는 것을 특징으로 하는 디지털 회로가 제공된다.
이러한 구성에 의해, 통상 동작에 앞서는 설정 동작에 있어서, 전원 전압, 입력 신호의 진폭, 제 1 트랜지스터의 임계값 전압 등에 따라서 용량의 양단의 전압을 적절하게 설정하는 것으로, 통상 동작에 있어서 입력 신호의 DC 레벨을 보정하여, 적합한 회로 동작을 실현할 수 있다. 통상 동작에 있어서는 설정된 용량의 양단의 전압(또는 전하)을 유지하도록 스위치의 설정이 이루어지기 때문에, 용량이 디지털 회로의 동작 특성에 악영향을 미칠(즉, 동작 속도를 저하시킬) 우려가 없다. 오히려, 용량은 트랜지스터의 기생 용량에 대하여 직렬로 접속되어 토탈의 용량을 저하시키기 때문에, 동작 특성의 향상에 기여할 수 있다. 또한, 설정 동작을 빈번하게 할 필요도 없기 때문에 설정 동작에 수반되는 전력소비도 약간이어도 된다.
바람직하게는 보정 회로는 제 1 단자와 제 2 단자와 제어 단자를 구비하고, 제 1 단자에 대한 제어 단자의 전위를 바꾸는 것으로 온/오프 제어하는 것이 가능한, 제 1 트랜지스터와 같은 도전형으로 또한 거의 같은 임계값 전압을 갖는 제 2 트랜지스터이고, 상기 제 2 트랜지스터의 제 1 단자는 제 1 전원 전위에 접속되고, 상기 제 2 트랜지스터의 제 2 단자와 제어 단자는 서로 접속되며 또한 상기한 용량과 제 1 트랜지스터의 제어 단자와의 사이의 노드에 접속된 제 2 트랜지스터를 더욱 갖고, 적어도 1개의 스위치는 제 2 트랜지스터에 직렬로 접속된 제 1 스위치를 포함한, 통상 동작에서는 제 1 스위치는 오프이다.
전형적으로는 제 1 및 제 2 트랜지스터는 FET로 이루어지고, 제 1 및 제 2 트랜지스터의 제 1 단자, 제 2 단자 및 제어 단자는 각각, 소스, 드레인 및 게이트로 이루어진다. 전원 전위로서 하이레벨 전원 전위와 로우레벨 전원 전위가 공급되고, 입력 신호가 하이레벨 입력 전위와 로우레벨 입력 전위의 사이에서 진폭할 때, 예를 들면 제 1 트랜지스터가 P형 MOSFET인 경우, 제 1 전원 전위는 하이레벨 전원 전위, 제 1 입력 전위는 하이레벨 입력 전위로 할 수 있다. 또한, 제 1 트랜지스터가 예를 들면 N형 MOSFET인 경우, 제 1 전원 전위는 로우레벨 전원 전위, 제 1 입력 전위는 로우레벨 입력 전위로 할 수 있다.
본 발명의 1적절한 실시예에 의하면, 입력 신호의 진폭이 전원 전압보다 작은 경우에도, 확실하게 제 1 트랜지스터를 온오프시키도록 설정 동작이 이루어진다. 즉, 설정 동작에 있어서, 제 1 스위치가 온된 상태에서, 제 2 트랜지스터가 오프될 때까지 용량의 한쪽의 단자에 제 1 입력 전위와 거의 같은 전위가 인가된다. 여기에서, 제 2 트랜지스터가 오프된다는 것은 실질적으로 오프되는 것을 의미하며, 반드시 완전히 오프될(즉 제 2 트랜지스터를 흐르는 전류가 완전히 제로가 될) 필요는 없고, 제 2 트랜지스터를 흐르는 전류가 충분히 작아져 있으면 된다. 이와 같이 설정 동작에 있어서, 제 2 단자와 제어 단자가 서로 접속된(즉 다이오드 접속된) 제 2 트랜지스터를 통하여 제 1 트랜지스터의 제어 단자와 입력 단자의 사이에 접속된 용량으로 제 2 트랜지스터가 오프될 때까지 또는 전류값이 대단히 작아질 때까지 전류를 흘리는 것으로, 용량을 그 양단의 전압이 제 1 전원 전위와 제 1 입력 전위의 차 및 제 1 트랜지스터의 임계값 전압을 반영한 적절한 전압이 되도록 충전할 수 있다. 이것에 의해, 통상 동작에서는 충전된 용량의 전압을 입력 신호에 가하고, 제 1 트랜지스터의 제어 단자에 인가함으로써, 제 1 트랜지스터를 확실하게 온오프하는 것이 가능해진다. 제 1 트랜지스터의 임계값 전압을 용량의 전압에 반영할 수 있는 것은 제 1 트랜지스터의 임계값 전압과 제 2 트랜지스터의 임계값 전압이 거의 같은 것에 의한다. 또한, 제 1 트랜지스터와 제 2 트랜지스터의 임계값 전압은 같은 것이 바람직하지만, 다소 다르더라도, 설정 동작에 있어서 입력 신호 보정용 용량을 적절하게 충전하여 디지털 회로를 정상으로 동작시킬 수 있으면 좋다. 또한, 트랜지스터로서 FET를 사용하는 경우, 임계값 전압은 N형이 플러스, P형이 마이너스인 경우가 많지만, 임계값 전압이 그 이외의 값이어도 본 발명을 적용하는 것이 가능하다.
또한, 적절하게는 제 2 트랜지스터에 병렬로, 또한, 그 순방향이 상기 제 2 트랜지스터의 순방향과 역방향이 되도록 정류 소자가 접속된다. 이것에 의해, 다이오드 접속된 제 1 트랜지스터를 역바이어스하는 전하가 예를 들면 노이즈 등에 의해 용량에 축적되어 있던 경우에도, 설정 동작에 있어서 제 1 스위치를 온하였을 때, 정류 소자를 통하여 전류가 흐르는 것을 가능하게 하여, 용량의 양단의 전압을 적절한 값으로 수속시킬 수 있다. 정류 소자는 예를 들면 제 2 트랜지스터와 같은 도전형의 다이오드 접속된 트랜지스터로 이루어지는 것으로 할 수 있다.
또한, 용량과 제 1 트랜지스터의 제어 단자와의 사이의 노드가 제 1 전원 전위와는 다른 전위에 또한 스위치를 통해서 접속되고, 설정 동작 전에 또한 스위치를 온하는 것으로 노드의 전위를 소정의 전위로 하는 것이 가능해져 있으면 좋다. 여기에서, 소정의 전위는 노드의 전위를 소정의 전위로 한 후, 또한 스위치를 오프로 한 상태로 이루어지는 설정 동작에 있어서 제 1 스위치를 온하였을 때 제 1 전원 전위와 소정의 전위의 전위차에 의해 제 2 트랜지스터가 온되는 전위이다. 이와 같이 함으로써, 예를 들면 노이즈 등에 의해 원하지 않는 용량에 전하가 고여 있는 경우에도, 설정 동작에 앞서 용량과 제 1 트랜지스터의 제어 단자와의 사이의 노드의 전위를 적절한 값으로 하는 것으로, 설정 동작을 확실하게 하여, 용량의 양단의 전압을 제 1 전원 전위와 제 1 입력 전위의 차 및 제 1 트랜지스터의 임계값 전압에 대응한 적절한 값으로 수속시킬 수 있다. 상기 별도의 전위를 제 1 전원 전위와는 다른 제 2 전원 전위로 하면, 별도의 전위를 용이하게 제공할 수 있기 때문에 적절하다.
또한, 용량의 한쪽의 단자가 제 2 스위치를 통해서 입력 단자에 접속되는 동시에, 제 3 스위치를 통해서 제 1 입력 전위와 거의 같은 전위로 접속되어 있고, 통상 동작에 있어서는 제 2 스위치는 온, 제 1 및 제 3 스위치는 오프이고, 설정 동작에 있어서는 제 2 스위치는 오프, 제 1 및 제 3 스위치는 온이도록 할 수 있다. 이와 같이 함으로써, 입력 전위를 제어할 필요가 없고, 스위치를 바꾸는 것만으로, 설정 동작을 용이하게 할 수 있다. 또한, 예를 들면 제 1 트랜지스터로서 극성이 다른 2개의 트랜지스터를 갖고 있는 경우에도, 이들 트랜지스터의 설정 동작을 동시에 할 수 있다.
본 발명의 다른 적절한 실시예에 의하면, 예를 들면 전원 전압이 낮고, 전원 전압이 트랜지스터의 임계값 전압의 절대치에 대하여 충분히 크지 않은 경우에도, 트랜지스터에 충분한 전류를 흘려 고속 동작시키도록 설정 동작이 가능한 디지털 회로가 제공된다. 그와 같은 디지털 회로에서는 용량과 제 1 트랜지스터의 제어 단자와의 사이의 노드가 제 2 스위치를 통해서 소정의 전위에 접속된다. 설정 동작은 제 1 설정 동작과 제 2 설정 동작을 포함하고, 제 1 설정 동작에서는 제 2 스위치를 온하는 동시에 입력 단자에 제 1 입력 전위를 인가하여 용량을 충전하고, 제 2 설정 동작에서는 입력 단자에 제 1 입력 전위를 인가하면서 제 2 스위치를 오프하고 또한 제 1 스위치를 온하는 것으로 제 2 트랜지스터를 통하여 용량을 방전한다. 제 2 트랜지스터를 통한 용량의 방전은 제 2 트랜지스터를 흐르는 전류가 실질적으로 제로가 될 때까지, 즉, 용량의 양단의 전압이 제 2 트랜지스터의 임계값 전압과 대체로 같아질 때까지 이루어진다. 또한, 상기한 소정의 전위는 제 2 설정 동작에 있어서 제 1 스위치를 온하였을 때 제 2 트랜지스터가 온되는 전위이고, 예를 들면 제 1 전원 전위와는 다른 제 2 전원 전위로 할 수 있다. 또한 전형적으로는 제 1 입력 전위는 제 1 전원 전위와 같고, 제 2 입력 전위는 제 2 전원 전위와 같다.
상기한 바와 같이 용량의 양단의 전압을 설정함으로써, 통상 동작에 있어서, 제 1 입력 전위가 입력 단자에 인가되었을 때에는 제 1 트랜지스터의 제어 단자와 제 1 단자의 전위차가 제 1 트랜지스터의 임계값 전압과 같아져 제 1 트랜지스터는 오프되고, 제 2 입력 전위가 인가되었을 때에는 용량의 양단의 전압이 제 1 트랜지스터의 온을 촉진하도록 제 2 입력 전위에 중첩되어, 제 1 트랜지스터에 충분한 전류를 흘려 고속으로 온시키는 것이 가능해진다.
또한, 용량의 한쪽의 단자가 제 3 스위치를 통해서 입력 단자에 접속되는 동시에, 제 4 스위치를 통해서 제 1 입력 전위와 거의 같은 전위로 접속되어 있고, 통상 동작에 있어서는 제 3 스위치는 온, 제 1, 제 2 및 제 4 스위치는 오프이고, 제 1 설정 동작에 있어서는 제 2 및 제 4 스위치는 온, 제 3 스위치는 오프이며, 제 2 설정 동작에 있어서는 제 2 및 제 3 스위치는 오프, 제 1 및 제 4 스위치는 온이도록 할 수 있다. 이와 같이 함으로써, 입력 전위를 제어할 필요가 없고, 스위치를 바꾸는 것만으로, 설정 동작을 용이하게 할 수 있다. 또한, 예를 들면 제 1 트랜지스터로서 극성이 다른 2개의 트랜지스터를 갖고 있는 경우, 이들 트랜지스터의 설정 동작을 동시에 할 수 있다.
스위치 회로는 인버터 회로, 클록 인버터 회로, NAND나 NOR과 같은 논리회로, 또는 레벨 시프트회로나 트랜스퍼 게이트 등, 여러 가지의 형태를 취할 수 있다. 인버터 회로의 경우, 트랜지스터와 저항을 사용한 것으로 하는 것도, 같은 극성의 트랜지스터를 사용하여 한쪽을 다이오드 접속하여 저항으로서 동작시키도록 할 수도 있고, 또는 극성이 다른 2개의 MOSFET를 사용한 CMOS 인버터로 할 수도 있다. 클록 인버터 회로의 경우, 보정 회로가 설치되는 트랜지스터는 인버터 본체를 구성하는 트랜지스터이어도, 클록 신호 동기용 트랜지스터이어도, 또는 그 양쪽의 트랜지스터이어도 좋다.
상기한 스위치(다이오드 접속된 제 2 트랜지스터에 직렬로 접속되는 제 1 스위치 등)는 전기적 스위치이어도 기계적인 스위치이어도, 전류의 흐름을 제어할 수 있다면 무엇이든지 좋다. 트랜지스터이어도 좋고, 다이오드이어도 좋고, 그들을 조합한 논리회로이어도 좋다. 스위치가 MOSFET 등의 반도체소자로 이루어지는 것으로 하면, 디지털 회로 전체를 반도체 프로세스에 의해 형성할 수 있기 때문에 적절하다. 또한, 스위치가 트랜지스터로 이루어지는 경우, 스위치로서 사용할 뿐이기 때문에, 트랜지스터의 도전형은 특별히 한정되지 않는다. 단, 오프전류가 적은 것이 바람직한 경우, 오프전류가 적은 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프전류가 적은 트랜지스터로서는 LDD 영역을 설치하고 있는 것 등이 있다. 또한, 스위치로서 동작시키는 트랜지스터의 소스단자의 전위가 저전위측 전원(Vss, Vgnd, OV 등)에 가까운 상태로 동작하는 경우는 n채널형을, 반대로, 소스단자의 전위가 고전위측 전원(Vdd 등)에 가까운 상태로 동작하는 경우는 p채널형을 사용하는 것이 바람직하다. 왜냐하면, 게이트 소스간 전압의 절대치를 크게 할 수 있기 때문에 스위치로서 동작하기 쉽기 때문이다. 또, n채널형과 p채널형의 양쪽을 사용하여, CM0S형의 스위치로 하여도 좋다.
또한, 노이즈 등에 의해 원하지 않는 용량에 고인 전하가 설정 동작에 있어서 악영향을 미치는 것을 방지하기 위해서, 용량에 병렬로 또한 스위치를 접속하여도 좋다. 이 스위치를 설정 동작에 앞서 온하는 것으로, 용량에 고인 전하를 방전할 수 있다.
상기한 바와 같은 트랜지스터를 사용한 스위치 회로를 갖는 디지털 회로를 사용하여, 집적회로나 반도체 표시장치로 대표되는 여러 가지의 반도체장치(또는 전자기기)를 적합하게 실현할 수 있다. 그와 같은 반도체장치에는 예를 들면, 액정 표시장치, 유기 EL 디스플레이 발광소자를 각 화소에 구비한 자발광형 표시장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이 있고, 본 발명의 디지털 회로는 그들의 구동회로 등에 사용할 수 있다. 유리기판을 사용하여 형성된 반도체장치에 본 발명의 디지털 회로를 적용하는 것으로, IC로부터 입력되는 신호의 진폭을 승압회로에서 제어하지 않아도 되기 때문에, 반도체장치를 소형화하여, 장치 자체의 비용을 억제할 수 있다.
본 발명의 특징, 목적 및 작용 효과는 첨부한 도면을 참조하면서 적절한 실시예에 관해서 설명함으로써 한층 분명해질 것이다.
도 1은 본 발명의 개략 구성을 도시하는 블록도.
도 2는 본 발명에 근거하는 디지털 회로의 1실시예를 도시하는 회로도.
도 3a는 도 2에 도시한 디지털 회로의 설정 동작을, 도 3b는 통상 동작을 도시하고 있는 도면.
도 4는 본 발명에 근거하는 디지털 회로의 다른 실시예를 도시하는 회로도.
도 5는 본 발명을 CMOS 인버터 회로에 적용하여 형성되는, 본 발명에 근거하는 디지털 회로의 다른 실시예를 도시하는 회로도.
도 6a 및 도 6b는 도 5에 도시한 디지털 회로의 설정 동작을 도시하고 있는 도면.
도 7은 도 5에 도시한 스위치(SW2, SW3)를 각각 P형 MOSFET(38), N형 MOSFET(39)에서 구현한 디지털 회로의 회로도.
도 8은 도 5에 도시한 디지털 회로의 변형 실시예를 도시하는 회로도.
도 9는 도 5에 도시한 디지털 회로의 다른 변형 실시예를 도시하는 회로도.
도 10은 도 5에 도시한 디지털 회로의 더욱 다른 변형 실시예를 도시하는 회로도.
도 11a 및 도 11b는 도 10에 도시한 디지털 회로에서의 초기화 동작을 도시하고 있는 도면.
도 12는 도 10에 도시한 스위치를 MOSFET로서 구현한 디지털 회로를 도시하는 회로도.
도 13은 도 5에 도시한 디지털 회로의 더욱 다른 변형 실시예를 도시하는 회로도.
도 14는 본 발명을 적용한 클록 인버터 회로의 1실시예를 도시하는 회로도.
도 15는 도 14에 도시한 클록 인버터 회로의 변형 실시예를 도시하는 회로도.
도 16은 도 14에 도시한 본 발명에 근거하는 클록 인버터 회로의 다른 변형 실시예를 도시하는 회로도.
도 17은 액정 디스플레이 등으로 사용되는 액티브 매트릭스장치의 드라이버회로의 요부를 모식적으로 도시하는 동시에, 드라이버회로의 시프트 레지스터에 있어서의 전형적인 단위회로를 도시하는 도면.
도 18은 도 17에 도시한 시프트 레지스터의 단위회로에서의 좌측의 클록 인버터에 본 발명을 적용한 실시예를 도시하는 회로도.
도 19는 도 18에 도시한 클록 인버터 회로를 포함하는 시프트 레지스터의 초기화, 설정 동작 및 통상 동작에 있어서의 각부의 신호(전위)를 도시하는 타이밍차트.
도 20은 도 18에 도시한 실시예의 변형 실시예를 도시하는 회로도.
도 21은 도 20에 도시한 클록 인버터 회로를 포함하는 시프트 레지스터의 초기화, 설정 동작 및 통상 동작에 있어서의 각부의 신호(전위)를 도시하는 타이밍차트.
도 22는 도 18에 도시한 클록 인버터의 다른 실시예를 도시하는 회로도.
도 23은 도 17에 도시한 제 1 래치회로에서의 전형적인 단위회로를 도시하는 회로도.
도 24는 도 23에 도시한 제 1 래치회로의 클록 인버터에 본 발명을 적용한 실시예를 도시하는 회로도.
도 25는 도 24에 도시한 클록 인버터의 초기화 동작, 설정 동작 및 통상 동 작에 있어서의 각부의 신호(전위)를 도시하는 타이밍차트.
도 26a는 귀선기간을, 도 26b는 드라이버 정지기간을 모식적으로 도시하고 있는 도면.
도 27은 본 발명을 NAND회로를 구성하는 트랜지스터에 적용한 실시예를 도시하는 회로도.
도 28은 본 발명을 NOR회로를 구성하는 트랜지스터에 적용한 실시예를 도시하는 회로도.
도 29는 본 발명에 근거하는 디지털 회로의 더욱 다른 변형 실시예를 도시하는 회로도.
도 30a 및 도 30b는 도 29에 도시한 디지털 회로의 설정 동작을 도시하고 있는 도면.
도 31a 및 도 31b는 도 29에 도시한 디지털 회로의 설정 동작을 도시하고 있는 도면.
도 32a 및 도 32b는 도 29에 도시한 디지털 회로의 통상 동작을 도시하고 있는 도면.
도 33은 본 발명에 근거하는 디지털 회로의 더욱 다른 변형 실시예를 도시하는 회로도.
도 34a 및 도 34b는 도 33에 도시한 디지털 회로의 설정 동작을 도시하고 있는 도면.
도 35는 도 33에 도시한 디지털 회로의 통상 동작을 도시하는 회로도.
도 36a는 종래의 CMOS 인버터 회로의 전형적인 예를 도시하는 회로도이고, 도 36b 및 도 36c는 도 36a에 도시한 CMOS 인버터 회로의 통상의 동작을 도시하고 있는 도면.
도 37a 및 도 37b는 도 36에 도시한 CMOS 인버터 회로의 문제점을 설명하기 위한 도면.
도 38a 및 도 38h는 본 발명이 적용된 전자기기의 도면
이하, 본 발명의 적절한 실시예에 관해서 도면을 참조하여 설명한다.
도 1은 본 발명에 근거하는 디지털 회로의 개략 구성을 도시하는 블록도이다. 도시되어 있는 바와 같이, 본 발명에 근거하는 디지털 회로(1)는 입력 단자(IN)과 출력 단자(OUT)의 사이에 접속되어 입력 단자에 인가되는 입력 신호의 값에 따라서 출력 단자에 다른 신호(예를 들면 하이레벨 전원 전위(VDD) 또는 로우레벨 전원 전위(VSS))를 출력하는, MOSFET 등의 트랜지스터를 갖는 스위치 회로(2)와 입력 단자(IN)과 스위치 회로(2)의 사이에 접속된 보정 회로(3)를 갖는다.
도 2는 본 발명에 근거하는 디지털 회로의 1실시예를 도시하는 회로도이다. 이 디지털 회로(10)는 스위치 회로로서, 1개의 P형 MOSFET(11)와 저항(R1)으로 구성된 인버터 회로(12)를 갖는다. P형 MOSFET(11)은 임계값 전압(VTHP)을 갖고, 그 소스는 하이레벨 전원 전위(VDD)로 접속되고, 드레인은 저항(R1)을 통해서 로우레벨 전원 전위(VSS(예를 들면 그랜드 전위(VGND)))로 접속되어 있다. P형 MOSFET(11)의 제어 단자로서 작용하는 게이트는 하이레벨 입력 전위(VINH)와 로우레벨 입력 전위(VINL)의 사이에서 진폭하는 입력 신호가 인가되는 입력 단자(IN)에 접속되고, 드레인과 저항(R1)과의 사이의 노드(N1)가 출력 단자(OUT)에 접속되어 있다.
P형 MOSFET(11)의 게이트와 입력 단자(IN)의 사이에는 보정 회로(13)가 접속되어 있다. 이 보정 회로(13)는 P형 MOSFET(11)의 게이트와 입력 단자(IN)의 사이에 접속된 용량(C1)과 P형 MOSFET(11)와 같이 P형으로 또한 거의 같은 임계값 전압(VTHP)을 갖는 설정 동작용 P형 MOSFET(14)와 스위치(SW1)를 갖고 있다. P형 MOSFET(14)의 드레인은 용량(C1)과 P형 MOSFET(11)의 게이트와의 사이의 노드(N2)에 접속되고, 소스는 하이레벨 전원 전위(VDD)에 스위치(SW1)를 통해서 접속되어 있다. 스위치(SW1)는 P형 MOSFET(14)의 드레인과 노드(N2)의 사이에 설치하여도 좋고, P형 MOSFET(14)에 직렬로 접속되어 있으면 좋다. 또한, P형 MOSFET(14)는 게이트와 드레인이 접속되어, 이른바 "다이오드 접속"으로 되어 있다. 그것에 의하여, P형 MOSFET(14)의 게이트 소스간 전압(VGS)은 소스?드레인간 전압(VDS)과 같아진다.
이와 같이 구성된 디지털 회로(10)의 동작에 관해서 이하에 설명한다. 또한, 설명을 위해서 이 실시예에서는 입력 단자(IN)에 인가되는 입력 신호의 하이레벨 입력 전위(VINH)는 하이레벨 전원 전위(VDD)로부터 임계값 전압의 절대치를 뺀 값보다 낮고(즉, 종래 회로에서는 입력 신호가 하이레벨 입력 전위(VINH)일 때 P형 MOSFET(11)가 오프되지 않는 값), 로우레벨 입력 전위(VINL)는 그랜드 전위(VGND)와 같은(즉, P형 MOSFET(11)를 온하는 데 충분히 낮은 값) 것으로 하는 한다.
우선, 설정 동작에 있어서, 도 3a에 도시하는 바와 같이, 스위치(SW1)를 온하고, 그 상태에서 입력 단자(IN)에 하이레벨 입력 전위(VINH)를 인가한다. 이것에 의해, P형 MOSFET(14)를 통하여 도면에서 화살 표시로 도시하는 바와 같이 전류가 흘러, 용량(C1)이 충전된다. 충분한 시간이 지나면 용량(C1)의 양단의 전압이 상승하고, 그것에 의하여 P형 MOSFET(14)의 게이트 소스간 전압(VGS)의 절대치가 작아지고, 최종적으로는 P형 MOSFET(14)가 오프되고, 전류가 멈춘다. 이때 용량(C1)의 양단의 전압은 VDD-VINH-｜VTHP｜이 된다.
이와 같이 하여 설정 동작에 있어서 적절하게 용량(C1)을 충전한 후, 통상 동작에서는 도 3b에 도시하는 바와 같이, 스위치(SW1)를 오프하고, 입력 단자(IN)에 하이레벨 입력 전위(VINH)와 로우레벨 입력 전위(VINL)의 사이에서 진폭하는 입력 신호를 인가한다. 이때 스위치(SW1)가 오프로 되어 있기 때문에, 용량(C1)에 축적된 전하는 유지되고, 용량(C1)의 양단의 전압은 일정하게 유지된다. 따라서, 입력 단자(IN)에 하이레벨 입력 전위(VINH)가 인가된 경우, 또한 용량(C1)의 양단의 전압 VDD-VINH-｜VTHP｜이 가해지고, P형 MOSFET(11)의 게이트의 전위는 VDD-｜VTHP｜가 되고, 게이트 소스간 전압(VGS)=-｜VTHP｜이 되기 때문에, P형 MOSFET(11)를 새는 전류없이 확실하게 오프시킬 수 있다. 이것에 의해, 출력 단자(OUT)에는 그랜드 전위(VGND)가 출력된다. 또한, 설정 동작은 P형 MOSFET(14)가 완전히 오프가 될 때까지(즉, P형 MOSFET(14)를 흐르는 전류가 완전히 제로가 될 때까지) 할 필요는 없다. P형 MOSFET(14)에 전류가 약간 흐르고 있어도, 용량(C1)이 통상 동작에 있어서 입력 신호를 적절하게 보정할 수 있는 정도로 충분히 충전되면(즉, P형 MOSFET(14)가 실질적으로 오프되면), 그 시점에서 설정 동작을 종료하여도 실동작상은 문제없다.
한편, 입력 단자(IN)에 로우레벨 입력 전위(VINL)가 인가된 경우, P형 MOSFET(11)의 게이트의 전위는 입력 단자(IN)에 하이레벨 입력 전위(VINH)가 인가되었을 때보다 내려가고, VGS=-｜VTHP｜-(VINH-VINL)가 되고, 따라서, VGS＜-｜VTHP｜가 되어, P형 MOSFET(11)은 온상태가 되고, 출력 단자(OUT)의 전위는 대체로 하이레벨 전원 전위(VDD)가 된다. 또한, 용량(C1)이 P형 MOSFET(11)의 게이트 용량에 대하여 충분히 크지 않은 경우, 입력 전압(VINH, VINL)이 용량(C1)과 게이트 용량에 의하여 분압되어, P형 MOSFET(11)의 게이트에 충분한 전압이 걸리지 않게 되어 버린다. 따라서, 용량(C1)의 크기는 용량(C1)이 접속되는 P형 MOSFET(11) 등의 트랜지스터의 게이트 용량을 고려하고 정하는 것이 바람직하다. 예를 들면, 용량(C1)을 P형 MOSFET(11)의 게이트 용량의 5배 이상의 크기로 하는 것이 바람직하다.
이와 같이, 상기한 실시예에서는 하이레벨 입력 전위(VINH)가 제 1 전원 전위로서의 하이레벨 전원 전위(VDD)보다 낮은 경우에도, 인버터 회로(12)를 구성하는 P형 MOSFET(11)의 게이트와 입력 단자(IN)의 사이에 접속한 용량(C1)을, 설정 동작에 있어서, P형 MOSFET(11)와 거의 같은 임계값 전압을 갖고 또한 다이오드 접속된 설정 동작용 P형 MOSFET(14)를 통하여 적절한 전압에 충전하여 둠으로써, P형 MOSFET(11)를 확실하게 오프시킬 수 있다. 본 발명에 의하면 별도 승압장치를 설치할 필요가 없기 때문에, 비용삭감이나 장치의 소형화에 공헌한다. 또한, 유리기판상에 형성한 디지털 회로에 IC로부터의 신호를 입력하는 경우에 있어서도, 승압회로를 사용하지 않고, 직접 디지털 회로에 신호를 입력할 수 있다. 또한, 상기 실시예에 있어서, 하이레벨 입력 전위(VINH)가 하이레벨 전원 전위(VDD)와 같거나 그것보다 큰 경우는 설정 동작에 있어서 용량(C1)은 충전되지 않는 것만으로, 통상 동작은 정상으로 가능하다.
이러한 디지털 회로(10)를 복수개, 예를 들면 액정 디스플레이나 유기 EL 디스플레이의 구동장치에 사용한 경우, 각 인버터 회로(12)를 구성하는 복수의 P형 MOSFET(11)를 포함하게 되고, 예를 들면 불순물 농도나 채널부분의 결정상태 등이 다른 것 등에 의해 그들의 임계값 전압에 격차가 생기는 경우가 있다. 그렇지만, 본 발명에 의하면, 각 P형 MOSFET(11)에 대응하는 보정 회로(13)에 포함되는 다이오드 접속된 P형 MOSFET(14)의 임계값 전압을 인버터 회로(12)를 구성하는 P형 MOSFET(11)와 대체로 같게 함으로써, 보정 회로(13)에 포함되는 DC 레벨 변환용 용량(C1)을 대응하는 P형 MOSFET(11)의 임계값 전압에 맞는 적절한 전압을 공급하도록 충전할 수 있다. 이와 같이 인버터 회로(12)를 구성하는 P형 MOSFET(11)와 설정 동작용 P형 MOSFET(14)의 임계값 전압을 거의 같은 값으로 하는 것은 실제의 반도체회로에서, 이들 P형 MOSFET(11, 14)를 서로 근접하여 설치하여, 불순물 농도의 차 등이 생기지 않도록 함으로써 실현할 수 있다. 또한, 레이저 조사에 의해 채널부분을 결정화시키는 제조공정을 포함하는 경우, P형 MOSFET(11)와 P형 MOSFET(14)의 채널부분이 같은 펄스의 레이저 빔 스폿에 의해 결정화되면, 임계값 전압을 더욱 가까운 값으로 하는 것이 가능하기 때문에 바람직하다. 또한, 거의 같은 임계값 전압을 용이하게 실현하기 위해서는 P형 MOSFET(11, 14)의 채널 길이(L)나 채널 폭(W) 등의 사이즈를 대체로 같게 하는 것이 바람직하지만, 임계값 전압이 대체로 같으면, P형 MOSFET(11)와 P형 MOSFET(14)의 사이즈를 다른 것으로 하여도 좋다. 예를 들면 레이아웃 면적을 억제하기 위해서, P형 MOSFET(14)의 채널 길이 및/또는 채널 폭(W)을 작게 하는 것이 가능하다. 또는 P형 MOSFET(14)의 채널 폭(W)을 크게 하여, 더욱 단시간에 설정 동작을 할 수 있도록 하여도 좋다.
또한, 상기 실시예에서는 통상 동작에 있어서 다이오드 접속된 P형 MOSFET(14)에 직렬로 접속된 스위치(SW1)가 오프상태가 되기 때문에, 설정 동작에 있어서 보정 회로(13)의 용량(C1)에 축적된 전하는 유지되고, 통상 동작에 있어서 용량(C1)이 디지털 회로(10)의 동작 특성에 악영향을 미칠(즉, 동작 속도를 저하시킬) 우려가 없다. 오히려, 용량(C1)은 P형 MOSFET(11)의 게이트와 드레인 또는 소스와의 사이에 형성되는 기생 용량에 대하여 직렬로 접속되어 토탈의 용량을 저하시키기 때문에, 동작 특성의 향상에 기여할 수 있다. 설정 동작은 용량(C1)에 축적한 전하가 새어, 정상의 동작이 확보되지 않게 되기 전에 행하면 좋고, 따라서, 설정 동작을 빈번하게 할 필요도 없기 때문에 설정 동작에 수반되는 전력소비도 약간이면 된다. 본 디지털 회로(10)의 입력측에 접속되는 회로에서는 동작 전압(전원 전압이나 신호 전압)을 낮게 할 수 있기 때문에, 그 점으로부터도 전력소비 억제에 기여한다.
도 4는 스위치 회로로서 P형 MOSFET를 1개 사용한 레벨 시프트회로를 포함하는, 본 발명에 근거하는 디지털 회로의 다른 실시예를 도시하는 회로도이다. 본 도면에 있어서, 도 2와 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 도 4의 디지털 회로(20)는 도 2에 도시한 디지털 회로(10)와 거의 같은 구성을 갖지만, P형 MOSFET(11)의 드레인이 로우레벨 전원 전위(VSS)로서의 그랜드 전위(VGND)로 접속되고, 소스가 저항(R1)을 통해서 하이레벨 전원 전위(VDD)로 접속되며, 출력 단자(OUT)이 P형 MOSFET(11)의 소스와 저항(R1)의 사이의 노드(N3)에 접속되고, 그것에 의하여 스위치 회로로서 레벨 시프트회로(21)를 형성하고 있는 점이 다르다. 설명은 생략하지만, 이 실시예에서도, 상기 실시예와 같은 설정 동작을 하여 용량(C1)을 적절하게 충전하여 두는 것으로, 통상 동작에 있어서 P형 MOSFET(11)를 오동작없이 확실하게 온/오프시키는 것이 가능하다. 이 예에서는 입력 단자(IN)에 하이레벨 입력 전위(VINH)가 인가되면 P형 MOSFET(11)가 오프되어 출력 단자(OUT)에는 하이레벨 전원 전위(VDD)가 출력되고, 로우레벨 입력 전위(VINL)가 인가되면 P형 MOSFET(11)가 온되어 출력 단자(OUT)에는 로우레벨 전원 전위(VSS)가 출력된다. 이와 같이 트랜지스터의 온/오프상태에 따라서 출력 단자(OUT)에 다른 신호가 공급되도록 하는 여러 가지의 형태의 스위치 회로를 고려할 수 있지만, 스위치 회로에 포함되는 트랜지스터의 온/오프를 확실하게 하기 위해서 그들에 본 발명을 적용하는 것이 가능하다는 것을 이해하였으면 한다.
도 5는 본 발명에 근거하는 디지털 회로의 더욱 다른 실시예로서, 본 발명을 CMOS 인버터 회로에 적용한 예를 도시하는 회로도이다. 이 디지털 회로(30)는 스위치 회로로서 CMOS 인버터 회로(31)를 갖고 있다. CMOS 인버터 회로(31)는 종래와 같이, 전원 전위로서의 하이레벨 전원 전위(VDD)와 로우레벨 전원 전위(VSS)의 사이에 직렬로 접속된, 임계값 전압(VTHP)을 갖는 P형 MOSFET(32)와 임계값 전압(VTHN)을 갖는 N형 MOSFET(33)를 갖는다. P형 MOSFET(32)의 소스는 하이레벨 전원 전위(VDD)로 접속되고, N형 MOSFET(33)의 소스는 로우레벨 전원 전위(VSS; 이 예에서는 그랜드 전위(VGND))로 접속되어 있다. 양 MOSFET(32, 33)의 드레인은 서로 접속되고, 그 접속점(N4; 노드)은 출력 단자(OUT)에 접속되어 있다. 또한, 이들 MOSFET(32, 33)의 게이트는 모두, 하이레벨 입력 전위(VINH)와 로우레벨 입력 전위(VINL)의 사이에서 진폭하는 입력 신호가 인가되는 입력 단자(IN)에 접속되어 있다.
본 발명에 근거하여, 보정 회로(34)가 P형 MOSFET(32)의 게이트와 입력 단자(IN)과의 사이에 접속되어 있다. 이 보정 회로(34)는 도 2에 도시한 실시예의 보정 회로(13)와 같이, P형 MOSFET(32)의 게이트와 입력 단자(IN)의 사이에 접속된 용량(C2)과 P형 MOSFET(32)와 같은 도전형으로 또한 거의 같은 임계값 전압(VTHP)을 갖는 설정 동작용 P형 MOSFET(35)와 스위치(SW2)를 갖고 있다. P형 MOSFET(35)의 드레인은 용량(C2)과 P형 MOSFET(32)의 게이트와의 사이의 노드(N5)에 접속되고, 소스는 하이레벨 전원전위(VDD)에 스위치(SW2)를 통해서 접속되어 있다.
또한, 보정 회로(36)가 N형 MOSFET(33)의 게이트와 입력 단자(IN)의 사이에 접속되어 있다. 보정 회로(36)는 N형 MOSFET(33)의 게이트와 입력 단자(IN)의 사이에 접속된 용량(C3)과 N형 MOSFET(33)와 같은 도전형이며 또한 거의 같은 임계값 전압(VTHN)을 갖는 설정 동작용 N형 MOSFET(37)와 스위치(SW3)를 갖고 있다. N형 MOSFET(37)의 드레인은 용량(C3)과 N형 MOSFET(33)의 게이트와의 사이의 노드(N6)에 접속되고, 소스는 로우레벨 전원 전위(VSS)에 스위치(SW3)를 통해서 접속되어 있다. 또한 MOSFET(37)는 게이트와 드레인이 접속되고, 다이오드 접속되어 있다. 또한, 스위치(SW3)는 N형 MOSFET(37)와 노드(N6)의 사이에 설치되어 있어도 좋다.
이와 같이 구성된 디지털 회로(30)의 동작에 관해서 도 6을 참조하면서 이하에 설명한다. 또한, 설명을 위해서, 입력 단자(IN)에 인가되는 입력 신호의 하이레벨 입력 전위(VINH)는 VDD로부터 P형 MOSFET(32)의 임계값 전압의 절대치｜VTHP｜를 뺀 값보다 낮고, 로우레벨 입력 전위(VINL)는 로우레벨 전원 전위(VSS; VGND)에 N형 MOSFET(33)의 임계값 전압의 절대치｜VTHL｜를 가한 값보다 높은 것으로 한다.
도 6a에 도시하는 바와 같이, 스위치(SW2)를 온하고, 스위치(SW3)를 오프로 한 상태에서, 입력 단자(IN)에 하이레벨 입력 전위(VINH)를 가하면, 다이오드 접속된 P형 MOSFET(35)을 통하여 화살 표시로 도시하는 방향으로 전류가 흐르고, P형 MOSFET(32)의 게이트에 접속된 용량(C2)이 충전되어, 용량(C2)의 양단의 전압이 VDD-VINH-｜VTHP｜가 된 부분에서 P형 MOSFET(35)가 오프되고 전류가 멈춘다(P채널 설정 동작). 계속해서, 도 6b에 도시하는 바와 같이, 스위치(SW2)를 오프하고, 스위치(SW3)를 온한 상태에서, 입력 단자(IN)에 로우레벨 입력 전위(VINL)를 가하면, 다이오드 접속된 N형 MOSFET(37)을 통하여 화살 표시로 도시하는 방향으로 전류가 흘러 N형 MOSFET(33)의 게이트에 접속된 용량(C3)이 충전되어, 용량(C3)의 양단의 전압이 VSS-VINL+｜VTHN｜가 된 부분에서 N형 MOSFET(37)가 오프되고 전류가 멈춘다(N채널 설정 동작).
이렇게 해서 설정 동작에 있어서 적절하게 용량(C2, C3)을 충전한 후, 통상 동작에서는 스위치(SW2, SW3)를 모두 오프하고, 입력 단자(IN)에 하이레벨 입력 전위(VINH)와 로우레벨 입력 전위(VINL)의 사이에서 진폭하는 펄스 입력 신호를 인가한다. 이때 스위치(SW2, SW3)가 오프로 되어 있기 때문에, 용량(C2, C3)에 축적된 전하는 유지되어, 용량(C2, C3)의 양단의 전압은 일정하게 유지된다. 입력 단자(IN)에 하이레벨 입력 전위(VINH)가 인가된 경우, P형 MOSFET(32)의 게이트 전위는 VDD-｜VTHP｜이 되고, 게이트 소스간 전압(VGS)=-｜VTHP｜이 되어, P형 MOSFET(32)을 오프시킬 수 있다. 이 때 N형 MOSFET(33)는 온상태가 되기 때문에, 출력 단자(OUT)에는 로우레벨 전원 전위(VSS; 그랜드 전위(VGND))가 출력된다. 한편, 입력 단자(IN)에 로우레벨 입력 전위(VINL)가 인가된 경우, N형 MOSFET(33)의 게이트 전위는 VSS+｜VTHN｜가 되어, 게이트 소스간 전압(VGS)=｜VTHN｜가 되어, N형 MOSFET(33)를 오프시킬 수 있다. 이 때 P형 MOSFET(32)는 온상태가 되기 때문에, 출력 단자(OUT)에는 하이레벨 전원 전위(VDD)가 출력된다. 또한, 설정 동작은 P형 MOSFET(35), N형 MOSFET(37)가 완전히 오프가 될 때까지 행하지 않아도, 이들 MOSFET(35, 37)을 통하여 흐르는 전류가 충분히 작아진 시점에서(즉, MOSFET(35, 37)가 실질적으로 오프된 시점에서) 종료하여도 좋다. 또한 상기 실시예에서는 P형 MOSFET(35)의 설정 동작 후에 N형 MOSFET(37)의 설정 동작을 하였지만, 이 순서에 한정되지 않고, N형 MOSFET(37)의 설정 동작을 먼저 행하여도 좋은 것은 물론이다.
이와 같이, CMOS 인버터 회로(31)를 구성하는 한 쌍의 P형 MOSFET(32)와 N형 MOSFET(33)에 본 발명을 적용한 경우, 하이레벨 입력 전위(VINH)가 하이레벨 전원 전위(VDD)보다 낮고, 로우 레벨 입력 전위(VINL)가 로우레벨 전원 전위(VSS)보다 높은 경우에도, P형 MOSFET(32) 및 N형 MOSFET(33)의 게이트와 입력 단자(IN)의 사이에 접속한 용량(C2, C3)을 설정 동작에 있어서 MOSFET(32, 33)의 임계값 전압 및 입력 전위(VINH, VINL)와 전원 전위(VDD, VSS)의 차에 맞는 적절한 전압에 충전하여, P형 및 N형 MOSFET(32, 33)를 확실하게 온/오프시키고, 정확한 회로 동작을 실현할 수 있다.
도 7은 도 5에 도시한 스위치(SW2, SW3)를 각각 P형 MOSFET(38), N형 MOSFET(39)에서 구현한 디지털 회로(30)의 회로도이다. 또한, 본 도면에 있어서 도 5와 같은 부분에는 같은 부호를 붙였다. P형 MOSFET(38)의 게이트 및 N형 MOSFET(39)의 게이트는 각각 P채널 제어 신호 라인(40), N채널 제어 신호 라인(41)에 접속되어 있다. P채널 설정 동작에서는 이들 제어 신호 라인(40, 41)의 전위를 예를 들면 로우레벨 전원 전위(VSS)와 같게 하여 P형 MOSFET(38) 및 N형 MOSFET(39)의 게이트에 로우레벨 전원 전위(VSS)를 가하는 것으로, P형 MOSFET(38)을 온상태로 하는 동시에 N형 MOSFET(39)을 오프상태로 하고, 또한 입력 단자(IN)에 하이레벨 입력 전위(VINH)를 가한다. N채널 설정 동작에서는 제어 신호 라인(40, 41)의 전위를 예를 들면 하이레벨 전원 전위(VDD)와 같게 하여 P형 MOSFET(38) 및 N형 MOSFET(39)의 게이트에 하이레벨 전원 전위를 가하여, P형 MOSFET(38)을 오프상태로 하는 동시에 N형 MOSFET(39)을 온상태로 하여, 입력 단자(IN)에 로우레벨 입력 전위(VINL)를 가한다. 이들의 설정 동작에 의해, 도 6a, 도 6b를 참조하여 설명한 바와 같이, 용량(C2, C3)으로의 전하의 축적이 적절하게 이루어진다. 통상 동작에서는 P채널 제어 신호 라인(40)의 전위는 하이레벨 전원 전위(VDD)와 같고, N채널 제어 신호 라인(41)의 전위는 로우레벨 전원 전위(VSS)와 같게 하여, P형 MOSFET(38), 및 N형 MOSFET(39)의 양쪽을 오프상태로 한다.
또한, 용량(C2, C3)은 도 7 중에 확대도로서 도시하는 바와 같이, 1 또는 복수의 MOSFET의 게이트와 소스 및/또는 드레인의 사이에 형성되는 용량을 사용하여 형성할 수 있다. 또한, 용량으로서 사용하는 MOSFET를 접속할 때는 충전되었을 때 그 MOSFET가 온되는(즉 채널이 형성되는) 방향에 접속하면 좋다. 예를 들면 도 7의 용량(C2)을 1개의 P형 MOSFET에서 접속할 때에는 게이트측 단자를 입력 단자(IN)에, 소스/드레인측 단자를 P형 MOSFET(32)의 게이트에 접속하면 좋다. 또한, 용량으로서 사용하는 MOSFET의 도전형은 N형이나 P형이나 어느 것이나 좋지만, 임계값 전압은 0에 가까운 것이 바람직하다.
상기한 디지털 회로(30)에서는 설정 동작 전에 있어서는 용량(C2, C3)에는 전하가 축적되어 있지 않은 것으로 하여 설명을 하였지만, 예를 들면 노이즈 등에 의해 용량(C2, C3)에 전하가 축적되는 경우가 있다. 그와 같은 전하에 의해, 설정 동작에 앞서 예를 들면 용량(C2, C3)에 도 6b에 도시하는 극성으로 과대하게 충전되어 있던 경우, 설정 동작으로 스위치(SW2, SW3)를 온하여도 다이오드 접속된 MOSFET(35, 37)가 온되지 않고, 용량(C2, C3)에 축적된 전하(따라서, 용량(C2, C3)의 양단의 전압)가 그대로 유지되고, 용량(C2, C3)의 양단의 전압(또는 MOSFET(32, 33)의 게이트의 전위)을 적절한 값으로 수속시킬 수 없는 경우가 있다. 그래서, 그와 같은 원하지 않는 전하가 용량(C2, C3)에 축적되어 있는 경우에도, 용량(C2, C3)의 양단의 전압을 적절한 값으로 설정하기 위한 대책을 실시하는 것이 바람직하다.
도 8은 도 5에 도시한 디지털 회로(30)의 변형 실시예를 도시하는 회로도이고, 본 도면에 있어서 도 5와 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 이 디지털 회로(30a)에서는, 다이오드 접속된 P형 MOSFET(35)과 병렬로 또한 그 순방향이 P형 MOSFET(35)의 순방향과 역방향이 되도록, 다이오드 접속된 다른 P형 MOSFET(42)이 접속되어 있다. 마찬가지로, 다이오드 접속된 N형 MOSFET(37)와 병렬로 또한 역방향에 다이오드 접속된 별도의 N형 MOSFET(43)이 접속되어 있다. 이것에 의해, 예를 들면 설정 동작 전에 노이즈 등의 영향에 의해, 다이오드 접속된 P형 및 N형 MOSFET(35, 37)을 역바이어스할 수 있는 전하가 용량(C2, C3)에 축적되어 있던 경우에, 설정 동작에 있어서 스위치(SW2, SW3)를 온하였을 때 도 8에 있어서 화살 표시로 도시하는 바와 같이 전류가 흐르는 것을 가능하게 하여, 용량(C2, C3)의 양단의 전압을 대체로 적절한 값으로 수속시킬 수 있다. 다이오드 접속된 MOSFET(42, 43)의 임계값 전압이 각각 MOSFET(32, 33)의 임계값 전압(VTHP, VTHN)과 같은 경우, P형 MOSFET(32)의 게이트의 전위(즉 노드(N5)의 전위)는 VDD+｜VTHP｜에, N형 MOSFET(33)의 게이트의 전위(즉 노드(N6)의 전위)는 VSS-｜VTHN｜에 수속한다. 다이오드 접속된 MOSFET(42, 43) 대신에 다이오드 등의 다른 정류 소자를 사용하는 것도 가능하다. 또한, P형 MOSFET(35)과 병렬로 접속되는 다이오드 접속된 MOSFET(42)는 N형이어도 좋다. 또한, N형 MOSFET(37)와 병렬로 접속되는 다이오드 접속된 MOSFET(43)는 P형이어도 좋다.
도 9는 도 5에 도시한 디지털 회로(30)의 다른 변형 실시예를 도시하는 회로도이고, 본 도면에 있어서 도 5와 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 이 디지털 회로(30b)에서는 용량(C2, C3)에 병렬로 스위치(SW4, SW5)가 각각 설치되어 있다. 이것에 의해, 예를 들면 노이즈 등의 영향에 의해서, 원하지 않는 전하가 용량(C2, C3)에 축적되어 있어도, 설정 동작 전에 스위치(SW4, SW5)를 온하여 용량(C2, C3)을 방전할 수 있다. 따라서, 설정 동작에 있어서 스위치(SW2, SW3)를 온하였을 때 다이오드 접속된 MOSFET(35, 37)가 확실하게 온되고, 용량(C2, C3)이 적절하게 충전된다.
도 10은 도 5에 도시한 디지털 회로(30)의 더욱 다른 변형 실시예를 도시하는 회로도이고, 본 도면에 있어서 도 5와 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 이 디지털 회로(30c)에서는 P형 MOSFET(32)의 게이트와 용량(C2)과의 사이의 노드(N5)가 스위치(SW6)를 통해서 로우레벨 전원 전위(VSS)로 접속되고, N형 MOSFET(33)의 게이트와 용량(C3)의 사이의 노드(N6)가 스위치(SW7)를 통해서 하이레벨 전원 전위(VDD)로 접속되어 있다.
도 11a에 도시하는 바와 같이, P형 MOSFET(32)의 게이트에 접속된 용량(C2)의 설정 동작(P채널 설정 동작) 전의 초기화 동작에 있어서, 스위치(SW6)를 온하면, 예를 들면 노이즈 등에 의해 용량(C2)에 불필요한 전하가 고여 P형 MOSFET(32)의 게이트와 용량(C2)의 사이의 노드(N5)의 전위가 원하지 않게 높아졌다고 해도, 노드(N5)의 전위를 대체로 로우레벨 전원 전위(VSS)까지 내릴 수 있다. 이때 입력 단자(IN)의 전위는 하이레벨 입력 전위로 하는 것이 바람직하지만, 로우레벨 입력 전위이어도 좋다. 또한, 스위치(SW2)는 온상태이어도 오프상태이어도 좋지만, 온상태인 경우, 도면에 점선의 화살 표시로 도시하는 바와 같이 전류가 흘러, 노드(N5)의 전위를 충분히 낮은 전위로 내리기 어렵게 되기 때문에, 오프상태로 하는 것이 더욱 바람직하다.
마찬가지로, 도 11b에 도시하는 바와 같이, N형 MOSFET(33)의 게이트에 접속된 용량(C3)의 설정 동작(N채널 설정 동작) 전의 초기화 동작에 있어서 스위치(SW7)를 온하면, 예를 들면 노이즈 등에 의해 용량(C3)에 불필요한 전하가 고여 N형 MOSFET(33)의 게이트와 용량(C3)의 사이의 노드(N6)의 전위가 원하지 않게 낮아졌다고 해도, 노드(N6)의 전위를 대체로 하이레벨 전원 전위(VDD)까지 올릴 수 있다. 이때 입력 단자(IN)의 전위는 로우레벨 입력 전위로 하는 것이 바람직하지만, 하이레벨 입력 전위이어도 좋다. 또한, 스위치(SW3)는 온상태이어도 오프상태이어도 좋지만, 온상태인 경우, 도면에 점선의 화살 표시로 도시하는 바와 같이 전류가 흘러, 노드(N6)의 전위를 충분히 높은 전위로 올리기 어렵게 되기 때문에, 오프상태로 하는 것이 더욱 바람직하다.
설정 동작에서는 스위치(SW6, SW7)를 오프하고, 도 6a 및 도 6b를 참조하여 설명한 바와 같이, 스위치(SW2 또는 SW3)를 온한다. 상기한 바와 같은 초기화 동작에 의해서 설정 동작에 앞서 노드(N5, N6)의 전위를 적절한 값으로 하여 둠으로써, 설정 동작에 있어서 스위치(SW2, SW3)를 온하였을 때, 다이오드 접속된 MOSFET(35, 37)를 순방향으로 바이어스하여 확실하게 온시키고, 이들 MOSFET(35, 37)을 통하여 전류를 흘려, 용량(C2, C3)을 적절하게 충전할 수 있다. 또한, 도 10 및 11의 실시예에서는 초기화 동작에 있어서 노드(N5)를 로우레벨 전원 전위(VSS)에, 노드(N6)를 하이레벨 전원 전위(VDD)로 접속하였지만, 초기화 동작 후의 설정 동작에 있어서 다이오드 접속된 MOSFET(35, 37)가 순방향 바이어스되어 온되는 한, 전원 전위 이외의 별도의 전위에 접속하여도 좋다. 단, 전원 전위를 사용하면, 그와 같은 전위를 용이하게 확보할 수 있기 때문에 바람직하다. 또한, 상기 실시예에서는 P채널 초기화 동작과 N채널 초기화 동작을 따로따로 행하고 있지만, 스위치(SW6, SW7)를 동시에 온하는 것으로 한번에 하는 것도 가능하다.
도 12는 도 10에 도시한 스위치(SW2, SW3, SW6, SW7)를 MOSFET(44, 45, 46, 47)로서 구현한 디지털 회로(30c)를 도시하는 회로도이다. MOSFET(44)는 P형 MOSFET이고, 그 게이트는 P채널 제어 신호 라인(48)에 접속되어 있다. MOSFET(45)는 N형 MOSFET이고, 그 게이트는 N채널 제어 신호 라인(49)에 접속되어 있다. MOSFET(46)는 N형 MOSFET이고, 그 게이트는 P채널 초기화 신호 라인(50)에 접속되어 있다. 그리고, MOSFET(47)는 P형 MOSFET이고, 그 게이트는 N채널 초기화 신호 라인(51)에 접속되어 있다. 제어 신호 라인(48, 49) 및 초기화 신호 라인(50, 51)의 전위를 적절하게 제어하는 것으로, MOSFET(44 내지 47)를 적절하게 온오프하여, 상기한 바와 같은 초기화, 설정, 통상 동작을 시키는 것이 가능하다. 이와 같이, 각 스위치를 적절한 반도체소자에서 실현할 수 있다.
도 13은 도 5에 도시한 디지털 회로(30)의 더욱 다른 변형 실시예를 도시하는 회로도이다. 본 도면에 있어서 도 5에 도시한 것과 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 이 디지털 회로(30d)에서는 용량(C2)의 P형 MOSFET(32)의 게이트에 접속된 것과는 반대측의 단자가 스위치(SW8)를 통해서 입력 단자(IN)에 접속되는 동시에, 스위치(SW9)를 통해서 통상 동작에 있어서 입력 단자(IN)에 가해지는 입력 신호의 하이레벨 입력 전위(VINH)와 거의 같은 전위(VH)로 접속되어 있다. 마찬가지로, 용량(C3)의 N형 MOSFET(33)의 게이트에 접속된 것과 반대측의 단자가 스위치(SW10)를 통해서 입력 단자(IN)에 접속되는 동시에, 스위치(SW11)를 통해서 통상 동작에 있어서 입력 단자(IN)에 가해지는 입력 신호의 로우레벨 입력 전위(VINL)와 거의 같은 전위(VL)로 접속되어 있다.
이 실시예에서는 스위치(SW2, SW3, SW9, SW11)를 온, 스위치(SW8, SW10)를 오프로 함으로써, 용량(C2, C3)의 설정 동작을 동시에, 또한, 입력 단자(IN)의 전위에 의존하지 않고 할 수 있다. 통상 동작에서는 스위치(SW2, SW3, SW9, SW11)를 오프, 스위치(SW8, SW1O)를 온으로 하여, 입력 단자(IN)에 하이레벨/로우레벨 입력 전위(VINH, VINL)의 사이에서 진폭하는 입력 신호가 인가된다.
그런데, CMOS 인버터에 있어서, 인버터를 구성하는 P형 및 N형 MOSFET에 직렬로 MOSFET를 접속하고, 이들 MOSFET를 클록 신호(또는 그것과 역위상의 클록바 신호 등의 동기 신호)에 의해 온/오프하는 것으로, 인버터의 출력을 클록 신호 등의 동기 신호에 동기시키는 것이 알려져 있다. 그와 같은 인버터를, 클록 인버터라고 한다. 본 발명은 클록 인버터에 있어서, CM0S 인버터를 구성하는 P형 및 N형 MOSFET에 직렬로 접속된 클록 신호 동기용 MOSFET에도 적용하는 것이 가능하고, 그와 같은 실시예를 도 14에 도시한다.
도 14에 도시한 클록 인버터 회로(60; 디지털 회로)는 CMOS 인버터를 구성하는 P형 및 N형 MOSFET(61, 62)를 갖고 있고, 이들 MOSFET(61, 62)의 게이트는 입력 단자(IN)에 접속되고, 공통의 드레인에 출력 단자(OUT)이 접속되어 있다. 또한, P형 MOSFET(61)의 소스는 클록 동기용 P형 MOSFET(63)를 통해서 하이레벨 전원 전위(VDD)로 접속되고, N형 MOSFET(62)의 소스는 클록 동기용 N형 MOSFET(64)를 통해서 로우레벨 전원 전위(VSS; 이 예에서는 그랜드 전위(VGND)로 접속되어 있다. P형 MOSFET(63)의 게이트는 클록바 신호를 공급하는 클록바 신호 라인(65)에, N형 MOSFET(64)의 게이트는 클록 신호를 공급하는 클록 신호 라인(66)에 접속되어 있다. 클록신호 및 클록바 신호는 하이레벨 전원 전위(VDD)보다 낮은 하이레벨 전위(VCH)와 로우레벨 전원 전위(VSS)보다 높은 로우레벨 전위(VCL)의 사이에서 진폭하는 것으로 한다. 또한, 본 실시예에서는 입력 단자(IN)에 인가되는 입력 신호는 하이레벨 전원 전위(VDD)와 로우레벨 전원 전위(VSS)의 사이에서 진폭하는 것으로 하지만, 입력 신호의 진폭이 작은 경우, 상기한 실시예와 같이, 인버터를 구성하는 MOSFET(61, 62)에 대하여 보정 회로를 설치하는 것이 가능하다. 또한, P형 MOSFET(61)는 P형 MOSFET(63)와 전원 전위(VDD)의 사이에 접속되어 있어도 좋고, N형 MOSFET(62)은 N형 MOSFET(64)와 전원 전위(VSS)의 사이에 접속되어 있어도 좋다.
P형 MOSFET(63)의 게이트와 클록바 신호 라인(65)의 사이에는 본 발명에 근거하여, 보정 회로(67)가 접속되어 있다. 이 보정 회로(67)는 P형 MOSFET(63)의 게이트와 클록바 신호 라인(65)의 사이에 접속된 용량(C4)과 P형 MOSFET(63)와 거의 같은 임계값 전압을 갖는 다이오드 접속된 P형 MOSFET(68)와 스위치(SW12)를 갖고 있고, P형 MOSFET(68)의 드레인은 용량(C4)과 P형 MOSFET(63)의 게이트와의 사이의 노드(N7)에 접속되고, 소스는 하이레벨 전원 전위(VDD)에 스위치(SW12)를 통해서 접속되어 있다.
마찬가지로, N형 MOSFET(64)의 게이트와 클록 신호 라인(66)의 사이에는 보정 회로(69)가 접속되어 있다. 이 보정 회로(69)는 N형 MOSFET(64)의 게이트와 클록 신호 라인(66)의 사이에 접속된 용량(C5)과, N형 MOSFET(64)와 거의 같은 임계값 전압을 갖는 다이오드 접속된 N형 MOSFET(70)와 스위치SW(13)를 갖고 있고, N형 MOSFET(70)의 드레인은 용량(C5)과 N형 MOSFET(64)의 게이트와의 사이의 노드(N8)에 접속되고, 소스는 로우레벨 전원 전위(VSS)에 스위치(SW13)를 통해서 접속되어 있다.
또한, 이 실시예에 있어서, 클록 신호, 클록바 신호는 대상으로 되어 있는 MOSFET(63, 64)로부터 본 경우, 본 발명에 있어서의 입력 신호라고 할 수 있다. 또한, P형 MOSFET(63)와 보정 회로(67)에 의하여 또는 N형 MOSFET(64)와 보정 회로(69)에 의하여 본 발명의 디지털 회로가 형성되어 있다고 할 수 있고, 그 경우, P형 MOSFET(63) 및 N형 MOSFET(64)의 드레인을 출력 단자가라고 간주할 수 있다.
설정 동작에 있어서는 우선 스위치(SW12) 및 스위치SW(13)를 모두 온한 상태에서, 클록바 신호로서 하이레벨 전위(VCH)를 인가한다(이때 클록 신호는 로우레벨 전위(VCL)가 된다). 하이레벨 전위(VCH)는 하이레벨 전원 전위(VDD)보다 낮기 때문에, 다이오드 접속된 P형 MOSFET(68)가 순방향 바이어스되어 온상태가 되어, 전류가 흘러 용량(C4)이 충전된다. 전류는 용량(C4)의 양단의 전압이 P형 MOSFET(68)를 오프시키는 데 충분한 크기가 될 때까지 흐른다. 또한 이 때, 클록 신호로서 로우레벨 전원 전위(VSS)보다 높은 로우레벨 전위(VCL)를 인가하고 있기 때문에, 다이오드 접속된 N형 MOSFET(70)가 순방향 바이어스되어 온되고, 전류가 흘러 용량(C5)이 충전된다. 용량(C5)의 양단의 전압이 충분한 크기가 되면, N형 MOSFET(70)는 오프되고, 전류는 정지한다. 이와 같이, 이 실시예에서는 2개의 보정 회로(67, 69) 내의 용량(C4, C5)의 설정 동작을 동시에 할 수 있다.
통상 동작에서는 스위치(SW12, SW13)를 양쪽 모두 오프하고, 클록 신호, 클록바 신호 및 입력 신호를 인가한다. 이 경우도, 용량(C4, C5)이 P형 MOSFET(63), N형 MOSFET(64)의 임계값 전압에 맞는 적절한 전압에 충전되어 클록 신호, 클록바 신호가 적절하게 바이어스되어 P형 MOSFET(63) 및 N형 MOSFET(64)의 게이트에 가해지기 때문에, P형 MOSFET(63) 및 N형 MOSFET(64)를 확실하게 온?오프하고, 출력 신호의 클록 신호에 대한 동기를 할 수 있다.
도 15는 도 14에 도시한 클록 인버터 회로(60)의 변형 실시예를 도시하는 회로도이다. 본 도면에 있어서 도 14와 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 도 15의 클록 인버터 회로(60a)는 도 10의 실시예와 같이, 용량(C4, C5)과 대응하는 MOSFET(63, 64)의 게이트와의 사이의 노드(N7, N8)를 로우레벨 전원 전위(VSS) 및 하이레벨 전원 전위(VDD)에 선택적으로 접속하기 위한 스위치(SW14, SW15)를 갖고 있다. 이것에 의해, 설정 동작에 앞서 스위치(SW14, SW15)를 온하는 것으로 보정용 용량(C4, C5)을 초기화할 수 있고, 노이즈 등에 의해서 용량(C4, C5)에 원하지 않는 전하가 축적되어 있었다고 해도, 그것에 의해 MOSFET(68, 70)가 악영향을 받지 않는다.
도 16은 도 14에 도시한 본 발명에 근거하는 클록 인버터 회로(60)의 다른 변형 실시예를 도시하는 회로도이다. 본 도면에 있어서 도 14와 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 도 16의 클록 인버터 회로(60b)에서는 도 13의 실시예와 같이, 용량(C4)의 P형 MOSFET(63)의 게이트에 접속된 것과 반대측의 단자가 스위치(SW16)를 통해서 클록바 신호 라인(65)에 접속되는 동시에, 스위치(SW17)를 통해서 클록바 신호의 하이레벨 전위(VCH)와 거의 같은 전위(V′H)로 접속되어 있다. 마찬가지로, 용량(C5)의 N형 MOSFET(64)의 게이트에 접속된 것과 반대측의 단자가 스위치(SW18)를 통해서 클록 신호 라인(66)에 접속되는 동시에, 스위치(SW19)를 통해서 클록 신호의 로우레벨 전위(VCL)와 거의 같은 전위(V′L)로 접속되어 있다.
이 실시예에서는 스위치(SW12, SW13, SW17, SW19)를 온하고, 스위치(SW16, SW18)를 오프된 상태로 함으로써, 용량(C4, C5)의 설정 동작을 동시에, 또한, 클록 신호나 클록바 신호의 전위에 의존하지 않고 할 수 있다. 통상 동작에서는 스위치(SW12, SW13, SW17, SW19)를 오프하고, 스위치(SW16, SW18)를 온한 상태에서, 클록 신호 및 클록바 신호가 용량(C4, C5)을 통하여 P형 MOSFET(63), N형 MOSFET(64)의 게이트에 가해지는 동시에, 입력 단자(IN)에 하이레벨 입력 전위(VINH)와 로우레벨 입력 전위(VINL)의 사이에서 진폭하는 입력 신호가 인가된다.
도 17은 예를 들면 액정 디스플레이나 유기 EL 디스플레이 등에서 사용되는 액티브 매트릭스장치의 드라이버회로의 요부(要部)를 모식적으로 도시하는 동시에, 드라이버회로의 시프트 레지스터에 있어서의 전형적인 단위회로를 도시하고 있다. 드라이버회로(80)는 클록 신호와 클록바 신호에 동기하여 선택 신호를 순차 출력하기 위한 시프트 레지스터(81)와 시프트 레지스터(81)로부터의 선택 신호에 근거하여 비디오 신호를 래치하는 제 1 래치회로(82)와 제 1 래치회로(82)로부터 전송된 데이터를 래치하는 제 2 래치회로(83)를 갖는다. 시프트 레지스터(81)는 복수의 단위회로(84)를 갖고, 각 단위회로(84)는 2개의 클록 인버터(85, 86)와 1개의 인버터(87)를 갖고, 예를 들면 클록 신호가 하이레벨 전위(VCH)가 되었을 때 입력 신호를 받아들이고(이때 출력 신호가 변화할 수 있다), 클록 신호가 로우레벨이 되었을 때에는 출력 신호를 유지하도록 동작한다. 1개의 단위회로(84)와 인접하는 단위회로(84)에서는 클록 신호와 클록바 신호가 반대로 되어 있기 때문에, 어떤 단위회로(84)에서 입력 신호를 넣고 있을 때에는 인접하는 단위회로(84)는 출력 신호를 유지하고, 어떤 단위회로(84)에서 출력 신호를 유지하고 있을 때는 인접하는 단위회로(84)에서 입력 신호의 넣기가 이루어진다. 이러한 시프트 레지스터(81)의 구성 및 동작에 관해서는 본 분야에서는 잘 알려져 있다. 시프트 레지스터(81)의 클록 인버터(85, 86)에 인가되는 클록 신호(또는 클록바 신호)의 진폭은 전원 전압(하이레벨 전원 전위(VDD)-로우레벨 전원 전위(VSS))에 비교하여 작다고 한다. 그 경우, 이들 클록 인버터(85, 86)를 오동작없이 확실하게 오프시키기 위한 대책을 강구하는 것이 바람직하다. 본 발명을 이들 클록 인버터(85, 86)에 적용함으로써, 그와 같을 목적을 동작 속도를 저하시키지 않고 적합하게 달성할 수 있다.
도 18은 도 17에 도시한 시프트 레지스터(81)의 단위회로(84)에 있어서의 좌측의 클록 인버터(85)에 본 발명을 적용한 실시예를 도시하는 회로도이다. 본 도면에 있어서 다른 클록 인버터(86) 및 인버터(87)는 도시를 생략하였다.
도 18의 좌측의 클록 인버터(85a; 도 17에 있어서의 좌측의 단위회로(84) 내 의 클록 인버터(85)에 대응한다)는 CMOS 인버터를 구성하도록 드레인끼리가 접속되어 직렬 접속된 P형 MOSFET(91) 및 N형 MOSFET(92)를 갖고, P형 MOSFET(91)는 클록 동기용 P형 MOSFET(93)를 통해서 하이레벨 전원 전위(VDD)로 접속되고, N형 MOSFET(92)는 클록 동기용 N형 MOSFET(94)를 통해서 로우레벨 전원 전위(VSS; 예를 들면 VGND)에 접속되어 있다.
P형 MOSFET(93)의 게이트는 보정 회로(97)를 통해서 클록바 신호 라인(95)에 접속되고, N형 MOSFET(94)의 게이트는 보정 회로(98)를 통해서 클록 신호 라인(96)에 접속되어 있다. 보정 회로(97)는 P형 MOSFET(93)의 게이트와 클록바 신호 라인(95)과의 사이에 접속된 용량(C6)과 P형 MOSFET(93)와 거의 같은 임계값 전압을 갖는 다이오드 접속된 P형 MOSFET(99)와 선택적으로 설정 동작을 하기 위한 스위치로서 작용하는 P형 MOSFET(100)를 갖고, P형 MOSFET(99)와 P형 MOSFET(100)는 용량(C6)과 P형 MOSFET(93)의 게이트와의 사이의 노드(N9)와 하이레벨 전원 전위(VDD)의 사이에 직렬로 접속되어 있다. 마찬가지로, 보정 회로(98)는 N형 MOSFET(94)의 게이트와 클록 신호 라인(96)의 사이에 접속된 용량(C7)과 N형 MOSFET(94)와 거의 같은 임계값 전압을 갖는 다이오드 접속된 N형 MOSFET(101)와 선택적으로 설정 동작을 하기 위한 스위치로서 작용하는 N형 MOSFET(102)를 갖고, N형 MOSFET(101)와 N형 MOSFET(102)는 용량(C7)과 N형 MOSFET(94)의 게이트와의 사이의 노드(N10)와 로우레벨 전원 전위(VSS)의 사이에 직렬로 접속되어 있다. P형 MOSFET(100)의 게이트는 인버터(103)를 통해서 제 1 제어 신호 라인(104)에 접속되고, N형 MOSFET(102)의 게이트는 직접 제 1 제어 신호 라인(104)에 접속되어 있다.
또한, 용량(C6)과 P형 MOSFET(93)의 게이트와의 사이의 노드(N9)는 N형 MOSFET(106)를 통해서 로우레벨 전원 전위(VSS)에 접속되고, 용량(C7)과 N형 MOSFET(94)의 게이트와의 사이의 노드(N10)는 P형 MOSFET(107)를 통해서 하이레벨 전원 전위(VDD)에 접속되어 있고, N형 MOSFET(106) 및 P형 MOSFET(107)를 선택적으로 온오프하는 것으로, 용량(C6, C7)을 초기화할 수 있도록 되어 있다. N형 MOSFET(106)의 게이트는 직접 초기화 신호 라인(108)에 접속되고, P형 MOSFET(107)의 게이트는 인버터(109)를 통해서 초기화 신호 라인(108)에 접속되며, 이들 MOSFET(106, 107)의 게이트에는 극성이 반대인 신호가 입력되도록 되어 있다.
도 18의 우측의 클록 인버터(85b; 도 17에 있어서의 우측의 단위회로(84) 내의 클록 인버터(85)에 대응한다)는 좌측의 클록 인버터(85a)와 같은 구조를 갖지만, P형 MOSFET(93)의 게이트가 용량(C6)을 통해서 클록 신호 라인(96)에 접속되고, N형 MOSFET(94)의 게이트가 용량(C7)을 통해서 클록바 신호 라인(95)에 접속되며, P형 MOSFET(100) 및 N형 MOSFET(102)의 게이트가 제 2 제어 신호 라인(105)에 접속되어 있는 점이 다르다. 또한, 도 18에는 2개의 클록 인버터(85a, 85b)밖에 도시하지 않았지만, 실제의 회로에서는 이들이 교대로 복수개 배치되어 있는 것을 이해하였으면 한다.
이와 같이 구성한 시프트 레지스터(81)의 클록 인버터(85a, 85b)의 초기화, 설정 동작 및 통상 동작에 있어서의 각부의 적합한 신호(전위) 변화를 도 19의 타이밍차트에 도시한다.
초기화 동작에서는 클록 신호 라인(96)의 전위는 하이레벨, 클록바 신호 라인(95)의 전위는 로우레벨, 그리고 제 1 제어 신호 라인(104) 및 제 2 제어 신호 라인(105)의 전위는 로우레벨인 상태에서, 초기화 신호 라인(108)의 전위가 하이레벨이 된다. 이것에 의해, 각 클록 인버터(85a, 85b)의 N형 MOSFET(106) 및 P형 MOSFET(107)가 온상태가 되어, 보정 회로(97, 98) 내의 용량(C6, C7)의 초기화가 이루어진다. 초기화 신호 라인(108)의 전위가 로우레벨이 되면, 초기화 동작은 종료한다. 또한, 이 실시예에서는 초기화 동작이 좌측 및 우측클록 인버터(85a, 85b) 에 대하여 동시에 이루어지기 때문에, 초기화 동작에 있어서, 한쪽의(이 예에서는 우측) 클록 인버터(85b)에서는 P형 MOSFET(93)의 게이트에 접속된 용량(C6)에 하이레벨 전위(VCH)를 인가하는 동시에 N형 MOSFET(94)의 게이트에 접속된 용량(C7)에 로우레벨 전위(VCL)를 인가할 수 있지만, 다른쪽의(이 예에서는 좌측) 클록 인버터(85a)에서는 P형 MOSFET(93)의 게이트에 접속된 용량(C6)에 로우레벨 전위(VCL)가 인가되고, N형 MOSFET(94)의 게이트에 접속된 용량(C7)에 하이레벨 전위(VCH)가 인가된다.
설정 동작은 도 18의 좌측의 클록 인버터(85a)의 용량(C6, C7)으로의 전하를 축적하는 제 1 설정 동작과 도 18의 우측의 클록 인버터(85b)의 용량(C6, C7)으로의 전하를 축적하는 제 2 설정 동작으로 이루어진다. 제 1 설정 동작에서는 페이즈(phase) I에서, 제 1 제어 신호 라인(104) 및 클록바 신호 라인(95)의 전위가 하이레벨이 되고, 제 2 제어 신호 라인(105) 및 클록 신호 라인(96)의 전위가 로우레 벨이 된다. 이것에 의해, 좌측의 클록 인버터(85a)에서는 P형 MOSFET(100) 및 N형 MOSFET(102)가 온이 되어, 용량(C6, C7)의 설정 동작이 이루어지고, 용량(C6, C7)이 적절하게 충전된다. 우측의 클록 인버터(85b)에서는 P형 MOSFET(100) 및 N형 MOSFET(102)가 오프상태이기 때문에, 설정 동작은 이루어지지 않는다. 페이즈 II에서는 제 1 제어 신호 라인(104)의 전위가 로우레벨이 되어, MOSFET(100 및 102)가 오프가 되기 때문에, 좌측의 클록 인버터(85a)에서의 설정 동작은 종료한다.
계속해서 제 2 설정 동작에서는 페이즈 I에서, 제 2 제어 신호 라인(105) 및 클록 신호 라인(96)의 전위가 하이레벨이 되면, 클록바 신호 라인(95)의 전위가 로우레벨이 된다. 이것에 의해, 우측의 클록 인버터(85b)의 P형 MOSFET(100) 및 N형 MOSFET(102)가 온이 되어, 용량(C6, C7)의 설정 동작이 이루어진다. 페이즈 II에서는 제 2 제어 신호 라인(105)의 전위가 로우레벨이 되어 우측의 클록 인버터(85b)에서의 설정 동작이 종료한다. 그렇게 하여 통상 동작에서는 제 1 및 제 2 제어 신호 라인(104, 105)의 전위를 로우레벨로 유지하여 각 클록 인버터(85a, 85b)의 용량(C6, C7)에 축적된 전하를 유지한 상태에서, 클록 신호 및 클록바 신호 라인(96, 95)에 클록 신호가 공급된다.
도 20은 도 18에 도시한 클록 인버터(85a, 85b)를 포함하는 시프트 레지스터(81)의 변형 실시예를 도시하는 회로도이다. 본 도면에 있어서 도 18과 같은 개소에는 같은 부호를 붙였다. 도 20의 실시예에서는 초기화 신호 라인(108; 제 1 초기화 신호 라인이라고 함)에 가하여 제 2 초기화 신호 라인(108a)이 설치되어, 우측의 클록 인버터(85b)의 초기화용 MOSFET(106, 107)의 게이트가 제 2 초기화 신호 라인(108a)에 접속되고, 좌측의 클록 인버터(85a)와 우측의 클록 인버터(85b)에서의 초기화 동작을 별개로 할 수 있도록 되어 있는 점이 도 18의 실시예와 다르다.
도 21은 도 20의 실시예에 있어서의 초기화, 설정 동작 및 통상 동작에 있어서의 각부의 적합한 신호(전위) 변화를 도시하는 타이밍차트이다. 도시되어 있는 바와 같이, 이 실시예에서는 도 20의 좌측의 클록 인버터(85a)의 용량(C6, C7)으로의 전하를 축적하는 제 1 설정 동작 전에 제 1 초기화 동작이 이루어지고, 우측의 클록 인버터(85b)의 용량(C6, C7)으로의 전하를 축적하는 제 2 설정 동작 전에 제 2 초기화 동작이 이루어진다.
제 1 초기화 동작에서는 클록 신호 라인(96)의 전위는 로우레벨, 클로바 신호 라인(95)의 전위는 하이레벨, 그리고 제 1 제어 신호 라인(104) 및 제 2 제어 신호 라인(105)의 전위는 로우레벨인 상태에서, 제 1 초기화 신호 라인(108)의 전위가 하이레벨이 된다. 이것에 의해, 클록 인버터(85a)의 N형 MOSFET(106) 및 P형 MOSFET(107)가 온상태가 되고, 보정 회로(97, 98) 내의 용량(C6, C7)의 초기화가 이루어진다. 제 1 설정 동작에 관해서는 도 19를 참조하여 설명하였기 때문에, 여기에서는 설명을 생략한다.
제 2 초기화 동작에서는 클록 신호 라인(96)의 전위는 하이레벨, 클록바 신호 라인(95)의 전위는 로우레벨, 그리고 제 1 제어 신호 라인(104) 및 제 2 제어 신호 라인(105)의 전위는 로우레벨인 상태에서, 제 2 초기화 신호 라인(108a)의 전위가 하이레벨이 된다. 이것에 의해, 클록 인버터(85b)의 N형 MOSFET(106) 및 P형 MOSFET(107)가 온상태가 되어, 보정 회로(97, 98) 내의 용량(C6, C7)의 초기화가 이루어진다. 제 2 설정 동작에 관해서는 도 19를 참조하여 설명하였기 때문에, 여기에서는 설명을 생략한다.
상기 실시예에서는 초기화 동작이 제 1 초기화 동작과 제 2 초기화 동작의 2개로 분리되어 있기 때문에, 각 초기화 동작에 있어서, 클록 신호 라인(96) 및 클록바 신호 라인(95)의 전위를 적절하게 제어하여, P형 MOSFET(93)의 게이트에 접속된 용량(C6)에는 하이레벨 전위(VCH)를, N형 MOSFET(94)의 게이트에 접속된 용량(C7)에는 로우레벨 전위(VCL)를 인가할 수 있다.
도 22는 도 18에 도시한 클록 인버터(85a; 85b)의 다른 실시예를 도시하는 회로도이다. 본 도면에 있어서 도 18과 같은 부분에는 같은 부호를 붙이고 자세한 설명을 생략한다. 이 클록 인버터(85c)에서는 용량(C6)의 P형 MOSFET(93)의 게이트에 접속된 것과 반대측의 단자가 P형 MOSFET(110)를 통해서 클록바 신호 라인(95)에 접속되는 동시에, P형 MOSFET(111)를 통해서 클록바 신호의 하이레벨 전위(VCH)와 거의 같은 전위(VH′)로 접속되어 있다. 마찬가지로, 용량(C7)의 N형 MOSFET(94)의 게이트에 접속된 것과 반대측의 단자가 N형 MOSFET(112)를 통해서 클록 신호 라인(96)에 접속되는 동시에, N형 MOSFET(113)을 통해서 클록 신호의 로우레벨 전위(VCL)와 거의 같은 전위(VL′)로 접속되어 있다. MOSFET(100, 111 및 112)의 게이트는 인버터(114)를 통해서 제어 신호 라인(115)에 접속되고, MOSFET(102, 110 및 113)의 게이트는 제어 신호 라인(115)에 직접 접속되어 있다. 이것에 의해, 제어 신호 라인(115)의 전위가 하이레벨이 되면, MOSFET(100, 111, 102 및 113)가 온상태가 되고, MOSFET(110, 112)가 오프상태가 되어, 용량(C6 및 C7)으로의 전하의 축적(설정 동작)이 이루어진다. 한편, 제어 신호 라인(115)의 전위가 로우레벨의 경우, MOSFET(100, 111, 102 및 113)가 오프상태가 되고, MOSFET(110, 112)가 온상태가 되어, 클록바 신호 및 클록 신호가 충전된 용량(C6, C7)을 통해서 P형 MOSFET(93) 및 N형 MOSFET(94)의 게이트에 공급된다. 이러한 도 22의 실시예는 도 16에 도시한 클록 인버터 회로(60b)의 스위치(SW12, SW13, SW16 내지 SW19)를 MOSFET(100, 102, 110 내지 113)에 의해서 구현한 것이라고 할 수 있다. 또한, 이 실시예는 도 18에 도시한 바와 같은 용량(C6, C7) 초기화용 MOSFET(106, 107)를 갖고 있지 않지만, 필요하면 설치하여도 좋은 것은 물론이다.
도 23은 도 17에 도시한 제 1 래치회로(82)에 있어서의 전형적인 단위회로를 도시하는 회로도이다. 이 단위회로(120)는 2개의 인버터(121, 122)와 2개의 클록 인버터(123, 124)를 갖고, 시프트 레지스터(81)로부터의 선택 신호에 응답하여, 디지털화된 비디오 신호를 래치하는 작용을 한다. 비디오 신호의 하이레벨 전위가 하이레벨 전원 전위(VDD)보다 낮은 경우 및/또는 비디오 신호의 로우레벨 전위가 로우레벨 전원 전위(VSS)보다 높은 경우, 비디오 신호가 입력 신호로서 공급되는 클록 인버터(123)에 본 발명을 적용하면 좋다.
도 24는 도 23에 도시한 제 1 래치회로(32)의 클록 인버터(123)에 본 발명을 적용한 실시예를 도시하는 회로도이다. 도 22에서는 클록 신호 동기용 MOSFET에 보정 회로를 사용한 클록 인버터(85c)를 도시하였지만, 도 24에서는 입력 신호가 입력되는 MOSFET에 보정 회로를 사용한 클록 인버터를 도시한다. 이 클록 인버터(123)는 CMOS 인버터를 구성하도록 드레인이 함께 출력 단자(OUT)에 접속되어 직렬 접속된 P형 MOSFET(131) 및 N형 MOSFET(132)를 갖고, 이들 MOSFET(131, 132)의 게이트는 함께 입력 신호로서 비디오 신호가 입력되는 입력 단자(IN)에 접속되어 있다. P형 MOSFET(131)의 소스는 P형 MOSFET(133)를 통해서 하이레벨 전원 전위(VDD)로 접속되고, N형 MOSFET(132)의 소스는 N형 MOSFET(134)를 통해서 로우레벨 전원 전위(VSS; 이 예에서는 VGND)로 접속되어 있다. P형 MOSFET(133) 및 N형 MOSFET(134)의 게이트에는 시프트 트랜지스터로부터의 선택 신호가 입력되지만, P형 MOSFET(133)의 게이트에는 인버터(135)가 설치되어 있기 때문에, 이들 MOSFET(133, 134)에 입력되는 신호는 극성이 반대가 된다.
P형 MOSFET(131) 및 N형 MOSFET(132)의 게이트와 입력 단자(IN)의 사이에는 보정 회로(136, 137)가 각각 접속되어 있다. 보정 회로(136)는 P형 MOSFET(131)의 게이트와 입력 단자(IN)의 사이에 접속된 용량(C8)과 P형 MOSFET(131)와 거의 같은 임계값 전압을 갖는 다이오드 접속된 P형 MOSFET(138)와 선택적으로 설정 동작을 하기 위한 스위치로서 작용하는 P형 MOSFET(139)를 갖고, P형 MOSFET(138)와 P형 MOSFET(139)는 용량(C8)과 P형 MOSFET(131)의 게이트와의 사이의 노드(N11)와 하이레벨 전원 전위(VDD)의 사이에 직렬로 접속되어 있다. 마찬가지로, 보정 회로(137)는 N형 MOSFET(132)의 게이트와 입력 단자(IN)과의 사이에 접속된 용량(C9)과 N형 MOSFET(132)와 거의 같은 임계값 전압을 갖는 다이오드 접속된 N형 MOSFET(140)와 선택적으로 설정 동작을 하기 위한 스위치로서 작용하는 N형 MOSFET(141)를 갖고, N형 MOSFET(140)와 N형 MOSFET(141)는 용량(C9)과 N형 MOSFET(132)의 게이트와의 사이의 노드(N12)와 로우레벨 전원 전위(VSS)의 사이에 직렬로 접속되어 있다. 이 실시예에서는 P형 MOSFET(139)의 게이트는 P채널 제어 신호 라인(142)에, N형 MOSFET(141)의 게이트는 N채널 제어 신호 라인(143)에 접속되어 있지만, 도 16, 도 22와 같이 P형 MOSFET와 N형 MOSFET로 설정 동작을 평행하게 할 수 있는 경우는 도 18에 도시한 실시예와 같이, P형 MOSFET(139)의 게이트 또는 N형 MOSFET(141)의 게이트 중 어느 것에 인버터를 설치하는 것으로, 공통의 1개의 제어 신호 라인만을 사용하는 것도 가능하다.
또한, 용량(C8)과 P형 MOSFET(131)의 게이트와의 사이의 노드(N11)는 N형 MOSFET(144)를 통해서 로우레벨 전원 전위(VSS)로 접속되고, 용량(C9)과 N형 MOSFET(132)의 게이트와의 사이의 노드(N12)는 P형 MOSFET(145)를 통해서 하이레벨 전원 전위(VDD)로 접속되어 있다. N형 MOSFET(144)는 직접 초기화 신호 라인(146)에 접속되고, P형 MOSFET(145)의 게이트는 인버터(147)를 통해서 초기화 신호 라인(146)에 접속되며, 이들 MOSFET(144, 145)의 게이트에는 위상이 반대인 신호가 입력되도록 되어 있다. 또한, 도 12와 같이, 초기화 신호 라인을 따로따로 배치하여도 좋다.
이와 같이 구성한 래치회로의 클록 인버터(123)의 초기화, 설정 동작 및 통상 동작에 있어서의 각부의 적합한 신호(전위) 변화를 도 25의 타이밍차트에 도시한다. 도시되어 있는 바와 같이, 초기화 동작, N채널 설정 동작(용량(C9)의 설정 동작), P채널 설정 동작(용량(C8)의 설정 동작), 통상 동작의 순차로 실행되어, N 채널 설정 동작 및 P채널 설정 동작은 각각 2개의 페이즈로 이루어진다. N채널 설정 동작과 P채널 설정 동작의 순서를 교체하여도 좋은 것은 물론이다.
초기화 동작에서는 입력 신호(비디오 신호), 선택 신호, N채널 제어 신호(143)는 로우레벨, P채널 제어 신호(142)는 하이레벨인 상태에서, 초기화 신호(146)가 하이레벨이 된다. P채널 제어 신호가 하이레벨, N채널 제어 신호가 로우레벨이기 때문에, P형 MOSFET(139) 및 N형 MOSFET(141)는 오프상태이다. 초기화 신호를 하이레벨로 하면, MOSFET(144, 145)가 온되어, 용량(C8, C9)의 초기화가 이루어진다(즉, 노드(N11)의 전위는 로우레벨 전원 전위(VSS)로 내려지고, 노드(N12)의 전위는 하이레벨 전원 전위(VDD)로 올려진다). 초기화 신호가 로우레벨이 되면, 초기화 동작은 종료한다.
N채널 MOSFET(132)의 게이트에 접속된 용량(C9)으로의 전하를 축적하는 N채널 설정 동작에서는 페이즈 I에서 비디오 신호(IN)는 로우레벨인채로 N채널 제어 신호(143)가 하이레벨이 된다. 그것에 의하여, N형 MOSFET(141)가 온되고, 입력 단자(IN)으로부터 로우레벨 전원 전위(VSS)로 전류가 흘러 용량(C9)의 충전이 이루어진다. N채널 제어 신호는 용량(C9)의 양단의 전압이 적절한 값이 되어 N형 MOSFET(141)가 오프상태가 되는 데 충분한 시간 하이레벨을 유지한다. 페이즈 II에서는 N채널 제어 신호가 로우레벨이 되어, N채널 설정 동작은 종료한다.
P채널 MOSFET(131)의 게이트에 접속된 용량(C8)으로의 전하를 축적하는 P채널 설정 동작에서는 페이즈 I에서 비디오 신호(IN)가 하이레벨이 되는 동시에 P채널 제어 신호(142)가 로우레벨이 된다. 이것에 의해, P형 MOSFET(139)가 온되고, 하이레벨 전원 전위(VDD)로부터 입력 단자(IN)으로 전류가 흘러, 용량(C8)의 충전이 이루어진다. P채널 제어 신호는 용량(C8)의 양단의 전압이 적절한 값이 되어 P형 MOSFET(139)가 오프상태가 되는 데 충분한 시간 로우레벨을 유지한 후, 페이즈 II에서 하이레벨로 되돌아간다. 그렇게 하여, 비디오 신호가 로우레벨이 되면, 통상 동작이 개시 가능해진다. 도시되어 있는 바와 같이, 통상 동작에서는 P채널 제어 신호는 하이레벨, N채널 제어 신호는 로우레벨인 상태에서, 비디오 신호 및 선택 신호가 인가된다. 이와 같이, 도 5, 도 7과 같이 용량이 입력 단자(IN)에 직접 연결되어 있는 타입과 도 13, 도 16과 같이 스위치를 통해서 연결되어 있는 타입이 있다. 이들의 2개의 타입을 조합하는 것으로, 여러 가지의 회로를 구성하는 것이 가능하다. 그리고 각 회로의 구성에 맞추어, 설정 동작의 타이밍을 적시 변경할 수 있다.
상기한 본 발명에 근거하는 여러 가지의 실시예에 있어서, 보정 회로에 포함되는 용량의 설정 동작을 한 후에는 용량과 전원 전위(VDD 또는 VSS)의 사이에 접속된 스위치가 오프상태가 되기 때문에 원리적으로는 용량에 축적된 전하는 유지되지만, 실제로는 다소의 새는 전류가 있기 때문에, 적절한 간격으로 설정 동작을 하는 것이 바람직하다. 예를 들면 액정 디스플레이의 액티브 매트릭스회로의 시프트 레지스터에 있어서의 트랜지스터에 본 발명을 적용한 경우, 입력되는 비디오 신호의 귀선기간에서는 시프트 레지스터는 동작하지 않았기 때문에, 그 기간에 설정 동작을 하면 좋다(도 26a 참조).
또한, 1프레임 기간 내에서 복수의 다른 발광기간(E1, E2, E3...)을 선택적으로 조합하는 것으로 각 화소의 1프레임에 있어서의 발광상태에 있는 토탈의 기간을 변화시켜 계조를 얻는 시간 계조방식의 디스플레이가 알려져 있다(예를 들면, 4비트의 경우, 최소의 발광기간을 E1로 하였을 때, E2=2×E1, E3=4×E1, E4=8×E1로 하는 것으로, E1 내지 E4를 조합하여 16계조를 얻을 수 있다). 이러한 시간 계조방식의 디스플레이에서는 예를 들면 발광기간(E3)에 대하여 발광을 행할지의 여부를 나타내는 정보의 메모리에 대한 기록을 각 화소에 관해서 행한 후, 발광기간(E4)에 대한 같은 기록을 개시할 때까지의 기간이나, 발광기간(E4)에 대하여 발광을 하는지의 여부를 나타내는 정보의 메모리에 대한 기록을 종료한 후와 같이, 드라이버회로가 동작하지 않은 기간이 있다(도 26b 참조). 이러한 드라이버회로의 정지기간에, 상기한 보정 회로의 설정 동작을 하는 것도 가능하다. 또한, 설정 동작은 모든 보정 회로에 관해서 동시에 할 필요는 없고, 보정 회로마다 다른 타이밍으로 행하여도 좋다. 또한, 도 17이나 도 18에 도시하는 시프트 레지스터에서는 신호가 순차 시프트하여 전송된다. 따라서, 몇 단계 전의 신호를 사용하여 자(自) 단계의 보정 회로의 설정 동작을 하여도 좋다.
본 발명은 NAND회로, NOR회로나 트랜스퍼 게이트 등과 같은 논리회로에도 사용할 수 있다. 도 27은 예로서, 본 발명을 NAND회로를 구성하는 트랜지스터에 적용한 실시예를 도시하는 회로도이고, 도 28은 본 발명을 NOR회로를 구성하는 트랜지스터에 적용한 실시예를 도시하는 회로도이다.
도 27에 도시한 디지털 회로(150)는 2개의 병렬 접속된 P형 MOSFET(151, 152)와 2개의 직렬 접속된 N형 MOSFET(153, 154)를 갖고, 이들 4개의 MOSFET(151 내지 154)에 의해서 NAND회로가 형성되어 있다. 상술하면, P형 MOSFET(151) 및 N형 MOSFET(153)의 게이트는 제 1 입력 단자(IN1)에 접속되고, P형 MOSFET(152) 및 N형 MOSFET(154)의 게이트는 제 2 입력 단자(IN2)에 접속되어 있다. 또한, P형 MOSFET(151, 152)의 소스는 모두 하이레벨 전원 전위(VDD)로 접속되고, 드레인은 함께 N형 MOSFET(154)의 드레인에 접속되는 동시에 출력 단자(OUT)에 접속되어 있다. N형 MOSFET(154)의 소스는 N형 MOSFET(153)의 드레인에 접속되고, N형 MOSFET(153)의 소스는 로우레벨 전원 전위(VSS; 이 예에서는 그랜드 전위(VGND))로 접속되어 있다. 이러한 NAND회로는 본 분야에서는 잘 알려져 있다.
본 발명에 근거하여, MOSFET(151 내지 154)에 대하여 보정 회로(155 내지 158)가 각각 설치되어 있다. 상기한 실시예와 같이, 각 보정 회로(155 내지 158)는 대응하는 MOSFET의 게이트에 접속된 용량과 대응하는 MOSFET와 같은 극성으로 또한 거의 같은 임계값 전압을 갖는 다이오드 접속된 MOSFET와 다이오드 접속된 MOSFET에 직렬로 접속된 스위치를 갖고 있다. 이러한 보정 회로(155 내지 158)의 동작 및 작용 효과는 상기한 실시예에 관해서 설명한 것과 같기 때문에, 설명을 생략한다.
도 28에 도시하는 디지털 회로(160)는 2개의 직렬 접속된 P형 MOSFET(161, 162)와 2개의 병렬 접속된 N형 MOSFET(163, 164)를 갖고, 이들 4개의 MOSFET(161 내지 164)에 의해서 NOR회로가 형성되어 있다. 상세하게 설명하면, P형 MOSFET(161) 및 N형 MOSFET(163)의 게이트는 제 1 입력 단자(IN1)에 접속되고, P형 MOSFET(162) 및 N형 MOSFET(164)의 게이트는 제 2 입력 단자(IN2)에 접속되어 있다. 또한, P형 MOSFET(161)의 소스는 하이레벨 전원 전위(VDD)에 접속되고, 드레인은 P형 MOSFET(162)의 소스에 접속되어 있다. P형 MOSFET(162)의 드레인은 N형 MOSFET(163, 164)의 드레인에 접속되는 동시에, 출력 단자(OUT)에 접속되어 있다. 그리고, N형 MOSFET(163, 164)의 소스는 모두 로우레벨 전원 전위(VSS; 이 예에서는 그랜드 전위(VGND))로 접속되어 있다. 이러한 NOR회로는 본 분야에서는 잘 알려져 있다.
본 발명에 근거하여, MOSFET(161 내지 164)에 대하여 보정 회로(165 내지 168)가 각각 설치되어 있다. 상기한 실시예와 같이, 각 보정 회로(165 내지 168)는 대응하는 MOSFET의 게이트에 접속된 용량과 대응하는 MOSFET와 같은 극성으로 또한 거의 같은 임계값 전압을 갖는 다이오드 접속된 MOSFET와 다이오드 접속된 MOSFET에 직렬로 접속된 스위치를 갖고 있다. 이러한 보정 회로(165 내지 168)의 동작 및 작용 효과는 상기한 실시예에 관해서 설명한 것과 같기 때문에, 설명을 생략한다.
상기에 있어서, 입력 신호의 진폭이 전원 전압(하이레벨 전원 전위와 로우레벨 전원 전위의 차)보다 작은 경우에도, 확실하게 트랜지스터를 온오프시키는 것이 가능한, 트랜지스터를 사용한 스위치 회로를 갖는 디지털 회로의 적절한 실시예에 관해서 설명하였지만, 상기 실시예는 설정 동작을 적절하게 변경하는 것으로, 전원 전압이 트랜지스터의 임계값 전압의 절대치에 대하여 충분히 크지 않은 경우에 트랜지스터의 동작 속도를 향상시키는 것이 요구되는 경우에도 대응할 수 있다. 도 29에, 그와 같은 설정 동작이 가능한 디지털 회로의 다른 변형 실시예를 도시한다. 또한, 이 실시예에서 도 5의 실시예와 같은 개소에는 같은 부호를 붙이고 자세한 설명을 생략한다.
도 29의 디지털 회로(30e; 인버터 회로)에서는 P형 MOSFET(32)의 게이트와 용량(C2)의 사이의 노드(N5)가 스위치(SW20)를 통해서 로우레벨 전위(VL")로 접속되고, N형 MOSFET(33)의 게이트와 용량(C3)의 사이의 노드(N6)가 스위치(SW21)를 통해서 하이레벨 전위(VH")로 접속되어 있다. 로우레벨 전위(VL")는 로우레벨 전원 전위(VSS)와 같게 할 수 있고, 또한, 하이레벨 전위(VH")는 예를 들면 하이레벨 전원 전위(VDD)와 같게 할 수 있지만, 그 경우 디지털 회로(30e)는 도 10에 도시한 디지털 회로(30c)와 같아진다.
이와 같이 구성된 디지털 회로(30e)의 설정 및 통상 동작에 관해서 이하에 설명한다. 여기에서, 로우레벨 입력 전위(VINL)는 로우레벨 전원 전위(VSS; 이 예에서는 VGND)와 같고, 하이레벨 입력 전위(VINH)는 하이레벨 전원 전위(VDD)와 같은 것으로 한다.
도 30a에 도시하는 바와 같이, 용량(C2)에 대한 제 1 설정 동작에 있어서, 스위치(SW2, SW3 및 SW21)는 오프인 상태에서, SW20을 온하여 입력 단자(IN)에 하이레벨 입력 전위(VINH)를 인가하면, 도면의 화살 표시의 방향으로 전류가 흘러, 용량(C2)은 입력 단자(IN)측이 하이, P형 MOSFET(32)의 게이트측이 로우가 되는 방향에 충전된다. 계속해서 도 30b에 도시하는 바와 같이, 제 2 설정 동작에 있어서, 입력 단자(IN)에 하이레벨 입력 전위(VINH)를 인가한 채로 스위치(SW20)를 오프하고, 스위치(SW2)를 온하면, 용량(C2)이 방전되어 도면에 있어서 화살 표시로 도시하는 바와 같이 전류가 흘러, 용량(C2)의 양단의 전압이 P형 MOSFET(35)의 임계값 전압(VTHP)과 같아진 부분에서 전류가 정지한다. 또한, 제 1 설정 동작에 있어서 스위치(SW2)를 온하여 두어도 좋다. 또한 로우레벨 전위(VL")는 제 1 설정 동작에 있어서 용량(C2)이 P형 MOSFET(35)의(즉 P형 MOSFET(32)의) 임계값 전압(VTHP)보다 큰 전압으로 충전할 수 있는 값이면 되고, 반드시 VSS와 같지 않아도 좋다. 제 1 설정 동작을 초기화 동작이라고 할 수도 있다.
마찬가지로, 도 31a에 도시하는 바와 같이, 용량(C3)에 대한 제 1 설정 동작에 있어서, 스위치(SW2, SW3 및 SW20)는 오프인 상태에서, SW21을 온하여 입력 단자(IN)에 로우레벨 입력 전위(VINL)를 인가하면, 도면의 화살 표시의 방향으로 전류가 흘러, 용량(C3)은 입력 단자(IN)측이 로우, N형 MOSFET(33)의 게이트측이 하이가 되는 방향으로 충전된다. 계속해서 제 2 설정 동작에 있어서, 입력 단자(IN)에 로우레벨 입력 전위(VINL)를 인가한 채로 스위치(SW21)를 오프하고, 스위치(SW3)를 온하면, 용량(C3)이 방전되어 도 31b에서 화살 표시로 도시하는 바와 같이 전류가 흘러, 용량(C3)의 양단의 전압이 N형 MOSFET(37)의 임계값 전압(VTHN)과 같아진 부분에서 전류가 정지한다. 또한, 제 1 설정 동작에 있어서 스위치(SW3)를 온하여 두어도 좋다. 또한 하이레벨 전위(VH")는 제 1 설정 동작에 있어서 용량(C3)이 N형 MOSFET(37)의(즉 N형 MOSFET(33)의) 임계값 전압(VTHN)보다 큰 전압으로 충전할 수 있는 값이면 되고, 반드시 VDD와 같지 않아도 좋다.
이와 같이 용량(C2, C3)을 충전한 후, 통상 동작에서는 스위치(SW2, SW3, SW20 및 SW21)를 오프하고, 입력 단자(IN)에 하이레벨 입력 전위(VINH)와 로우레벨 입력 전위(VINL)의 사이에서 진폭하는 입력 신호가 가해진다. 하이레벨 입력 전위(VINH)가 인가되었을 때에는 도 32a에 도시하는 바와 같이, P형 MOSFET(32)의 게이트 전위는 VINH-｜VTHP｜=VDD-｜VTHP｜가 되고, 따라서, P형 MOSFET(32)의 게이트 소스간 전압(VGS)=-｜VTHP｜이 되어, P형 MOSFET(32)는 오프된다. 한편, N형 MOSFET(33)의 게이트 전위는 VINH+｜VTHN｜=VDD+｜VTHN｜가 되고, 따라서 N형 MOSFET(33)의 게이트 소스간 전압(VGS)으로부터 VTHN을 뺀 전압은 VDD와 같고, N형 MOSFET(33)에 큰 전류를 흘려 고속으로 온시키는 데 충분한 전압을 확보할 수 있다.
마찬가지로, 입력 단자(IN)에 로우레벨 입력 전위(VINL)가 인가되었을 때에는 도 32b에 도시하는 바와 같이, N형 MOSFET(33)의 게이트 전위는 VINL+｜VTHN｜=VGND+｜VTHN｜이 되고, 따라서, N형 MOSFET(33)의 게이트 소스간 전압(VGS)=｜VTHN｜가 되어, N형 MOSFET(33)는 오프된다. 한편, P형 MOSFET(32)의 게이트 전위는 VINL-｜VTHP｜=VGND-｜VTHP｜이 되고, 따라서 P형 MOSFET(32)의 게이트 소스간 전압(VGS)으로부터 VTHP를 뺀 전압은 -VDD와 같고, P형 MOSFET(32)에 큰 전류를 흘려 고속으로 온시키는 데 충분한 전압(절대치)을 확보할 수 있다.
이와 같이, 도 29 내지 도 32를 참조하여 설명한 실시예에서는 설정 동작에 있어서, 보정 회로의 용량(C2, C3)을, 대응하는 MOSFET(32, 33)의 온동작 속도를 높이기 위해서 입력 신호의 DC 레벨을 보정하도록 충전하는 것이 가능하다. 따라서, 회로의 동작 속도를 떨어뜨리지 않고, 전원 전압을 작게 하여 소비전력의 저감을 도모할 수 있다. 또한, 상기 설명에서는 로우레벨 입력 전위(VINL)는 로우레벨 전원 전위(VSS; 이 예에서는 VGND)와 같고, 하이레벨 입력 전위(VINH)는 하이레벨 전원 전위(VDD)와 같은 것으로 하였지만, 본 발명은 또한 한정되는 것은 아니다. 상기 회로에서는 일반적으로, 설정 동작 후의 용량(C2)의 전압의 절대치는 ｜VTHP｜-(VDD-VINH), 설정 동작 후의 용량(C3)의 전압의 절대치는 ｜VTHN｜-(VINL-VSS)가 되고, 오프상태에서는 P형 MOSFET(32), N형 MOSFET(33) 중 어디에나 VGS=임계값 전압이 되어 오프되지만, 온상태에서는 ｜VGS｜=｜임계값 전압｜+VINH-VINL이 되는 것을 이해할 수 있을 것이다.
도 29의 디지털 회로(30e)에서는 P형 MOSFET(32)의 게이트에 접속된 용량(C2)과 N형 MOSFET(33)의 게이트에 접속된 용량(C3)의 설정 동작을 입력 단자(IN)에 인가되는 입력 신호의 전위를 바꾸어 따로따로 행하였지만, 이들을 동시할 수 있으면 바람직하다. 그와 같은 디지털 회로를 도 33에 도시한다. 또한, 이 실시예는 도 13에 도시한 디지털 회로(30d)를 응용한 것으로, 본 도면에 있어서 도 13 및 도 29에 도시한 것과 같은 개소에는 같은 부호를 붙이고 자세한 설명을 생략한다.
도 33의 디지털 회로(30f)에서는 용량(C2)의 P형 MOSFET(32)의 게이트에 접속된 것과는 반대측의 단자가 스위치(SW8)를 통해서 입력 단자(IN)에 접속되는 동시에, 스위치(SW9)를 통해서 하이레벨 전원 전위(VDD)로 접속되어 있다. 마찬가지로, 용량(C3)의 N형 MOSFET(33)의 게이트에 접속된 것과 반대측의 단자가 스위치(SW10)를 통해서 입력 단자(IN)에 접속되는 동시에, 스위치(SW11)를 통해서 로우레벨 전원 전위(VSS)로 접속되어 있다.
이와 같이 구성된 디지털 회로(30f)의 설정 및 통상 동작에 관해서 이하에 설명한다. 여기에서도 디지털 회로(30e)의 동작에 관한 설명과 같이, 로우레벨 입력 전위(VINL)는 로우레벨 전원 전위(VSS; 이 예에서는 VGND)와 같고, 하이레벨 입력 전위(VINH)는 하이레벨 전원 전위(VDD)와 같은 것으로 한다.
도 34a에 도시하는 바와 같이, 제 1 설정 동작에서는 스위치(SW2, SW3, SW8 및 SW10)를 오프, 스위치(SW9, SW11, SW20 및 SW21)를 온으로 한다. 그렇게 하면 전류가 도면의 화살 표시의 방향으로 흘러, 용량(C2)은 입력 단자(IN)측이 하이, P형 MOSFET(32)의 게이트측이 로우가 되는 방향으로, 용량(C3)은 입력 단자(IN)측이 로우, N형 MOSFET(33)의 게이트측이 하이가 되는 방향으로 충전된다. 제 1 설정 동작을 초기화 동작이라고 할 수도 있다.
도 34b에 도시하는 바와 같이, 제 2 설정 동작에서는 스위치(SW2, SW3, SW9 및 SW11)를 온, 스위치(SW8, SW10, SW20 및 21)를 오프로 한다. 이것에 의해, 용량(C2, C3)이 방전되어, 도면에 있어서 화살 표시로 도시하는 방향으로 전류가 흘러, 용량(C2)의 양단의 전압이 P형 MOSFET(35)의 임계값 전압과 같아지고, 용량(C3)의 양단의 전압이 N형 MOSFET(37)의 임계값 전압과 같아진 부분에서 각각의 전류가 정지한다.
용량(C2, C3)의 설정이 종료한 후, 통상 동작에서는, 도 35에 도시하는 바와 같이, 스위치(SW2, SW3, SW9, SW11, SW20 및 SW21)를 오프, 스위치(SW8 및 SW10)를 온하고, 입력 단자(IN)에 입력 신호를 가한다. 이 경우의 MOSFET(32, 33)에 있어서의 동작은 도 32a, 도 32b에서 설명한 바와 같기 때문에, 여기에서는 설명을 생략한다. 또한, 이 실시예에서는 로우레벨 입력 전위(VINL)는 로우레벨 전원 전위(VSS)와 같고, 하이레벨 입력 전위(VINH)는 하이레벨 전원 전위(VDD)와 같은 것으로 하였기 때문에, 용량(C2, C3)은 각각 스위치(SW9, SW11)를 통해서 하이레벨 전원 전위(VDD), 로우레벨 전원 전위(VSS)로 접속되는 것으로 하였지만, 그렇지 않은 경우에는 용량(C2, C3)은 각각 스위치(SW9, SW11)를 통해서 하이레벨 입력 전위(VINH)와 거의 같은 전위, 로우레벨 입력 전위(VINL)와 거의 같은 전위로 접속할 수 있다.
이상, 본 발명을 실시예에 기초하여 상세하게 설명하였지만, 이들의 실시예는 어디까지나 예시이며 본 발명은 실시예에 의해서 한정되는 것은 아니다. 당업자이면 특허청구의 범위에 의해서 결정되는 본 발명의 기술적 사상을 일탈하지 않고 여러 가지의 변형 또는 변경이 가능한 것은 말할 필요도 없다.
예를 들면, 상기 실시예에서는 로우레벨 전원 전위(VSS)를 그랜드 전위(VGND)로 하고, 하이레벨 전원 전위(VDD)를 VGND보다 높은 전위로 하였지만, 예를 들면 하이레벨 전원 전위(VDD)를 그랜드 전위(VGND)로 하고, 로우레벨 전원 전위(VSS)를 그랜드 전위(VGND)보다 낮은 전위로 하도록, 다른 전위로 할 수도 있다. 또한, 상기 실시예에서는 트랜지스터로서 MOSFET에 관해서 설명하였지만, 바이폴러 트랜지스터나 다른 타입의 FET 등, 별도의 트랜지스터를 사용하는 것도 가능하다. 트랜지스터는 어떠한 구조, 재료, 제조방법에 의한 것이어도 좋다. 통상의 단결정기판을 사용한 것이어도 좋고, SOI(silicon on insulator)기판을 사용한 것이어도 좋다. 또한, 어몰퍼스실리콘이나 폴리실리콘 등을 사용한 박막트랜지스터(TFT)이어도 좋고, 유기 반도체를 사용한 트랜지스터이어도, 카본나노튜브를 사용한 트랜지스터이어도 좋다. 또한 트랜지스터는 유리기판, 석영기판, 플라스틱기판 또는 그 밖의 기판상에 형성되어 있어도 좋다.
이상 설명한 바와 같이, 본 발명에 근거하는 디지털 회로는 전원 전위가 공급되는 MOSFET 등의 제 1 트랜지스터를 갖는 스위치 회로와 입력 신호가 인가되는 입력 단자와 제 1 트랜지스터의 제어 단자(게이트)의 사이에 접속된 보정 회로를 갖고, 이 보정 회로가 a) 제 1 트랜지스터의 제어 단자와 입력 단자의 사이에 접속된 용량과 b) 통상 동작에 앞서는 설정 동작에 있어서, 용량에 축적되는 전하를 그 양단의 전압이 소정의 값이 되도록 설정하기 위한 도전 경로를 결정하기 위한 적어도 1개의 스위치를 갖고, 통상 동작에 있어서, 적어도 1개의 스위치의 상태는 용량의 양단의 전압을 유지하도록 설정되는 것으로 하였다. 이것에 의해, 입력 전위 레벨과 전원 전위 레벨에 차가 있고(예를 들면, 하이레벨 입력 전위가 하이레벨 전원 전위보다 낮다), 보정 회로가 없으면 스위치 회로가 정상으로 동작하지 않는 경우, 또는 전원 전압이 트랜지스터의 임계값 전압에 대하여 충분히 크지 않아(예를 들면 전원 전압이 3.3V이고 트랜지스터의 임계값 전압이 3V) 트랜지스터의 고속 동작이 곤란한 경우, 설정 동작에 있어서 용량의 양단의 전압을 적절하게 설정하여, 통상 동작에 있어서 그 설정한 전압(또는 전하)이 유지되도록 하는 것으로, 입력 신호의 DC 레벨을 적절하게 보정하여 적합한 회로 동작을 실현할 수 있다. 통상 동작에 있어서 용량의 전하가 유지되기 때문에, 용량이 디지털 회로의 동작 특성에 악영향을 미칠(즉, 동작 속도를 저하시킬) 우려가 없다. 오히려, 용량은 트랜지스터의 기생 용량에 대하여 직렬로 접속되어 토탈의 용량을 저하시키기 때문에, 동작 특성의 향상에 기여할 수 있다. 또한, 설정 동작을 빈번하게 할 필요도 없기 때문에 설정 동작에 수반되는 전력소비도 약간이면 된다. 적절하게는 용량의 전압이 대응하는 트랜지스터의 임계값 전압을 반영할 수 있도록, 보정 회로는 용량과 제 1 트랜지스터의 제어 단자의 사이와의 노드와 전원 전위와의 사이에 설치된, 제 1 트랜지스터와 거의 같은 임계값 전압을 갖는 다이오드 접속된 제 2 트랜지스터와 다이오드 접속된 제 2 트랜지스터에 직렬로 접속된 스위치를 갖는다.
본 발명을 적용 가능한 전자기기로서, 데스크톱, 스탠드, 또는 벽걸이형 디스플레이, 비디오카메라, 디지털카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카오디오, 오디오콤보 등), 노트형 퍼스널 컴퓨터, 게임기기, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록매체를 구비한 화상재생장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기록매체에 기록된 영상이나 정지화상을 재생하여, 그것을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들의 전자기기의 구체적인 예를 도 38a 내지 도 38h에 도시한다.
도 38a는 데스크톱, 스탠드, 또는 벽걸이형 디스플레이이며, 케이스(13001), 지지대(13002), 표시부(13003), 스피커부(13004), 비디오 입력 단자자(13005) 등을 포함한다. 본 발명은 표시부(13003)를 구성하는 전기회로에 사용할 수 있다. 이러한 디스플레이는 퍼스널 컴퓨터용, TV방송 수신용, 광고 표시용 등 임의의 정보 표시용 표시장치로서 사용할 수 있다.
도 38b는 디지털스틸카메라이며, 본체(13101), 표시부(13102), 수상부(13103), 조작키(13104), 외부 접속 포트(13105), 셔터(13106) 등을 포함한다. 본 발명은 표시부(13102)를 구성하는 전기회로에 사용할 수 있다.
도 38c는 노트형 퍼스널 컴퓨터이며, 본체(13201), 케이스(13202), 표시부 (13203), 키보드(13204), 외부 접속 포트(13205), 포인팅 마우스(13206) 등을 포함한다. 본 발명은 표시부(13203)를 구성하는 전기회로에 사용할 수 있다. 도 38d는 모바일 컴퓨터이고, 본체(13301), 표시부(13302), 스위치(13303), 조작키(13304), 적외선 포트(13305) 등을 포함한다. 본 발명은 표시부(13302)를 구성하는 전기회로에 사용할 수 있다.
도 38e는 기록매체를 구비한 휴대형의 화상재생장치(구체적으로는 DVD 재생장치)이며, 본체(13401), 케이스(13402), 제 1 표시부(13403), 제 2 표시부(13404), 기록매체(DVD 등) 판독부(13405), 조작키(13406), 스피커부(13407) 등을 포함한다. 제 1 표시부(13403)는 주로 화상정보를 표시하고, 제 2 표시부(13404)는 주로 문자정보를 표시하지만, 본 발명은 제 1 및 제 2 표시부(13403, 13404)를 구성하는 전기회로에 사용할 수 있다. 또, 기록매체를 구비한 화상재생장치에는 가정용 게임기기 등도 포함된다.
도 38f는 고글형 디스플레이(헤드 마운트 디스플레이)이며, 본체(13501), 표시부(13502), 암(arm)부(13503)를 포함한다. 본 발명은 표시부(13502)를 구성하는 전기회로에 사용할 수 있다.
도 38g는 비디오카메라이며, 본체(13601), 표시부(13602), 케이스(13603), 외부 접속 포트(13604), 리모콘 수신부(13605), 수상부(13606), 배터리(13607), 음성 입력부(13608), 조작키(13609) 등을 포함한다. 본 발명은 표시부(13602)를 구성하는 전기회로에 사용할 수 있다.
도 38h는 휴대전화이고, 본체(13701), 케이스(13702), 표시부(13703), 음성 입력부(13704), 음성 출력부(13705), 조작키(13706), 외부 접속 포트(13707), 안테나(13708) 등을 포함한다. 본 발명은 표시부(13703)를 구성하는 전기회로에 사용할 수 있다.
상기한 바와 같은 전자기기의 표시부는 예를 들면 각 화소에 LED나 유기 EL 등의 발광소자를 사용한 자발광형으로 하는 것도, 또는 액정 디스플레이와 같이 백 라이트 등 별도의 광원을 사용한 것으로 할 수 있지만, 자발광형의 경우, 백 라이트가 필요가 없어, 액정 디스플레이보다도 얇은 표시부로 할 수 있다.
또한, 상기 전자기기는 인터넷이나 CATV(케이블 TV) 등의 전자통신회선을 통하여 배신된 정보를 표시하는 것이 많아지고, 특히 동화상 정보를 표시하는 기회가 증가하고 있다. 표시부가 자발광형인 경우, 유기 EL 등의 발광재료의 응답 속도는 액정에 비교하여 대단히 빠르기 때문에, 그와 같은 동화상 표시에 적절하다. 장래적으로 발광재료의 발광 휘도가 높아지면, 출력한 화상정보를 포함하는 광을 렌즈 등으로 확대 투영하여 프런트(front)형 또는 리어(rear)형의 프로젝터에 사용하는 것도 가능해진다.
자발광형의 표시부에서는 발광하고 있는 부분이 전력을 소비하기 때문에, 발광 부분이 극력 적어지도록 정보를 표시하는 것이 바람직하다. 따라서, 휴대정보단말, 특히 휴대전화나 음향재생장치와 같은 문자정보를 주로 하는 표시부를 자발광형으로 하는 경우에는 비발광 부분을 배경으로 하고 문자정보를 발광 부분으로 형성하도록 구동하는 것이 바람직하다.
이상과 같이, 본 발명의 적용범위는 극히 넓어, 모든 분야의 전자기기에 사 용하는 것이 가능하다.

Claims (55)

  1. 입력 단자와 출력 단자 사이에 접속된 스위치 회로, 및 상기 입력 단자와 상기 스위치 회로 사이에 접속된 보정 회로를 포함하는 디지털 회로에 있어서,
    상기 스위치 회로는 제 1 단자, 제 2 단자, 및 제어 단자를 포함하고, 제 1 트랜지스터의 상기 제 1 단자의 전위에 대해 상기 제 1 트랜지스터의 상기 제어 단자의 전위를 변경함으로써 온/오프가 제어될 수 있는 상기 제 1 트랜지스터를 포함하고,
    제 1 전원 전위는 상기 제 1 트랜지스터의 상기 제 1 단자에 입력되고, 상기 출력 단자에서의 신호는 상기 제 1 트랜지스터가 온 또는 오프인지에 의존하고,
    상기 제 1 트랜지스터를 오프하기 위한 제 1 입력 전위와 상기 제 1 트랜지스터를 온하기 위한 제 2 입력 전위의 사이에서 진폭하는 입력 신호가 상기 입력 단자에 입력되고,
    상기 보정 회로는 한쪽의 단자가 상기 입력 단자에 접속되고, 다른쪽의 단자가 상기 제 1 트랜지스터의 상기 제어 단자에 접속된 용량(capacitor), 및 적어도 하나의 스위치를 포함하고,
    상기 스위치가 온이면, 상기 스위치는 상기 용량 양단의 전압이 소정의 값이 되도록 상기 용량에 축적되는 전하를 제어하기 위해 제공되고,
    상기 스위치가 오프이면, 상기 스위치는 상기 용량 양단의 전압을 유지하기 위해 제공되는, 디지털 회로.
  2. 제 1 항에 있어서,
    상기 보정 회로는 제 1 단자, 제 2 단자, 및 제어 단자를 포함하는 제 2 트랜지스터를 더 포함하고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 같은 도전형 및 같은 임계값 전압을 갖고,
    상기 제 1 전원 전위는 상기 제 2 트랜지스터의 상기 제 1 단자에 입력되고, 상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 2 트랜지스터의 상기 제어 단자는 서로 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 단자는 상기 용량과 상기 제 1 트랜지스터의 상기 제어 단자 사이의 노드에 접속되는, 디지털 회로.
  3. 제 2 항에 있어서,
    적어도 하나의 스위치가 온된 상태에서, 상기 제 2 트랜지스터가 오프될 때까지 상기 제 1 입력 전위가 상기 용량의 상기 한쪽의 단자에 입력되는, 디지털 회로.
  4. 제 2 항에 있어서,
    상기 용량과 상기 제 1 트랜지스터의 상기 제어 단자 사이의 상기 노드는 제 2 스위치를 통해서 소정의 전위에 접속되는, 디지털 회로.
  5. 제 4 항에 있어서,
    상기 소정의 전위는 상기 제 1 전원 전위와는 다른 제 2 전원 전위인, 디지털 회로.
  6. 제 5 항에 있어서,
    상기 제 1 입력 전위는 상기 제 1 전원 전위와 같고, 상기 제 2 입력 전위는 상기 제 2 전원 전위와 같은, 디지털 회로.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터는 인버터에 포함된 트랜지스터와 직렬로 접속된 클록 신호 동기용 트랜지스터인, 디지털 회로.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 적어도 하나의 스위치는 반도체 소자를 포함하는, 디지털 회로.
  9. 제 1 항에 있어서,
    상기 스위치 회로는 상기 제 1 트랜지스터의 극성과 다른 극성을 가지는 다른 트랜지스터를 포함하는, 디지털 회로.
  10. 제 1 항에 있어서,
    상기 디지털 회로는 전자기기에 있어서 디스플레이부에서 사용되는, 디지털 회로.
  11. 제 10 항에 있어서,
    상기 전자기기는 데스크톱, 스탠드 또는 벽걸이형 디스플레이, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향 재생 장치, 노트형 퍼스널 컴퓨터, 게임기기, 휴대 정보 단말, 기록 매체를 구비한 화상 재생 장치로부터 선택되는, 디지털 회로.
  12. 입력 단자와 출력 단자 사이에 접속된 스위치 회로, 및 상기 입력 단자와 상기 스위치 회로 사이에 접속된 보정 회로를 포함하는 디지털 회로에 있어서,
    상기 스위치 회로는 제 1 단자, 제 2 단자, 및 제어 단자를 포함하고, 제 1 트랜지스터의 상기 제 1 단자의 전위에 대해 상기 제 1 트랜지스터의 상기 제어 단자의 전위를 변경함으로써 온/오프가 제어될 수 있는 상기 제 1 트랜지스터를 포함하고,
    제 1 전원 전위는 상기 제 1 트랜지스터의 상기 제 1 단자에 입력되고, 상기 출력 단자에서의 신호는 상기 제 1 트랜지스터가 온 또는 오프인지에 의존하고,
    상기 제 1 트랜지스터를 오프하기 위한 제 1 입력 전위와 상기 제 1 트랜지스터를 온하기 위한 제 2 입력 전위의 사이에서 진폭하는 입력 신호가 상기 입력 단자에 입력되고,
    상기 보정 회로는 한쪽의 단자가 상기 입력 단자에 접속되고, 다른쪽의 단자가 상기 제 1 트랜지스터의 상기 제어 단자에 접속된 용량, 제 1 스위치 및 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 같은 도전형 및 같은 임계값 전압을 갖고,
    상기 제 2 트랜지스터는 제 1 단자, 제 2 단자, 및 제어 단자를 포함하고 상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 2 트랜지스터의 상기 제어 단자는 서로 접속되고,
    상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 상기 제 1 단자의 전위에 대해 상기 제 2 트랜지스터의 상기 제어 단자의 전위를 변경함으로써 온/오프가 제어될 수 있는, 디지털 회로.
  13. 제 12 항에 있어서,
    상기 제 2 트랜지스터에 병렬로 정류 소자가 접속되어, 그 순방향이 상기 제 2 트랜지스터의 순방향과 역방향이 되는, 디지털 회로.
  14. 제 13 항에 있어서,
    상기 정류 소자는 상기 제 2 트랜지스터와 같은 도전형을 가진 다이오드 접속된 트랜지스터(diode-connected transistor)를 포함하는, 디지털 회로.
  15. 제 1 항 또는 제 12 항에 있어서,
    상기 용량의 한 단자는 제 2 스위치를 통해서 상기 입력 단자에 접속되는, 디지털 회로.
  16. 제 1 항 또는 제 12 항에 있어서,
    상기 스위치 회로는 인버터 회로인, 디지털 회로.
  17. 제 1 항 또는 제 12 항에 있어서,
    상기 스위치 회로는 CMOS 인버터 회로이고, 상기 제 1 트랜지스터가 MOSFET인, 디지털 회로.
  18. 제 1 항 또는 제 12 항에 있어서,
    상기 스위치 회로는 클록 인버터 회로(clocked inverter circuit)인, 디지털 회로.
  19. 제 12 항에 있어서,
    상기 제 1 스위치는 반도체 소자를 포함하는, 디지털 회로.
  20. 제 1 항 또는 제 12 항에 있어서,
    상기 용량에 병렬로 제 2 스위치가 접속되는, 디지털 회로.
  21. 입력 단자와 출력 단자 사이에 접속된 스위치 회로, 및 상기 입력 단자와 상기 스위치 회로 사이에 접속된 보정 회로를 포함하는 디지털 회로에 있어서,
    상기 스위치 회로는 제 1 단자, 제 2 단자, 및 제어 단자를 포함하는 제 1 트랜지스터를 포함하고,
    상기 출력 단자에서의 신호는 상기 제 1 트랜지스터가 온 또는 오프인지에 의존하고,
    상기 보정 회로는 한쪽의 단자가 상기 입력 단자에 접속되고, 다른쪽의 단자가 상기 제 1 트랜지스터의 상기 제어 단자에 접속된 용량, 및 적어도 하나의 스위치를 포함하고,
    상기 스위치가 온이면, 상기 스위치는 상기 용량 양단의 전압이 소정의 값이 되도록 상기 용량에 축적되는 전하를 제어하기 위해 제공되고,
    상기 스위치가 오프이면, 상기 스위치는 상기 용량 양단의 전압을 유지하기 위해 제공되는, 디지털 회로.
  22. 입력 단자와 출력 단자 사이에 접속된 스위치 회로, 및 상기 입력 단자와 상기 스위치 회로 사이에 접속된 보정 회로를 포함하는 디지털 회로에 있어서,
    상기 스위치 회로는 제 1 단자, 제 2 단자, 및 제어 단자를 포함하는 제 1 트랜지스터를 포함하고,
    상기 출력 단자에서의 신호는 상기 제 1 트랜지스터가 온 또는 오프인지에 의존하고,
    상기 보정 회로는 한쪽의 단자가 상기 입력 단자에 접속되고, 다른쪽의 단자가 상기 제 1 트랜지스터의 상기 제어 단자에 접속된 용량, 제 1 스위치 및 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 같은 도전형 및 같은 임계값 전압을 갖고,
    상기 제 2 트랜지스터는 제 1 단자, 제 2 단자, 및 제어 단자를 포함하고 상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 2 트랜지스터의 상기 제어 단자는 서로 접속되고,
    상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 상기 제 1 단자의 전위에 대해 상기 제 2 트랜지스터의 상기 제어 단자의 전위를 변경함으로써 온/오프가 제어될 수 있는, 디지털 회로.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제 1 항 또는 제 12 항에 따른 디지털 회로를 포함하는 전자기기.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
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  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 액정 디스플레이 디바이스로서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    용량; 및
    배선을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 배선과 상기 제 2 트랜지스터의 게이트 사이에서 직렬로 전기적으로 접속되고,
    상기 용량의 한 단자는 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 게이트는 상기 용량의 다른 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 단자에 전기적으로 접속되고, 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 배선에 전기적으로 접속되는, 액정 디스플레이 디바이스.
  47. 액정 디스플레이 디바이스로서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    용량;
    제 1 배선; 및
    제 2 배선을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 1 배선과 상기 제 2 트랜지스터의 게이트 사이에서 직렬로 전기적으로 접속되고,
    상기 용량의 한 단자는 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 게이트는 상기 용량의 다른 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 단자에 전기적으로 접속되고, 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 배선에 전기적으로 접속되는, 액정 디스플레이 디바이스.
  48. 액정 디스플레이 디바이스로서,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    용량; 및
    배선을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 배선과 상기 제 2 트랜지스터의 게이트 사이에서 직렬로 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트는 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 용량의 한 단자는 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 게이트는 상기 용량의 다른 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 단자에 전기적으로 접속되고, 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 배선에 전기적으로 접속되는, 액정 디스플레이 디바이스.
  49. 제 46 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 각각은 박막 트랜지스터인, 액정 디스플레이 디바이스.
  50. 제 47 항 또는 제 48 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 박막 트랜지스터인, 액정 디스플레이 디바이스.
  51. 제 48 항에 있어서,
    상기 제 4 트랜지스터는 상기 제 1 트랜지스터와 같은 극성을 갖는, 액정 디스플레이 디바이스.
  52. 액정 디스플레이 디바이스로서,
    제 1 n-형 트랜지스터;
    제 1 p-형 트랜지스터;
    제 2 n-형 트랜지스터;
    제 2 p-형 트랜지스터;
    제 3 n-형 트랜지스터;
    제 3 p-형 트랜지스터;
    제 1 용량;
    제 2 용량;
    제 1 배선; 및
    제 2 배선을 포함하고,
    상기 제 1 n-형 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 n-형 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 n-형 트랜지스터 및 상기 제 3 n-형 트랜지스터는 상기 제 1 배선과 상기 제 2 n-형 트랜지스터의 게이트 사이에서 직렬로 전기적으로 접속되고,
    상기 제 1 용량의 한 단자는 제 1 단자에 전기적으로 접속되고,
    상기 제 2 n-형 트랜지스터의 상기 게이트는 상기 제 1 용량의 다른 단자에 전기적으로 접속되고,
    상기 제 2 n-형 트랜지스터의 소스 및 드레인 중 하나는 제 2 단자에 전기적으로 접속되고 상기 제 2 n-형 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 p-형 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 p-형 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 p-형 트랜지스터 및 상기 제 3 p-형 트랜지스터는 상기 제 2 배선과 상기 제 2 p-형 트랜지스터의 게이트 사이에서 직렬로 전기적으로 접속되고,
    상기 제 2 용량의 한 단자는 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 2 p-형 트랜지스터의 상기 게이트는 상기 제 2 용량의 다른 단자에 전기적으로 접속되고,
    상기 제 2 p-형 트랜지스터의 소스 및 드레인 중 하나는 제 2 단자에 전기적으로 접속되고 상기 제 2 p-형 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 배선에 전기적으로 접속되는, 액정 디스플레이 디바이스.
  53. 액정 디스플레이 디바이스로서,
    제 1 n-형 트랜지스터;
    제 1 p-형 트랜지스터;
    제 2 n-형 트랜지스터;
    제 2 p-형 트랜지스터;
    제 3 n-형 트랜지스터;
    제 3 p-형 트랜지스터;
    제 4 n-형 트랜지스터;
    제 4 p-형 트랜지스터;
    제 1 용량;
    제 2 용량;
    제 1 배선;
    제 2 배선;
    제 3 배선; 및
    제 4 배선을 포함하고,
    상기 제 1 n-형 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 n-형 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 n-형 트랜지스터 및 상기 제 3 n-형 트랜지스터는 상기 제 1 배선과 상기 제 2 n-형 트랜지스터의 게이트 사이에서 직렬로 전기적으로 접속되고,
    상기 제 1 용량의 한 단자는 제 1 단자에 전기적으로 접속되고,
    상기 제 2 n-형 트랜지스터의 상기 게이트는 상기 제 1 용량의 다른 단자에 전기적으로 접속되고,
    상기 제 2 n-형 트랜지스터의 소스 및 드레인 중 하나는 제 2 단자에 전기적으로 접속되고 상기 제 2 n-형 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 4 n-형 트랜지스터의 소스 및 드레인 중 하나는 제 2 n-형 트랜지스터의 상기 게이트에 전기적으로 접속되고, 상기 제 4 n-형 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 p-형 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 p-형 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 p-형 트랜지스터 및 상기 제 3 p-형 트랜지스터는 상기 제 3 배선과 상기 제 2 p-형 트랜지스터의 게이트 사이에서 직렬로 전기적으로 접속되고,
    상기 제 2 용량의 한 단자는 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 2 p-형 트랜지스터의 상기 게이트는 상기 제 2 용량의 다른 단자에 전기적으로 접속되고,
    상기 제 2 p-형 트랜지스터의 소스 및 드레인 중 하나는 제 2 단자에 전기적으로 접속되고 상기 제 2 n-형 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 4 p-형 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 p-형 트랜지스터의 상기 게이트에 전기적으로 접속되고 상기 제 4 p-형 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 4 배선에 전기적으로 접속되는, 액정 디스플레이 디바이스.
  54. 제 52 항에 있어서,
    상기 제 1 n-형 트랜지스터, 상기 제 2 n-형 트랜지스터, 상기 제 3 n-형 트랜지스터, 상기 제 1 p-형 트랜지스터, 상기 제 2 p-형 트랜지스터 및 상기 제 3 p-형 트랜지스터 각각은 박막 트랜지스터인, 액정 디스플레이 디바이스.
  55. 제 53 항에 있어서,
    상기 제 1 n-형 트랜지스터, 상기 제 2 n-형 트랜지스터, 상기 제 3 n-형 트랜지스터, 제 4 n-형 트랜지스터, 상기 제 1 p-형 트랜지스터, 상기 제 2 p-형 트랜지스터, 상기 제 3 p-형 트랜지스터 및 상기 제 4 p-형 트랜지스터 각각은 박막 트랜지스터인, 액정 디스플레이 디바이스.
KR1020057011975A 2002-12-25 2003-12-18 보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기 KR101114892B1 (ko)

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