JP2000047646A - 半導体集積回路装置および画像表示装置 - Google Patents
半導体集積回路装置および画像表示装置Info
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- JP2000047646A JP2000047646A JP21658398A JP21658398A JP2000047646A JP 2000047646 A JP2000047646 A JP 2000047646A JP 21658398 A JP21658398 A JP 21658398A JP 21658398 A JP21658398 A JP 21658398A JP 2000047646 A JP2000047646 A JP 2000047646A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの低電源電圧下での高速動
作を可能とし、それにより、低消費電力化および多画素
化を図ることが可能となる画像表示装置を提供する。 【解決手段】 マトリクス状に配置された複数の画素を
有する液晶表示素子と、マトリクス状に配置された複数
の画素の列（または行）方向の画素に映像信号電圧を印
加する第１駆動手段とを備える画像表示装置において、
第１の駆動手段は、電源電圧として、第１の高電圧（Ｖ
Ｈ１）と第１の低電圧（ＶＬ１）とが供給される第１の
回路部（１９）と、電源電圧として、第２の高電圧（Ｖ
Ｈ２）と第２の低電圧（ＶＬ２）とが供給される第２の
回路部（１６，１７，１８）とを有し、第１の高電圧
（ＶＨ１）は、第２の高電圧（ＶＨ２）よりも高電圧で
あり、第１の低電圧（ＶＬ１）は、第２の低電圧（ＶＬ
２）よりも低電圧である。
作を可能とし、それにより、低消費電力化および多画素
化を図ることが可能となる画像表示装置を提供する。 【解決手段】 マトリクス状に配置された複数の画素を
有する液晶表示素子と、マトリクス状に配置された複数
の画素の列（または行）方向の画素に映像信号電圧を印
加する第１駆動手段とを備える画像表示装置において、
第１の駆動手段は、電源電圧として、第１の高電圧（Ｖ
Ｈ１）と第１の低電圧（ＶＬ１）とが供給される第１の
回路部（１９）と、電源電圧として、第２の高電圧（Ｖ
Ｈ２）と第２の低電圧（ＶＬ２）とが供給される第２の
回路部（１６，１７，１８）とを有し、第１の高電圧
（ＶＨ１）は、第２の高電圧（ＶＨ２）よりも高電圧で
あり、第１の低電圧（ＶＬ１）は、第２の低電圧（ＶＬ
２）よりも低電圧である。
Description
【０００１】
【発明の属する技術分野】本発明は、画像表示装置に係
わり、特に、ポリ・シリコン・トランジスタで構成され
るＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ）方式の液晶表示装置に適用して有効な技術に関す
る。
わり、特に、ポリ・シリコン・トランジスタで構成され
るＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ）方式の液晶表示装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】従来液晶表示装置の一つとして、画素毎
に能動素子を有し、この能動素子をスイッチング動作さ
せるアクティブマトリクス型液晶表示装置が知られてい
る。アクティブマトリクス型液晶表示装置の特徴は、例
えば、薄膜トランジスタ（ＴＦＴ）等の能動素子を介し
て画素電極に液晶駆動電圧（階調電圧）を印加するた
め、各画素間のクロストークがなく、単純マトリクス形
液晶表示装置のようにクロストークを防止するための特
殊な駆動方法を用いる必要がなく、多階調表示が可能な
ことにある。このアクティブマトリクス型液晶表示装置
の一つに、能動素子として、ポリ・シリコン・トランジ
スタで構成される薄膜トランジスタを使用するＴＦＴ方
式のアクティブマトリクス型液晶表示装置が、例えば、
液晶プロジェクタ、あるいはヘッドマウント（眼鏡型）
ディスプレイ等に使用されている。なおこれ以降、本明
細書中では、ポリ・シリコン・トランジスタをＰｏｌｙ
−ＳｉＴｒ、ポリ・シリコン・トランジスタを使用した
ＴＦＴ方式の液晶表示装置をＰｏｌｙ−ＳｉＴｒ−ＴＦ
Ｔ液晶表示装置と称する。このＰｏｌｙ−ＳｉＴｒ−Ｔ
ＦＴ液晶表示装置では、Ｐｏｌｙ−ＳｉＴｒの動作速度
がアモルファス−ＳｉＴｒよりも高速であるため、液晶
表示パネルと、液晶表示パネルを駆動する駆動回路も同
一基板上に作り込むことが可能である。そのため、Ｐｏ
ｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置では、ドライバを
搭載する必要がないので、小型で高解像度の液晶表示パ
ネルを作成することができ、また、画面を明るくするこ
とができる。なお、このような従来の技術は、例えば、
ＳＩＤ（Ｓｏｃｉｅｔｙ ｆｏｒＩｎｆｏｒｍａｔｉｏ
ｎ Ｄｉｓｐｌａｙ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓ
ｙｍｐｏｓｉｕｍ） ’９５ Ｄｉｇｅｓｔ ｏｆ ｔ
ｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐ．８１（１９９
５）、または、「日経エレクトロニクス」，日経マグロ
ウヒル社，１９９４年２月２８日，ｐｐ１０３〜ｐｐ１
０９に記載されている。
に能動素子を有し、この能動素子をスイッチング動作さ
せるアクティブマトリクス型液晶表示装置が知られてい
る。アクティブマトリクス型液晶表示装置の特徴は、例
えば、薄膜トランジスタ（ＴＦＴ）等の能動素子を介し
て画素電極に液晶駆動電圧（階調電圧）を印加するた
め、各画素間のクロストークがなく、単純マトリクス形
液晶表示装置のようにクロストークを防止するための特
殊な駆動方法を用いる必要がなく、多階調表示が可能な
ことにある。このアクティブマトリクス型液晶表示装置
の一つに、能動素子として、ポリ・シリコン・トランジ
スタで構成される薄膜トランジスタを使用するＴＦＴ方
式のアクティブマトリクス型液晶表示装置が、例えば、
液晶プロジェクタ、あるいはヘッドマウント（眼鏡型）
ディスプレイ等に使用されている。なおこれ以降、本明
細書中では、ポリ・シリコン・トランジスタをＰｏｌｙ
−ＳｉＴｒ、ポリ・シリコン・トランジスタを使用した
ＴＦＴ方式の液晶表示装置をＰｏｌｙ−ＳｉＴｒ−ＴＦ
Ｔ液晶表示装置と称する。このＰｏｌｙ−ＳｉＴｒ−Ｔ
ＦＴ液晶表示装置では、Ｐｏｌｙ−ＳｉＴｒの動作速度
がアモルファス−ＳｉＴｒよりも高速であるため、液晶
表示パネルと、液晶表示パネルを駆動する駆動回路も同
一基板上に作り込むことが可能である。そのため、Ｐｏ
ｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置では、ドライバを
搭載する必要がないので、小型で高解像度の液晶表示パ
ネルを作成することができ、また、画面を明るくするこ
とができる。なお、このような従来の技術は、例えば、
ＳＩＤ（Ｓｏｃｉｅｔｙ ｆｏｒＩｎｆｏｒｍａｔｉｏ
ｎ Ｄｉｓｐｌａｙ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓ
ｙｍｐｏｓｉｕｍ） ’９５ Ｄｉｇｅｓｔ ｏｆ ｔ
ｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐ．８１（１９９
５）、または、「日経エレクトロニクス」，日経マグロ
ウヒル社，１９９４年２月２８日，ｐｐ１０３〜ｐｐ１
０９に記載されている。
【０００３】
【発明が解決しようとする課題】前記した特徴を生か
し、ノート型パソコン等の携帯型情報機器の表示装置と
して、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置が使用
されつつある。一般に、携帯型情報機器は、携帯して使
用できることが特徴であり、そして、携帯型情報機器を
携帯して使用する場合には、電源として電池が用いられ
る。この携帯型情報機器を携帯して長時間使用可能とす
るために、携帯型情報機器の消費電力を低減することが
要望され、そのため、携帯型情報機器の表示装置として
使用される液晶表示装置の低消費電力化が要望されてい
る。そのため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装
置を、携帯型情報機器の表示装置として使用する場合
に、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の低消費
電力化を図る必要があり、このＰｏｌｙ−ＳｉＴｒ−Ｔ
ＦＴ液晶表示装置の低消費電力化を図る上で、液晶表示
パネルを駆動する駆動回路の低電圧化が望ましい。
し、ノート型パソコン等の携帯型情報機器の表示装置と
して、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置が使用
されつつある。一般に、携帯型情報機器は、携帯して使
用できることが特徴であり、そして、携帯型情報機器を
携帯して使用する場合には、電源として電池が用いられ
る。この携帯型情報機器を携帯して長時間使用可能とす
るために、携帯型情報機器の消費電力を低減することが
要望され、そのため、携帯型情報機器の表示装置として
使用される液晶表示装置の低消費電力化が要望されてい
る。そのため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装
置を、携帯型情報機器の表示装置として使用する場合
に、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の低消費
電力化を図る必要があり、このＰｏｌｙ−ＳｉＴｒ−Ｔ
ＦＴ液晶表示装置の低消費電力化を図る上で、液晶表示
パネルを駆動する駆動回路の低電圧化が望ましい。
【０００４】しかしながら、従来から液晶表示装置にお
いては、液晶表示パネルの高解像度化が要求されてお
り、液晶表示パネルの解像度が、ＶＧＡ表示モードの６
４０×４８０画素からＳＶＧＡ表示モードの８００×６
００画素と拡大されてきているが、近年、液晶表示パネ
ルの解像度として、ＸＧＡ表示モードの１０２４×７６
８画素、ＳＸＧＡ表示モードの１２８０×１０２４画
素、ＵＸＧＡ表示モードの１６００×１２００画素とさ
らなる高解像度化が要望されている。したがって、Ｐｏ
ｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置を、携帯型情報機
器の表示装置として使用する場合に、Ｐｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示装置の液晶表示パネルの高解像度化
を図る必要があり、そのため、液晶表示パネルを駆動す
る駆動回路の動作速度を向上させる必要がある。
いては、液晶表示パネルの高解像度化が要求されてお
り、液晶表示パネルの解像度が、ＶＧＡ表示モードの６
４０×４８０画素からＳＶＧＡ表示モードの８００×６
００画素と拡大されてきているが、近年、液晶表示パネ
ルの解像度として、ＸＧＡ表示モードの１０２４×７６
８画素、ＳＸＧＡ表示モードの１２８０×１０２４画
素、ＵＸＧＡ表示モードの１６００×１２００画素とさ
らなる高解像度化が要望されている。したがって、Ｐｏ
ｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置を、携帯型情報機
器の表示装置として使用する場合に、Ｐｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示装置の液晶表示パネルの高解像度化
を図る必要があり、そのため、液晶表示パネルを駆動す
る駆動回路の動作速度を向上させる必要がある。
【０００５】このように、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ
液晶表示装置を、携帯型情報機器の表示装置として使用
する場合には、低消費電力化のために、液晶表示パネル
を駆動する駆動回路の低電圧化が求められ、同時に、液
晶表示パネルの高解像度化のために、液晶表示パネルを
駆動する駆動回路の高速動作が要望されている。しかし
ながら、薄膜トランジスタ（ＴＦＴ）は、単結晶シリコ
ン（Ｓｉ）−トランジスタに比較すると電流駆動能力そ
のものが低いため、液晶表示パネルを駆動する駆動回路
を低電圧化すると、薄膜トランジスタの動作速度が急激
に低下し、多画素化に対応できなくなるという問題点が
あった。
液晶表示装置を、携帯型情報機器の表示装置として使用
する場合には、低消費電力化のために、液晶表示パネル
を駆動する駆動回路の低電圧化が求められ、同時に、液
晶表示パネルの高解像度化のために、液晶表示パネルを
駆動する駆動回路の高速動作が要望されている。しかし
ながら、薄膜トランジスタ（ＴＦＴ）は、単結晶シリコ
ン（Ｓｉ）−トランジスタに比較すると電流駆動能力そ
のものが低いため、液晶表示パネルを駆動する駆動回路
を低電圧化すると、薄膜トランジスタの動作速度が急激
に低下し、多画素化に対応できなくなるという問題点が
あった。
【０００６】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、薄膜ト
ランジスタで構成される半導体集積回路装置において、
電源電圧を低電圧化しても、その動作速度を高速化する
ことが可能となる技術を提供することにある。また、本
発明の他の目的は、画像表示装置において、薄膜トラン
ジスタの低電源電圧化での高速動作を可能とし、それに
より、低消費電力化および多画素化を図ることが可能と
なる技術を提供することにある。本発明の前記ならびに
その他の目的と新規な特徴は、本明細書の記述及び添付
図面によって明らかにする。
るためになされたものであり、本発明の目的は、薄膜ト
ランジスタで構成される半導体集積回路装置において、
電源電圧を低電圧化しても、その動作速度を高速化する
ことが可能となる技術を提供することにある。また、本
発明の他の目的は、画像表示装置において、薄膜トラン
ジスタの低電源電圧化での高速動作を可能とし、それに
より、低消費電力化および多画素化を図ることが可能と
なる技術を提供することにある。本発明の前記ならびに
その他の目的と新規な特徴は、本明細書の記述及び添付
図面によって明らかにする。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【０００８】即ち、本発明は、薄膜トランジスタで構成
される半導体集積回路装置であって、電源電圧として、
第１の高電圧（ＶＨ１）と第１の低電圧（ＶＬ１）とが
供給される第１の回路部と、電源電圧として、第２の高
電圧（ＶＨ２）と第２の低電圧（ＶＬ２）とが供給され
る第２の回路部とを有し、前記第１の高電圧（ＶＨ１）
は、前記第２の高電圧（ＶＨ２）よりも高電圧であり、
また、前記第１の低電圧（ＶＬ１）は、前記第２の低電
圧（ＶＬ２）よりも低電圧であることを特徴とする。ま
た、本発明は、マトリクス状に配置された複数の画素を
有する液晶表示素子と、前記マトリクス状に配置された
複数の画素の列（または行）方向の画素に映像信号電圧
を印加する第１駆動手段とを備える画像表示装置におい
て、前記第１の駆動手段は、電源電圧として、第１の高
電圧（ＶＨ１）と第１の低電圧（ＶＬ１）とが供給され
る第１の回路部と、電源電圧として、第２の高電圧（Ｖ
Ｈ２）と第２の低電圧（ＶＬ２）とが供給される第２の
回路部とを有し、前記第１の高電圧（ＶＨ１）は、前記
第２の高電圧（ＶＨ２）よりも高電圧であり、また、前
記第１の低電圧（ＶＬ１）は、前記第２の低電圧（ＶＬ
２）よりも低電圧であることを特徴とする。また、本発
明は、マトリクス状に配置された複数の画素を有する液
晶表示素子と、前記マトリクス状に配置された複数の画
素の行（または列）方向の画素に順次走査信号電圧を印
加する第２駆動手段とを備える画像表示装置において、
前記第２の駆動手段は、電源電圧として、第１の高電圧
（ＶＨ１）と第１の低電圧（ＶＬ１）とが供給される第
１の回路部と、電源電圧として、第２の高電圧（ＶＨ
２）と第２の低電圧（ＶＬ２）とが供給される第２の回
路部とを有し、前記第１の高電圧（ＶＨ１）は、前記第
２の高電圧（ＶＨ２）よりも高電圧であり、また、前記
第１の低電圧（ＶＬ１）は、前記第２の低電圧（ＶＬ
２）よりも低電圧であることを特徴とする。
される半導体集積回路装置であって、電源電圧として、
第１の高電圧（ＶＨ１）と第１の低電圧（ＶＬ１）とが
供給される第１の回路部と、電源電圧として、第２の高
電圧（ＶＨ２）と第２の低電圧（ＶＬ２）とが供給され
る第２の回路部とを有し、前記第１の高電圧（ＶＨ１）
は、前記第２の高電圧（ＶＨ２）よりも高電圧であり、
また、前記第１の低電圧（ＶＬ１）は、前記第２の低電
圧（ＶＬ２）よりも低電圧であることを特徴とする。ま
た、本発明は、マトリクス状に配置された複数の画素を
有する液晶表示素子と、前記マトリクス状に配置された
複数の画素の列（または行）方向の画素に映像信号電圧
を印加する第１駆動手段とを備える画像表示装置におい
て、前記第１の駆動手段は、電源電圧として、第１の高
電圧（ＶＨ１）と第１の低電圧（ＶＬ１）とが供給され
る第１の回路部と、電源電圧として、第２の高電圧（Ｖ
Ｈ２）と第２の低電圧（ＶＬ２）とが供給される第２の
回路部とを有し、前記第１の高電圧（ＶＨ１）は、前記
第２の高電圧（ＶＨ２）よりも高電圧であり、また、前
記第１の低電圧（ＶＬ１）は、前記第２の低電圧（ＶＬ
２）よりも低電圧であることを特徴とする。また、本発
明は、マトリクス状に配置された複数の画素を有する液
晶表示素子と、前記マトリクス状に配置された複数の画
素の行（または列）方向の画素に順次走査信号電圧を印
加する第２駆動手段とを備える画像表示装置において、
前記第２の駆動手段は、電源電圧として、第１の高電圧
（ＶＨ１）と第１の低電圧（ＶＬ１）とが供給される第
１の回路部と、電源電圧として、第２の高電圧（ＶＨ
２）と第２の低電圧（ＶＬ２）とが供給される第２の回
路部とを有し、前記第１の高電圧（ＶＨ１）は、前記第
２の高電圧（ＶＨ２）よりも高電圧であり、また、前記
第１の低電圧（ＶＬ１）は、前記第２の低電圧（ＶＬ
２）よりも低電圧であることを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１０】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１１】図１は、本発明の実施の形態のＰｏｌｙ−
ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの概略
構成を示すブロック図である。本実施の形態の液晶表示
パネルは、マトリクス状に配置される画素を有し、各画
素は隣接する２本の走査信号線（ゲート信号線または水
平信号線）１５と、隣接する２本の映像信号線（ドレイ
ン信号線または垂直信号線）１４との交差領域（４本の
信号線で囲まれた領域）内に配置される。各画素は、薄
膜トランジスタ（Ｐｏｌｙ−ＳｉＴｒ）１３、画素電極
（図示せず）および保持容量（Ｃａｄｄ）を含んでい
る。なお、図１では、画素は１つしか示していない。
ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルの概略
構成を示すブロック図である。本実施の形態の液晶表示
パネルは、マトリクス状に配置される画素を有し、各画
素は隣接する２本の走査信号線（ゲート信号線または水
平信号線）１５と、隣接する２本の映像信号線（ドレイ
ン信号線または垂直信号線）１４との交差領域（４本の
信号線で囲まれた領域）内に配置される。各画素は、薄
膜トランジスタ（Ｐｏｌｙ−ＳｉＴｒ）１３、画素電極
（図示せず）および保持容量（Ｃａｄｄ）を含んでい
る。なお、図１では、画素は１つしか示していない。
【００１２】マトリクス状に配置された各画素の各列毎
の各薄膜トランジスタ１３のドレイン領域は、それぞれ
映像信号線１４に接続され、また、マトリクス状に配置
された各画素のソース領域は、画素電極に接続される。
なお、ドレイン領域およびソース領域は、本来その間の
バイアス極性によって決まるもので、本実施の形態の液
晶表示装置では、その極性は動作中反転するので、ドレ
イン領域、ソース領域は動作中入れ替わるものである
が、本明細書では、便宜上一方をドレイン領域、他方を
ソース領域と固定して説明する。マトリクス状に配置さ
れた各画素の各行毎の各薄膜トランジスタ１３のゲート
電極は、それぞれ走査信号線１５に接続され、各薄膜ト
ランジスタ１３は、ゲート電極に正のバイアス電圧を印
加すると導通し、ゲート電極に負のバイアス電圧を印加
すると不導通になる。また、画素電極と対向電極（コモ
ン電極）との間に液晶層が設けられるので、各画素電極
には、液晶容量１２が等化的に接続される。また、保持
容量（Ｃａｄｄ）は、画素電極と容量線（Ｃ）との間に
接続され、この容量線（Ｃ）には、対向電極に印加され
る（Ｖｃｏｍ）の電位の電圧が印加される。
の各薄膜トランジスタ１３のドレイン領域は、それぞれ
映像信号線１４に接続され、また、マトリクス状に配置
された各画素のソース領域は、画素電極に接続される。
なお、ドレイン領域およびソース領域は、本来その間の
バイアス極性によって決まるもので、本実施の形態の液
晶表示装置では、その極性は動作中反転するので、ドレ
イン領域、ソース領域は動作中入れ替わるものである
が、本明細書では、便宜上一方をドレイン領域、他方を
ソース領域と固定して説明する。マトリクス状に配置さ
れた各画素の各行毎の各薄膜トランジスタ１３のゲート
電極は、それぞれ走査信号線１５に接続され、各薄膜ト
ランジスタ１３は、ゲート電極に正のバイアス電圧を印
加すると導通し、ゲート電極に負のバイアス電圧を印加
すると不導通になる。また、画素電極と対向電極（コモ
ン電極）との間に液晶層が設けられるので、各画素電極
には、液晶容量１２が等化的に接続される。また、保持
容量（Ｃａｄｄ）は、画素電極と容量線（Ｃ）との間に
接続され、この容量線（Ｃ）には、対向電極に印加され
る（Ｖｃｏｍ）の電位の電圧が印加される。
【００１３】マトリクス状に配置された各画素の各列毎
の各薄膜トランジスタ１３のドレイン領域は、それぞれ
映像信号線１４に接続され、この映像信号線１４は、そ
れぞれ映像信号線選択スイッチ回路１６を介して、アナ
ログ信号入力線２０に接続される。この映像信号線選択
スイッチ１６には、映像信号線バッファ回路１７を介し
て、映像信号線シフトレジスタ回路１８からのビデオ信
号取り込み用シフトパルスが入力され、映像信号線選択
スイッチ回路１６は、映像信号線シフトレジスタ回路１
８により走査される。映像信号線シフトレジスタ回路１
８には、映像信号線クロック波形整形回路１９からの映
像信号線駆動用クロック信号（φD ，φD(inv.) ）が入
力され、このクロック信号に基づき、映像信号線シフト
レジスタ回路１８はシフト動作を行い、ビデオ信号取り
込み用シフトパルスを出力する。なお、アナログ信号入
力線２０には、ビデオ信号が入力される。映像信号線ク
ロック波形整形回路１９には、水平駆動用クロック信号
（ＣＬＸ）が入力され、映像信号線クロック波形整形回
路１９は、この水平駆動用クロック信号（ＣＬＸ）を波
形整形して、映像信号線駆動用クロック信号（φD ，φ
D(inv.) ）を出力する。
の各薄膜トランジスタ１３のドレイン領域は、それぞれ
映像信号線１４に接続され、この映像信号線１４は、そ
れぞれ映像信号線選択スイッチ回路１６を介して、アナ
ログ信号入力線２０に接続される。この映像信号線選択
スイッチ１６には、映像信号線バッファ回路１７を介し
て、映像信号線シフトレジスタ回路１８からのビデオ信
号取り込み用シフトパルスが入力され、映像信号線選択
スイッチ回路１６は、映像信号線シフトレジスタ回路１
８により走査される。映像信号線シフトレジスタ回路１
８には、映像信号線クロック波形整形回路１９からの映
像信号線駆動用クロック信号（φD ，φD(inv.) ）が入
力され、このクロック信号に基づき、映像信号線シフト
レジスタ回路１８はシフト動作を行い、ビデオ信号取り
込み用シフトパルスを出力する。なお、アナログ信号入
力線２０には、ビデオ信号が入力される。映像信号線ク
ロック波形整形回路１９には、水平駆動用クロック信号
（ＣＬＸ）が入力され、映像信号線クロック波形整形回
路１９は、この水平駆動用クロック信号（ＣＬＸ）を波
形整形して、映像信号線駆動用クロック信号（φD ，φ
D(inv.) ）を出力する。
【００１４】マトリクス状に配置された各画素の各行毎
の各薄膜トランジスタ１３のゲート電極は、それぞれ走
査信号線１５に接続され、この走査信号線１５は、走査
信号線駆動バッファ回路２２を介して、走査信号線シフ
トレジスタ回路２３に接続される。この走査信号線シフ
トレジスタ回路２３には、走査信号線クロック波形整形
回路２４からの走査信号線駆動用クロック信号（φG ，
φG(inv.) ）が入力され、このクロック信号に基づき、
走査信号線シフトレジスタ回路２３はシフト動作を行
い、走査信号線１５を走査するための走査用シフトパル
スを出力する。走査信号線クロック波形整形回路２４に
は、垂直駆動用クロック信号（ＣＬＹ）が入力され、走
査信号線クロック波形整形回路２４は、この垂直駆動用
クロック信号（ＣＬＹ）を波形整形して、走査信号線駆
動用クロック信号（φG ，φG(inv.) ）を出力する。こ
こで、走査信号線駆動バッファ回路２２と映像信号線バ
ッファ回路１７には、電源電圧として１２Ｖと０Ｖの電
圧が供給され、走査信号線シフトレジスタ回路２３と映
像信号線シフトレジスタ回路１８には、電源電圧として
５Ｖと０Ｖの電圧が供給される。
の各薄膜トランジスタ１３のゲート電極は、それぞれ走
査信号線１５に接続され、この走査信号線１５は、走査
信号線駆動バッファ回路２２を介して、走査信号線シフ
トレジスタ回路２３に接続される。この走査信号線シフ
トレジスタ回路２３には、走査信号線クロック波形整形
回路２４からの走査信号線駆動用クロック信号（φG ，
φG(inv.) ）が入力され、このクロック信号に基づき、
走査信号線シフトレジスタ回路２３はシフト動作を行
い、走査信号線１５を走査するための走査用シフトパル
スを出力する。走査信号線クロック波形整形回路２４に
は、垂直駆動用クロック信号（ＣＬＹ）が入力され、走
査信号線クロック波形整形回路２４は、この垂直駆動用
クロック信号（ＣＬＹ）を波形整形して、走査信号線駆
動用クロック信号（φG ，φG(inv.) ）を出力する。こ
こで、走査信号線駆動バッファ回路２２と映像信号線バ
ッファ回路１７には、電源電圧として１２Ｖと０Ｖの電
圧が供給され、走査信号線シフトレジスタ回路２３と映
像信号線シフトレジスタ回路１８には、電源電圧として
５Ｖと０Ｖの電圧が供給される。
【００１５】また、走査信号線クロック波形整形回路２
４と映像信号線クロック波形整形回路１９には、電源電
圧として６Ｖと−１Ｖの電圧が供給される。この走査信
号線クロック波形整形回路２４と映像信号線クロック波
形整形回路１９に供給される６Ｖと−１Ｖの電圧は、そ
れぞれ６Ｖ電圧生成回路２６と−１Ｖ電圧生成回路２７
によって生成される。この６Ｖ電圧生成回路２６と−１
Ｖ電圧生成回路２７は、共に５Ｖと０Ｖの電圧から、６
Ｖと−１Ｖの電圧を生成する。６Ｖと−１Ｖの電圧は、
走査信号線クロック波形整形回路２４と映像信号線クロ
ック波形整形回路１９のように比較的低負荷の回路のみ
に供給されるため、５Ｖと０Ｖの電圧から、薄膜トラン
ジスタ回路を用いて生成することが可能である。なお、
図１に示す回路は、液晶表示パネルに組み込まれてお
り、薄膜トランジスタ１３と同じくＰｏｌｙ−ＳｉＴｒ
で構成され、同一の基板上に形成される。
４と映像信号線クロック波形整形回路１９には、電源電
圧として６Ｖと−１Ｖの電圧が供給される。この走査信
号線クロック波形整形回路２４と映像信号線クロック波
形整形回路１９に供給される６Ｖと−１Ｖの電圧は、そ
れぞれ６Ｖ電圧生成回路２６と−１Ｖ電圧生成回路２７
によって生成される。この６Ｖ電圧生成回路２６と−１
Ｖ電圧生成回路２７は、共に５Ｖと０Ｖの電圧から、６
Ｖと−１Ｖの電圧を生成する。６Ｖと−１Ｖの電圧は、
走査信号線クロック波形整形回路２４と映像信号線クロ
ック波形整形回路１９のように比較的低負荷の回路のみ
に供給されるため、５Ｖと０Ｖの電圧から、薄膜トラン
ジスタ回路を用いて生成することが可能である。なお、
図１に示す回路は、液晶表示パネルに組み込まれてお
り、薄膜トランジスタ１３と同じくＰｏｌｙ−ＳｉＴｒ
で構成され、同一の基板上に形成される。
【００１６】次に、図１に示す液晶表示パネルの動作の
概略を説明する。走査信号線シフトレジスタ回路２３
は、スタートパルス（ＤＹ）、および走査信号線クロッ
ク波形整形回路２４からの走査信号線駆動用クロック信
号（φG ，φG(inv.) ）により、走査用シフトパルスを
出力し、この走査用シフトパルスを、走査信号線駆動バ
ッファ回路２２を介して走査信号線１５に印加する。即
ち、走査信号線シフトレジスタ回路２３は、走査信号線
１５を順次選択して、選択した走査信号線１５に正のバ
イアス電圧を出力する。これにより、ゲート電極が選択
された走査信号線１５に接続される薄膜トランジスタ１
３が１走査期間オンとなる。また、映像信号線シフトレ
ジスタ回路１８は、スタートパルス（ＤＸ）、および映
像信号線クロック波形整形回路１９からの映像信号線駆
動用クロック信号（φD ，φD(inv.) ）により、各出力
端子からビデオ信号取り込み用シフトパルスを順次出力
する。このビデオ信号取り込み用シフトパルスは、映像
信号線バッファ回路１７を介して、映像信号線選択スイ
ッチ回路１６に印加される。これにより、映像信号線選
択スイッチ回路１６の対応するスイッチングトランジス
タがオンとなり、それにより、アナログ信号入力線２０
からのビデオ信号が、対応する映像信号線１４に出力さ
れる。したがって、ゲート電極が選択された走査信号線
１５に接続される薄膜トランジスタ１３を有する画素
に、サンプリングされたビデオ信号（ビデオ信号の電
圧）が書き込まれ、液晶表示パネルに表示される。
概略を説明する。走査信号線シフトレジスタ回路２３
は、スタートパルス（ＤＹ）、および走査信号線クロッ
ク波形整形回路２４からの走査信号線駆動用クロック信
号（φG ，φG(inv.) ）により、走査用シフトパルスを
出力し、この走査用シフトパルスを、走査信号線駆動バ
ッファ回路２２を介して走査信号線１５に印加する。即
ち、走査信号線シフトレジスタ回路２３は、走査信号線
１５を順次選択して、選択した走査信号線１５に正のバ
イアス電圧を出力する。これにより、ゲート電極が選択
された走査信号線１５に接続される薄膜トランジスタ１
３が１走査期間オンとなる。また、映像信号線シフトレ
ジスタ回路１８は、スタートパルス（ＤＸ）、および映
像信号線クロック波形整形回路１９からの映像信号線駆
動用クロック信号（φD ，φD(inv.) ）により、各出力
端子からビデオ信号取り込み用シフトパルスを順次出力
する。このビデオ信号取り込み用シフトパルスは、映像
信号線バッファ回路１７を介して、映像信号線選択スイ
ッチ回路１６に印加される。これにより、映像信号線選
択スイッチ回路１６の対応するスイッチングトランジス
タがオンとなり、それにより、アナログ信号入力線２０
からのビデオ信号が、対応する映像信号線１４に出力さ
れる。したがって、ゲート電極が選択された走査信号線
１５に接続される薄膜トランジスタ１３を有する画素
に、サンプリングされたビデオ信号（ビデオ信号の電
圧）が書き込まれ、液晶表示パネルに表示される。
【００１７】図１に示す映像信号線シフトレジスタ回路
１８と走査信号線シフトレジスタ回路２３の基本構成は
同一である。図２は、図１に示す映像信号線シフトレジ
スタ回路１８および走査信号線シフトレジスタ回路２３
の一例の基本単位の回路構成を示す回路図である。図２
に示すシフトレジスタ回路は、クロックドインバータ回
路（１，３，５，７）とインバータ回路（２，６）から
構成される。クロックドインバータ回路（１，７）は、
クロック信号（φ）がＨｉｇｈレベル（以下、Ｈレベル
と称する。）のときにインバータ動作となり、クロック
信号（φ）がＬｏｗレベル（以下、Ｌレベルと称す
る。）のときに不動作状態となる。また、クロックドイ
ンバータ回路（３，５）は、クロック信号（φ）の反転
クロック信号（φ(inv.)がＨレベル（即ち、クロック信
号（φ）がＬレベル）のときにインバータ動作となり、
反転クロック信号（φ(inv.)がＬレベル（即ち、クロッ
ク信号（φ）がＨレベル）のときに不動作状態となる。
したがって、クロック信号（φ）が入力される度に、出
力線（４，８）から順次シフトパルスが出力される。な
お、クロック信号（φ）および反転クロック信号（φ(i
nv.)）は、走査信号線駆動用クロック信号（φG ，φG
(inv.) ）、あるいは映像信号線駆動用クロック信号
（φD ，φD(inv.) ）である。
１８と走査信号線シフトレジスタ回路２３の基本構成は
同一である。図２は、図１に示す映像信号線シフトレジ
スタ回路１８および走査信号線シフトレジスタ回路２３
の一例の基本単位の回路構成を示す回路図である。図２
に示すシフトレジスタ回路は、クロックドインバータ回
路（１，３，５，７）とインバータ回路（２，６）から
構成される。クロックドインバータ回路（１，７）は、
クロック信号（φ）がＨｉｇｈレベル（以下、Ｈレベル
と称する。）のときにインバータ動作となり、クロック
信号（φ）がＬｏｗレベル（以下、Ｌレベルと称す
る。）のときに不動作状態となる。また、クロックドイ
ンバータ回路（３，５）は、クロック信号（φ）の反転
クロック信号（φ(inv.)がＨレベル（即ち、クロック信
号（φ）がＬレベル）のときにインバータ動作となり、
反転クロック信号（φ(inv.)がＬレベル（即ち、クロッ
ク信号（φ）がＨレベル）のときに不動作状態となる。
したがって、クロック信号（φ）が入力される度に、出
力線（４，８）から順次シフトパルスが出力される。な
お、クロック信号（φ）および反転クロック信号（φ(i
nv.)）は、走査信号線駆動用クロック信号（φG ，φG
(inv.) ）、あるいは映像信号線駆動用クロック信号
（φD ，φD(inv.) ）である。
【００１８】図３は、図２に示すクロックドインバータ
回路（１，３，５，７）の一例の回路構成を示す回路図
である。クロックドインバータ回路は、ｐＭＯＳ薄膜ト
ランジスタ（３１，３２）と、ｎＭＯＳ薄膜トランジス
タ（３３，３４）との直列回路で構成される。ここで、
ｐＭＯＳ薄膜トランジスタ３２とｎＭＯＳ薄膜トランジ
スタ３３のゲート電極には、入力電圧（Ｖｉｎ）が印加
され、ｎＭＯＳ薄膜トランジスタ３４のゲート電極には
クロック信号（φ）が印加され、また、ｐＭＯＳ薄膜ト
ランジスタ３１のゲート電極には、反転クロック信号
（φ(inv.)）が印加される。また、クロックドインバー
タ回路（１，３，５，７）には、電源電位として５Ｖと
０Ｖの電圧が供給される。
回路（１，３，５，７）の一例の回路構成を示す回路図
である。クロックドインバータ回路は、ｐＭＯＳ薄膜ト
ランジスタ（３１，３２）と、ｎＭＯＳ薄膜トランジス
タ（３３，３４）との直列回路で構成される。ここで、
ｐＭＯＳ薄膜トランジスタ３２とｎＭＯＳ薄膜トランジ
スタ３３のゲート電極には、入力電圧（Ｖｉｎ）が印加
され、ｎＭＯＳ薄膜トランジスタ３４のゲート電極には
クロック信号（φ）が印加され、また、ｐＭＯＳ薄膜ト
ランジスタ３１のゲート電極には、反転クロック信号
（φ(inv.)）が印加される。また、クロックドインバー
タ回路（１，３，５，７）には、電源電位として５Ｖと
０Ｖの電圧が供給される。
【００１９】図４は、図１に示す走査信号線クロック波
形整形回路２４と映像信号線クロック波形整形回路１９
の一例の基本単位の回路構成を示す回路図である。同図
に示す走査信号線クロック波形整形回路２４と映像信号
線クロック波形整形回路１９は、インバータ回路６１
と、インバータ回路６２の直列回路で構成され、インバ
ータ回路（６１，６２）は、入力される垂直駆動用クロ
ック信号（ＣＬＹ）（または水平駆動用クロック信号
（ＣＬＸ））を波形整形して、走査信号線駆動用クロッ
ク信号（φG ，φG(inv.) ）（または映像信号線駆動用
クロック信号（φD ，φD(inv.) ））を出力する。ま
た、走査信号線クロック波形整形回路２４と映像信号線
クロック波形整形回路１９には、電源電位として６Ｖと
−１Ｖの電圧が供給される。このように、本実施の形態
では、走査信号線クロック波形整形回路２４と映像信号
線クロック波形整形回路１９は、６Ｖと−１Ｖの駆動電
圧で駆動されるため、ｐＭＯＳ薄膜トランジスタ３１と
ｎＭＯＳ薄膜トランジスタ３４のゲート電極に印加され
るクロック信号（φ）および反転クロック信号（φ(in
v.)）の電圧レベルは、６Ｖと−１Ｖとなる。
形整形回路２４と映像信号線クロック波形整形回路１９
の一例の基本単位の回路構成を示す回路図である。同図
に示す走査信号線クロック波形整形回路２４と映像信号
線クロック波形整形回路１９は、インバータ回路６１
と、インバータ回路６２の直列回路で構成され、インバ
ータ回路（６１，６２）は、入力される垂直駆動用クロ
ック信号（ＣＬＹ）（または水平駆動用クロック信号
（ＣＬＸ））を波形整形して、走査信号線駆動用クロッ
ク信号（φG ，φG(inv.) ）（または映像信号線駆動用
クロック信号（φD ，φD(inv.) ））を出力する。ま
た、走査信号線クロック波形整形回路２４と映像信号線
クロック波形整形回路１９には、電源電位として６Ｖと
−１Ｖの電圧が供給される。このように、本実施の形態
では、走査信号線クロック波形整形回路２４と映像信号
線クロック波形整形回路１９は、６Ｖと−１Ｖの駆動電
圧で駆動されるため、ｐＭＯＳ薄膜トランジスタ３１と
ｎＭＯＳ薄膜トランジスタ３４のゲート電極に印加され
るクロック信号（φ）および反転クロック信号（φ(in
v.)）の電圧レベルは、６Ｖと−１Ｖとなる。
【００２０】クロックドインバータ回路（１，３，５，
７）の出力（Ｖｏｕｔ）は、ｎＭＯＳ薄膜トランジスタ
（３３，３４）、あるいは、ｐＭＯＳ薄膜トランジスタ
（３１、３２）の直列出力として得られる。しかしなが
ら、ｐＭＯＳ薄膜トランジスタ３１とｎＭＯＳ薄膜トラ
ンジスタ３４のゲート電極には、電圧レベルが、５Ｖよ
り高電圧の６Ｖと、０Ｖより低電圧の−１Ｖのクロック
信号が印加される。一般に、飽和領域において、ＭＯＳ
トランジスタのドレイン電流（ＩDS）は、下記（１）式
で表される。
７）の出力（Ｖｏｕｔ）は、ｎＭＯＳ薄膜トランジスタ
（３３，３４）、あるいは、ｐＭＯＳ薄膜トランジスタ
（３１、３２）の直列出力として得られる。しかしなが
ら、ｐＭＯＳ薄膜トランジスタ３１とｎＭＯＳ薄膜トラ
ンジスタ３４のゲート電極には、電圧レベルが、５Ｖよ
り高電圧の６Ｖと、０Ｖより低電圧の−１Ｖのクロック
信号が印加される。一般に、飽和領域において、ＭＯＳ
トランジスタのドレイン電流（ＩDS）は、下記（１）式
で表される。
【００２１】
【数１】 ＩDS＝ｋ（ＶGS−ＶT ）2 ・・・・・・・・・・・・・・・ （１） ここで、ｋは定数、ＶGSはソース・ゲート間電圧、ＶT
はしきい値電圧である。
はしきい値電圧である。
【００２２】したがって、図３に示すｐＭＯＳ薄膜トラ
ンジスタ３１とｎＭＯＳ薄膜トランジスタ３４では、ソ
ース・ゲート間電圧（ＶGS）を大きくでき、ドレイン電
流（ＩDS）を増加させることができる。そのため、本実
施の形態においては、クロックドインバータ回路（１，
３，５，７）の出力（Ｖｏｕｔ）の出力インピーダンス
を十分に低くすることができる。
ンジスタ３１とｎＭＯＳ薄膜トランジスタ３４では、ソ
ース・ゲート間電圧（ＶGS）を大きくでき、ドレイン電
流（ＩDS）を増加させることができる。そのため、本実
施の形態においては、クロックドインバータ回路（１，
３，５，７）の出力（Ｖｏｕｔ）の出力インピーダンス
を十分に低くすることができる。
【００２３】このように、本実施の形態においては、映
像信号線シフトレジスタ回路１８と走査信号線シフトレ
ジスタ回路２３に供給する電源電位を低電圧化しても、
ｐＭＯＳ薄膜トランジスタ３１とｎＭＯＳ薄膜トランジ
スタ３４の動作速度を高速化することが可能となる。
像信号線シフトレジスタ回路１８と走査信号線シフトレ
ジスタ回路２３に供給する電源電位を低電圧化しても、
ｐＭＯＳ薄膜トランジスタ３１とｎＭＯＳ薄膜トランジ
スタ３４の動作速度を高速化することが可能となる。
【００２４】また、薄膜トランジスタの製造プロセスと
して、高温プロセスおよび低温プロセスとが知られてい
る（「日経エレクトロニクス」，日経マグロウヒル社，
１９９４年２月２８日，ｐｐ１０３〜ｐｐ１０９、参
照）。これらの製造プロセスにより製造される薄膜トラ
ンジスタにおいては、しきい値電圧（ＶT ）にバラツキ
が生じやすい。しかしながら、本実施の形態では、図３
に示すｐＭＯＳ薄膜トランジスタ３１とｎＭＯＳ薄膜ト
ランジスタ３４では、ソース・ゲート間電圧（ＶGS）を
大きくできるので、前記した理由により、薄膜トランジ
スタのしきい値電圧（ＶT ）にバラツキが生じても、し
きい値電圧（ＶT ）のバラツキの影響を少なくすること
が可能である。なお、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶
表示装置の液晶表示パネルとして、表示サイズが大きい
ものを製造する場合に、この薄膜トランジスタのしきい
値電圧（ＶT ）のバラツキが特に大きくなるので、本発
明は、液晶表示パネルの表示サイズが１０インチ以上の
場合に特に有効である。
して、高温プロセスおよび低温プロセスとが知られてい
る（「日経エレクトロニクス」，日経マグロウヒル社，
１９９４年２月２８日，ｐｐ１０３〜ｐｐ１０９、参
照）。これらの製造プロセスにより製造される薄膜トラ
ンジスタにおいては、しきい値電圧（ＶT ）にバラツキ
が生じやすい。しかしながら、本実施の形態では、図３
に示すｐＭＯＳ薄膜トランジスタ３１とｎＭＯＳ薄膜ト
ランジスタ３４では、ソース・ゲート間電圧（ＶGS）を
大きくできるので、前記した理由により、薄膜トランジ
スタのしきい値電圧（ＶT ）にバラツキが生じても、し
きい値電圧（ＶT ）のバラツキの影響を少なくすること
が可能である。なお、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶
表示装置の液晶表示パネルとして、表示サイズが大きい
ものを製造する場合に、この薄膜トランジスタのしきい
値電圧（ＶT ）のバラツキが特に大きくなるので、本発
明は、液晶表示パネルの表示サイズが１０インチ以上の
場合に特に有効である。
【００２５】また、一般の単結晶シリコン（Ｓｉ）の一
主面上に形成される半導体集積回路装置により、本実施
の形態のようなクロックドインバータ回路（１，３，
５，７）を構成する場合には、ｐまたはｎ型半導体基板
と、ｐまたはｎウェル領域を分離する必要があるが、本
実施の形態では、そのようなウェル分離が必要ない。
主面上に形成される半導体集積回路装置により、本実施
の形態のようなクロックドインバータ回路（１，３，
５，７）を構成する場合には、ｐまたはｎ型半導体基板
と、ｐまたはｎウェル領域を分離する必要があるが、本
実施の形態では、そのようなウェル分離が必要ない。
【００２６】以下、本実施の形態のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示装置と、従来のＰｏｌｙ−ＳｉＴｒ−
ＴＦＴ液晶表示装置の違いを説明する。図５は、従来の
Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パ
ネルの概略構成を示すブロック図である。同図におい
て、１１２は液晶容量、１１３は薄膜トランジスタ（Ｐ
ｏｌｙ−ＳｉＴｒ）、１１４は映像信号線、１１５は走
査信号線、１１６は映像信号線選択スイッチ回路、１１
７は映像信号線バッファ回路、１１８は映像信号線シフ
トレジスタ回路、１１９は映像信号線クロック波形整形
回路、１２０はアナログ信号入力線、１２２は走査信号
線駆動バッファ回路、１２３は走査信号線シフトレジス
タ回路、１２４は走査信号線クロック波形整形回路であ
る。
−ＴＦＴ液晶表示装置と、従来のＰｏｌｙ−ＳｉＴｒ−
ＴＦＴ液晶表示装置の違いを説明する。図５は、従来の
Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パ
ネルの概略構成を示すブロック図である。同図におい
て、１１２は液晶容量、１１３は薄膜トランジスタ（Ｐ
ｏｌｙ−ＳｉＴｒ）、１１４は映像信号線、１１５は走
査信号線、１１６は映像信号線選択スイッチ回路、１１
７は映像信号線バッファ回路、１１８は映像信号線シフ
トレジスタ回路、１１９は映像信号線クロック波形整形
回路、１２０はアナログ信号入力線、１２２は走査信号
線駆動バッファ回路、１２３は走査信号線シフトレジス
タ回路、１２４は走査信号線クロック波形整形回路であ
る。
【００２７】従来の液晶表示パネルは、映像信号線クロ
ック波形整形回路１１９と走査信号線クロック波形整形
回路１２４に、電源電位として５Ｖと０Ｖの電圧が供給
されている以外は、本実施の形態の液晶表示パネルと同
じであるので、従来の液晶表示パネルの動作説明は省略
する。
ック波形整形回路１１９と走査信号線クロック波形整形
回路１２４に、電源電位として５Ｖと０Ｖの電圧が供給
されている以外は、本実施の形態の液晶表示パネルと同
じであるので、従来の液晶表示パネルの動作説明は省略
する。
【００２８】また、映像信号線シフトレジスタ回路１１
８及び走査信号線シフトレジスタ回路１２３の基本単位
の回路構成も、図２と同じであるので、映像信号線シフ
トレジスタ回路１１８及び走査信号線シフトレジスタ回
路１２３の基本単位の回路構成の図示は省略する。
８及び走査信号線シフトレジスタ回路１２３の基本単位
の回路構成も、図２と同じであるので、映像信号線シフ
トレジスタ回路１１８及び走査信号線シフトレジスタ回
路１２３の基本単位の回路構成の図示は省略する。
【００２９】図６は、従来例の映像信号線シフトレジス
タ回路１１８及び走査信号線シフトレジスタ回路１２３
に用いられるクロックドインバータ回路の一例の回路構
成を示す回路図である。従来の映像信号線シフトレジス
タ回路１１８及び走査信号線シフトレジスタ回路１２３
に用いられるクロックドインバータ回路は、ｐＭＯＳ薄
膜トランジスタ（１３１，１３２）と、ｎＭＯＳ薄膜ト
ランジスタ（１３３，１３４）との直列回路で構成され
る。ここで、ｎＭＯＳ薄膜トランジスタ１３４のゲート
電極にはクロック信号（φ）が印加され、また、ｐＭＯ
Ｓ薄膜トランジスタ３１のゲート電極には、反転クロッ
ク信号（φ(inv.)）が印加される。この場合に、クロッ
ク信号（φ）およびクロック信号（φ(inv.)）の電圧レ
ベルは、５Ｖと０Ｖである。
タ回路１１８及び走査信号線シフトレジスタ回路１２３
に用いられるクロックドインバータ回路の一例の回路構
成を示す回路図である。従来の映像信号線シフトレジス
タ回路１１８及び走査信号線シフトレジスタ回路１２３
に用いられるクロックドインバータ回路は、ｐＭＯＳ薄
膜トランジスタ（１３１，１３２）と、ｎＭＯＳ薄膜ト
ランジスタ（１３３，１３４）との直列回路で構成され
る。ここで、ｎＭＯＳ薄膜トランジスタ１３４のゲート
電極にはクロック信号（φ）が印加され、また、ｐＭＯ
Ｓ薄膜トランジスタ３１のゲート電極には、反転クロッ
ク信号（φ(inv.)）が印加される。この場合に、クロッ
ク信号（φ）およびクロック信号（φ(inv.)）の電圧レ
ベルは、５Ｖと０Ｖである。
【００３０】このように、従来のクロックドインバータ
回路では、ｐＭＯＳ薄膜トランジスタ１３１とｎＭＯＳ
薄膜トランジスタ１３４のゲート電極に、電圧レベルが
５Ｖと０Ｖのクロック信号（φ）および反転クロック信
号（φ(inv.)）が印加される。
回路では、ｐＭＯＳ薄膜トランジスタ１３１とｎＭＯＳ
薄膜トランジスタ１３４のゲート電極に、電圧レベルが
５Ｖと０Ｖのクロック信号（φ）および反転クロック信
号（φ(inv.)）が印加される。
【００３１】そのため、従来例においては、映像信号線
シフトレジスタ回路１１８と走査信号線シフトレジスタ
回路１２３に供給する電源電位を低電圧化すると、クロ
ックドインバータ回路のｐＭＯＳ薄膜トランジスタ１３
１とｎＭＯＳ薄膜トランジスタ１３４の動作速度が低下
し、クロックドインバータ回路の出力（Ｖｏｕｔ）の出
力インピーダンスを低くすることができなかった。
シフトレジスタ回路１１８と走査信号線シフトレジスタ
回路１２３に供給する電源電位を低電圧化すると、クロ
ックドインバータ回路のｐＭＯＳ薄膜トランジスタ１３
１とｎＭＯＳ薄膜トランジスタ１３４の動作速度が低下
し、クロックドインバータ回路の出力（Ｖｏｕｔ）の出
力インピーダンスを低くすることができなかった。
【００３２】図７は、図１に示す映像信号線シフトレジ
スタ回路１８および走査信号線シフトレジスタ回路２３
の他の例の基本単位の回路構成を示す回路図である。図
７に示すシフトレジスタ回路は、ＣＭＯＳスイッチイン
バータ回路（５１，５３，５５，５７）と、インバータ
回路（５２，５６）とから構成される。ＣＭＯＳスイッ
チインバータ回路（５１，５７）は、クロック信号
（φ）がＨｉｇｈレベル（以下、Ｈレベルと称する。）
のときにインバータ動作となり、クロック信号（φ）が
Ｌｏｗレベル（以下、Ｌレベルと称する。）のときに不
動作状態となる。ＣＭＯＳスイッチインバータ回路（５
３，５５）は、クロック信号（φ）の反転クロック信号
（φ(inv.)がＨレベル（即ち、クロック信号（φ）がＬ
レベル）のときにインバータ動作となり、反転クロック
信号（φ(inv.)がＬレベル（即ち、クロック信号（φ）
がＨレベル）のときに不動作状態となる。したがって、
クロック信号（φ）が入力される度に、出力線（５４，
５８）から順次シフトパルスが出力される。
スタ回路１８および走査信号線シフトレジスタ回路２３
の他の例の基本単位の回路構成を示す回路図である。図
７に示すシフトレジスタ回路は、ＣＭＯＳスイッチイン
バータ回路（５１，５３，５５，５７）と、インバータ
回路（５２，５６）とから構成される。ＣＭＯＳスイッ
チインバータ回路（５１，５７）は、クロック信号
（φ）がＨｉｇｈレベル（以下、Ｈレベルと称する。）
のときにインバータ動作となり、クロック信号（φ）が
Ｌｏｗレベル（以下、Ｌレベルと称する。）のときに不
動作状態となる。ＣＭＯＳスイッチインバータ回路（５
３，５５）は、クロック信号（φ）の反転クロック信号
（φ(inv.)がＨレベル（即ち、クロック信号（φ）がＬ
レベル）のときにインバータ動作となり、反転クロック
信号（φ(inv.)がＬレベル（即ち、クロック信号（φ）
がＨレベル）のときに不動作状態となる。したがって、
クロック信号（φ）が入力される度に、出力線（５４，
５８）から順次シフトパルスが出力される。
【００３３】図８は、図７に示すＣＭＯＳスイッチイン
バータ回路（５１，５３，５５，５７）の回路構成を示
す回路図である。ＣＭＯＳスイッチインバータ回路は、
ｐＭＯＳ薄膜トランジスタ４１とｎＭＯＳ薄膜トランジ
スタ４４とで構成されるトランスファゲート回路（ＣＭ
ＯＳスイッチ回路）と、ｐＭＯＳ薄膜トランジスタ４２
とｎＭＯＳ薄膜トランジスタ４３とで構成されるインバ
ータ回路とから構成される。ここで、ｎＭＯＳ薄膜トラ
ンジスタ４４のゲート電極にはクロック信号（φ）が印
加され、また、ｐＭＯＳ薄膜トランジスタ４１のゲート
電極には、反転クロック信号（φ(inv.)）が印加され
る。ＣＭＯＳスイッチインバータ回路（５１，５３，５
５，５７）の駆動電圧は基本的には５Ｖと０Ｖである
が、走査信号線クロック波形整形回路２４と映像信号線
クロック波形整形回路１９は、電源電位として６Ｖと−
１Ｖの電圧が供給され、走査信号線クロック波形整形回
路２４と映像信号線クロック波形整形回路１９は、６Ｖ
と−１Ｖで駆動されるため、ｐＭＯＳ薄膜トランジスタ
４１とｎＭＯＳ薄膜トランジスタ４４のゲート電極に印
加されるクロック信号（φ）および反転クロック信号
（φ(inv.)）の電圧レベルは、６Ｖと−１Ｖとなる。
バータ回路（５１，５３，５５，５７）の回路構成を示
す回路図である。ＣＭＯＳスイッチインバータ回路は、
ｐＭＯＳ薄膜トランジスタ４１とｎＭＯＳ薄膜トランジ
スタ４４とで構成されるトランスファゲート回路（ＣＭ
ＯＳスイッチ回路）と、ｐＭＯＳ薄膜トランジスタ４２
とｎＭＯＳ薄膜トランジスタ４３とで構成されるインバ
ータ回路とから構成される。ここで、ｎＭＯＳ薄膜トラ
ンジスタ４４のゲート電極にはクロック信号（φ）が印
加され、また、ｐＭＯＳ薄膜トランジスタ４１のゲート
電極には、反転クロック信号（φ(inv.)）が印加され
る。ＣＭＯＳスイッチインバータ回路（５１，５３，５
５，５７）の駆動電圧は基本的には５Ｖと０Ｖである
が、走査信号線クロック波形整形回路２４と映像信号線
クロック波形整形回路１９は、電源電位として６Ｖと−
１Ｖの電圧が供給され、走査信号線クロック波形整形回
路２４と映像信号線クロック波形整形回路１９は、６Ｖ
と−１Ｖで駆動されるため、ｐＭＯＳ薄膜トランジスタ
４１とｎＭＯＳ薄膜トランジスタ４４のゲート電極に印
加されるクロック信号（φ）および反転クロック信号
（φ(inv.)）の電圧レベルは、６Ｖと−１Ｖとなる。
【００３４】ｐＭＯＳ薄膜トランジスタ４２とｎＭＯＳ
薄膜トランジスタ４３とで構成されるインバータ回路の
入力（Ｖｉｎ）は、前段のインバータ回路を構成する薄
膜トランジスタと、ｐＭＯＳ薄膜トランジスタ４１とｎ
ＭＯＳ薄膜トランジスタ４４とで構成されるトランスフ
ァゲート回路の直列出力として得られる。この場合に、
ｐＭＯＳ薄膜トランジスタ４１とｎＭＯＳ薄膜トランジ
スタ４４のゲート電極には、５Ｖより高電圧の６Ｖと、
０Ｖより低電圧の−１Ｖの電圧が印加されるため、図８
に示すＣＭＯＳスイッチインバータ回路においては、ｐ
ＭＯＳ薄膜トランジスタ４２とｎＭＯＳ薄膜トランジス
タ４３とで構成されるインバータ回路の入力ゲートに対
する、前段からの出力インピーダンスを十分に低くする
ことができる。
薄膜トランジスタ４３とで構成されるインバータ回路の
入力（Ｖｉｎ）は、前段のインバータ回路を構成する薄
膜トランジスタと、ｐＭＯＳ薄膜トランジスタ４１とｎ
ＭＯＳ薄膜トランジスタ４４とで構成されるトランスフ
ァゲート回路の直列出力として得られる。この場合に、
ｐＭＯＳ薄膜トランジスタ４１とｎＭＯＳ薄膜トランジ
スタ４４のゲート電極には、５Ｖより高電圧の６Ｖと、
０Ｖより低電圧の−１Ｖの電圧が印加されるため、図８
に示すＣＭＯＳスイッチインバータ回路においては、ｐ
ＭＯＳ薄膜トランジスタ４２とｎＭＯＳ薄膜トランジス
タ４３とで構成されるインバータ回路の入力ゲートに対
する、前段からの出力インピーダンスを十分に低くする
ことができる。
【００３５】図９は、本実施の形態のＰｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示装置の液晶表示パネルの他の例の概
略構成を示す回路図である。なお、図９は回路図である
が、実際の幾何学的配置に対応して描かれており、ま
た、本実施の形態の液晶表示パネルでは、走査信号線１
５が（ｍ）本で構成され、映像信号線１４が（ｎ）本で
構成されているが、図９では、走査信号線１５は５本、
映像信号線１４は７本しか図示していない。また、図９
に示す液晶表示パネルでは、アナログ信号入力線２０を
６分割して、映像信号線シフトレジスタ回路１８の動作
速度を低下させるようにしている。前記した如く、マト
リクス状に配置された各画素の各列毎の各薄膜トランジ
スタ１３のドレイン領域は、それぞれ映像信号線１４に
接続され、この映像信号線１４は、それぞれ映像信号線
選択スイッチ回路１６を構成するスイッチングトランジ
スタ（ＳＨ１〜ＳＨ７）を介して、対応するアナログ信
号入力線（２０ａ〜２０ｆ）に接続される。このスイッ
チングトランジスタ（ＳＨ１〜ＳＨ７）は６個ずつグル
ープ化され、各グループを構成する各スイッチングトラ
ンジスタ（ＳＨ１〜ＳＨ６）（あるいはＳＨ７〜ＳＨ１
２（図示せず））のゲート電極には、映像信号線バッフ
ァ回路１７を介して、映像信号線シフトレジスタ回路１
８の各出力端子（ＳＧ１，ＳＧ２）から出力されるビデ
オ信号取り込み用シフトパルスが印加される。なお、図
９に示す液晶表示パネルにおいて、ＳＧ１およびＳＧ２
は、それぞれ映像信号線走査シフトレジスタ回路１８の
第１番目および第２番目の出力端子を示している。
ｒ−ＴＦＴ液晶表示装置の液晶表示パネルの他の例の概
略構成を示す回路図である。なお、図９は回路図である
が、実際の幾何学的配置に対応して描かれており、ま
た、本実施の形態の液晶表示パネルでは、走査信号線１
５が（ｍ）本で構成され、映像信号線１４が（ｎ）本で
構成されているが、図９では、走査信号線１５は５本、
映像信号線１４は７本しか図示していない。また、図９
に示す液晶表示パネルでは、アナログ信号入力線２０を
６分割して、映像信号線シフトレジスタ回路１８の動作
速度を低下させるようにしている。前記した如く、マト
リクス状に配置された各画素の各列毎の各薄膜トランジ
スタ１３のドレイン領域は、それぞれ映像信号線１４に
接続され、この映像信号線１４は、それぞれ映像信号線
選択スイッチ回路１６を構成するスイッチングトランジ
スタ（ＳＨ１〜ＳＨ７）を介して、対応するアナログ信
号入力線（２０ａ〜２０ｆ）に接続される。このスイッ
チングトランジスタ（ＳＨ１〜ＳＨ７）は６個ずつグル
ープ化され、各グループを構成する各スイッチングトラ
ンジスタ（ＳＨ１〜ＳＨ６）（あるいはＳＨ７〜ＳＨ１
２（図示せず））のゲート電極には、映像信号線バッフ
ァ回路１７を介して、映像信号線シフトレジスタ回路１
８の各出力端子（ＳＧ１，ＳＧ２）から出力されるビデ
オ信号取り込み用シフトパルスが印加される。なお、図
９に示す液晶表示パネルにおいて、ＳＧ１およびＳＧ２
は、それぞれ映像信号線走査シフトレジスタ回路１８の
第１番目および第２番目の出力端子を示している。
【００３６】図９に示す走査信号線シフトレジスタ回路
２３は、スタートパルス（ＤＹ）および走査信号線駆動
用クロック信号（φG ，φG(inv.) ）により走査信号線
１５を順次選択して、選択した走査信号線１５に正のバ
イアス電圧を出力する。これにより、各行の薄膜トラン
ジスタ１３が順次オンとなる。また、映像信号線走査シ
フトレジスタ回路１８は、スタートパルス（ＤＸ）およ
び映像信号線駆動用クロック信号（φD ，φD(inv.) ）
により、順次各出力端子（ＳＧ１，ＳＧ２）からビデオ
信号取り込み用シフトパルスを出力する。このビデオ信
号取り込み用シフトパルスは、映像信号線バッファ回路
１７で電流が増幅され、また、電圧レベルが変換され
て、映像信号線選択スイッチ回路１６の各スイッチング
トランジスタ（ＳＨ１〜ＳＨ７）のゲート電極に印加さ
れる。これにより、各グループを構成する各スイッチン
グトランジスタ（ＳＨ１〜ＳＨ６、あるいは、ＳＨ７〜
ＳＨ１２）がオンとなり、それにより、アナログ信号入
力線（２０ａ〜２０ｆ）から６分割されたビデオ信号
が、対応する６本の映像信号線１４に出力される。
２３は、スタートパルス（ＤＹ）および走査信号線駆動
用クロック信号（φG ，φG(inv.) ）により走査信号線
１５を順次選択して、選択した走査信号線１５に正のバ
イアス電圧を出力する。これにより、各行の薄膜トラン
ジスタ１３が順次オンとなる。また、映像信号線走査シ
フトレジスタ回路１８は、スタートパルス（ＤＸ）およ
び映像信号線駆動用クロック信号（φD ，φD(inv.) ）
により、順次各出力端子（ＳＧ１，ＳＧ２）からビデオ
信号取り込み用シフトパルスを出力する。このビデオ信
号取り込み用シフトパルスは、映像信号線バッファ回路
１７で電流が増幅され、また、電圧レベルが変換され
て、映像信号線選択スイッチ回路１６の各スイッチング
トランジスタ（ＳＨ１〜ＳＨ７）のゲート電極に印加さ
れる。これにより、各グループを構成する各スイッチン
グトランジスタ（ＳＨ１〜ＳＨ６、あるいは、ＳＨ７〜
ＳＨ１２）がオンとなり、それにより、アナログ信号入
力線（２０ａ〜２０ｆ）から６分割されたビデオ信号
が、対応する６本の映像信号線１４に出力される。
【００３７】前記図９に示す液晶表示パネルは、多色表
示可能なカラー液晶表示パネルであってもよく、その場
合には、Ｒ・Ｇ・Ｂのビデオ信号を６相に分割し、液晶
表示パネルのビデオ映像信号線（２０ａ〜２０ｆ）に供
給するようにすればよい。但し、多色表示可能なカラー
液晶表示パネルにおいては、図９に示す液晶表示パネル
に、Ｒ・Ｇ・Ｂ用の薄膜トランジスタ１３、Ｒ・Ｇ・Ｂ
用の映像信号線１４およびカラーフィルタを設け、Ｒ・
Ｇ・Ｂのビデオ信号をそれぞれの映像信号線１４に供給
する必要がある。
示可能なカラー液晶表示パネルであってもよく、その場
合には、Ｒ・Ｇ・Ｂのビデオ信号を６相に分割し、液晶
表示パネルのビデオ映像信号線（２０ａ〜２０ｆ）に供
給するようにすればよい。但し、多色表示可能なカラー
液晶表示パネルにおいては、図９に示す液晶表示パネル
に、Ｒ・Ｇ・Ｂ用の薄膜トランジスタ１３、Ｒ・Ｇ・Ｂ
用の映像信号線１４およびカラーフィルタを設け、Ｒ・
Ｇ・Ｂのビデオ信号をそれぞれの映像信号線１４に供給
する必要がある。
【００３８】なお、前記各実施の形態では、本発明をポ
リ・シリコン・トランジスタを使用したＴＦＴ方式の液
晶表示装置に適用した実施の形態について説明したが、
本発明はこれに限定されるものではなく、本発明は、ア
モルファス・シリコン・トランジスタを使用したＴＦＴ
方式の液晶表示装置に適用可能である。以上、本発明者
によってなされた発明を、前記実施の形態に基づき具体
的に説明したが、本発明は、前記実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは勿論である。
リ・シリコン・トランジスタを使用したＴＦＴ方式の液
晶表示装置に適用した実施の形態について説明したが、
本発明はこれに限定されるものではなく、本発明は、ア
モルファス・シリコン・トランジスタを使用したＴＦＴ
方式の液晶表示装置に適用可能である。以上、本発明者
によってなされた発明を、前記実施の形態に基づき具体
的に説明したが、本発明は、前記実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは勿論である。
【００３９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００４０】（１）本発明によれば、薄膜トランジスタ
で構成される半導体集積回路装置の電源電圧を低電圧化
しても、薄膜トランジスタの動作速度を高速化すること
が可能となる。 （２）本発明によれば、画像表示装置の低消費電力化と
多画素化とを、同時に達成することが可能となる。
で構成される半導体集積回路装置の電源電圧を低電圧化
しても、薄膜トランジスタの動作速度を高速化すること
が可能となる。 （２）本発明によれば、画像表示装置の低消費電力化と
多画素化とを、同時に達成することが可能となる。
【図１】本発明の実施の形態のＰｏｌｙ−ＳｉＴｒ−Ｔ
ＦＴ液晶表示装置の液晶表示パネルの概略構成を示すブ
ロック図である。
ＦＴ液晶表示装置の液晶表示パネルの概略構成を示すブ
ロック図である。
【図２】図１に示す映像信号線シフトレジスタ回路およ
び走査信号線シフトレジスタ回路の一例の基本単位の回
路構成を示す回路図である。
び走査信号線シフトレジスタ回路の一例の基本単位の回
路構成を示す回路図である。
【図３】図２に示すクロックドインバータ回路の一例の
回路構成を示す回路図である。
回路構成を示す回路図である。
【図４】図１に示す走査信号線クロック波形整形回路と
映像信号線クロック波形整形回路一例の回路構成を示す
回路図である。
映像信号線クロック波形整形回路一例の回路構成を示す
回路図である。
【図５】従来のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装
置の液晶表示パネルの概略構成を示すブロック図であ
る。
置の液晶表示パネルの概略構成を示すブロック図であ
る。
【図６】従来例の映像信号線シフトレジスタ回路と走査
信号線シフトレジスタ回路に用いられるクロックドイン
バータ回路の一例の回路構成を示す回路図である。
信号線シフトレジスタ回路に用いられるクロックドイン
バータ回路の一例の回路構成を示す回路図である。
【図７】図１に示す映像信号線シフトレジスタ回路およ
び走査信号線シフトレジスタ回路の他の例の基本単位の
回路構成を示す回路図である。
び走査信号線シフトレジスタ回路の他の例の基本単位の
回路構成を示す回路図である。
【図８】図７に示すＣＭＯＳスイッチインバータ回路の
回路構成を示す回路図である。
回路構成を示す回路図である。
【図９】本実施の形態のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液
晶表示装置の液晶表示パネルの他の例の概略構成を示す
回路図である。
晶表示装置の液晶表示パネルの他の例の概略構成を示す
回路図である。
１，３，５，７…クロックドインバータ回路、２，６，
５２，５６，６１，６２…インバータ回路、４，８，５
４，５８…出力線、１１…画素領域、１２，１１２…液
晶容量、１３，１１３…薄膜トランジスタ（Ｐｏｌｙ−
ＳｉＴｒ）、１４，１１４…映像信号線（ドレイン映像
信号線または垂直映像信号線）、１５，１１５…走査信
号線（ゲート映像信号線または水平映像信号線）、１
６，１１６…映像信号線選択スイッチ回路、１７，１１
７…映像信号線バッファ回路、１８，１１８…映像信号
線シフトレジスタ回路、１９，１１９…映像信号線クロ
ック波形整形回路、２０，２０ａ〜２０ｆ，１２０…ア
ナログ信号入力線、２２，１２２…走査信号線駆動バッ
ファ回路、２３，１２３…走査信号線シフトレジスタ回
路、２４，１２４…走査信号線クロック波形整形回路、
２６…６Ｖ電圧生成回路、２７…−１Ｖ電圧生成回路、
３１，３２，４１，４２，１３１，１３２…ｐＭＯＳ薄
膜トランジスタ、３３，３４，４３，４４，１３３，１
３４…ｎＭＯＳ薄膜トランジスタ、５１，５３，５５，
５７…ＣＭＯＳスイッチインバータ回路、Ｃ…容量線、
Ｃａｄｄ…保持容量、ＳＨ１〜ＳＨ７…スイッチングト
ランジスタ、ＳＧ１，ＳＧ２…出力端子。
５２，５６，６１，６２…インバータ回路、４，８，５
４，５８…出力線、１１…画素領域、１２，１１２…液
晶容量、１３，１１３…薄膜トランジスタ（Ｐｏｌｙ−
ＳｉＴｒ）、１４，１１４…映像信号線（ドレイン映像
信号線または垂直映像信号線）、１５，１１５…走査信
号線（ゲート映像信号線または水平映像信号線）、１
６，１１６…映像信号線選択スイッチ回路、１７，１１
７…映像信号線バッファ回路、１８，１１８…映像信号
線シフトレジスタ回路、１９，１１９…映像信号線クロ
ック波形整形回路、２０，２０ａ〜２０ｆ，１２０…ア
ナログ信号入力線、２２，１２２…走査信号線駆動バッ
ファ回路、２３，１２３…走査信号線シフトレジスタ回
路、２４，１２４…走査信号線クロック波形整形回路、
２６…６Ｖ電圧生成回路、２７…−１Ｖ電圧生成回路、
３１，３２，４１，４２，１３１，１３２…ｐＭＯＳ薄
膜トランジスタ、３３，３４，４３，４４，１３３，１
３４…ｎＭＯＳ薄膜トランジスタ、５１，５３，５５，
５７…ＣＭＯＳスイッチインバータ回路、Ｃ…容量線、
Ｃａｄｄ…保持容量、ＳＨ１〜ＳＨ７…スイッチングト
ランジスタ、ＳＧ１，ＳＧ２…出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 2H092 JA24 NA26 PA06 2H093 NA06 NC01 NC22 ND38 ND39 ND43 NE07 5C006 AA01 AA16 AA22 AF72 BB16 BC02 BC03 BC13 BC16 BF03 BF05 BF27 BF32 BF45 FA11 FA46 FA47 5C094 AA05 AA13 AA22 AA24 BA03 BA43 CA19 CA24 DB04 EA04 EA07 FA01 FB02 FB14 GA10
Claims (14)
- 【請求項１】 薄膜トランジスタで構成される半導体集
積回路装置であって、 電源電圧として、第１の高電圧（ＶＨ１）と第１の低電
圧（ＶＬ１）とが供給される第１の回路部と、 電源電圧として、第２の高電圧（ＶＨ２）と第２の低電
圧（ＶＬ２）とが供給される第２の回路部とを有し、 前記第１の高電圧（ＶＨ１）は、前記第２の高電圧（Ｖ
Ｈ２）よりも高電圧であり、また、前記第１の低電圧
（ＶＬ１）は、前記第２の低電圧（ＶＬ２）よりも低電
圧であることを特徴とする半導体集積回路装置。 - 【請求項２】 前記第２の高電圧（ＶＨ２）と第２の低
電圧（ＶＬ２）とから、前記第１の高電圧（ＶＨ１）と
第１の低電圧（ＶＬ１）とを生成する電圧生成手段を有
することを特徴とする請求項１に記載の半導体集積回路
装置。 - 【請求項３】 前記第１の回路部は、前記第２の回路部
を駆動する駆動クロック回路を有することを特徴とする
請求項１または請求項２に記載の半導体集積回路装置。 - 【請求項４】 前記第２の回路部はシフトレジスタ回路
を有し、 前記シフトレジスタ回路は、クロックドインバータ回路
を含み、 前記クロックドインバータ回路は、前記第１の回路部の
駆動クロック回路から出力されるクロック信号であっ
て、その電圧レベルが第１の高電圧（ＶＨ１）と、第１
の低電圧（ＶＬ１）のクロック信号が入力されることを
特徴とする請求項３に記載の半導体集積回路装置。 - 【請求項５】 前記クロックドインバータ回路は、一導
電型の第１および第２のトランジスタと、前記第１およ
び第２のトランジスタとは異なる導電型の第３および第
４のトランジスタとの直列回路で構成され、 前記第１のトランジスタの制御電極に、前記第１の回路
部の駆動クロック回路から出力されるクロック信号であ
って、その電圧レベルが第１の高電圧（ＶＨ１）と、第
１の低電圧（ＶＬ１）のクロック信号が印加され、 前記第４のトランジスタの制御電極に、前記第１のトラ
ンジスタの制御電極に印加されるクロック信号の反転ク
ロック信号が印加されることを特徴とする請求項４に記
載の半導体集積回路装置。 - 【請求項６】 前記クロックドインバータ回路は、一導
電型の第１のトランジスタと、前記第１のトランジスタ
とは異なる導電型の第２のトランジスタとで構成される
ゲート回路と、 前記ゲート回路の出力が入力されるインバータ回路とで
構成され、 前記第１のトランジスタの制御電極に、前記第１の回路
部の駆動クロック回路から出力されるクロック信号であ
って、その電圧レベルが第１の高電圧（ＶＨ１）と、第
１の低電圧（ＶＬ１）のクロック信号が印加され、 前記第２のトランジスタの制御電極に、前記第１のトラ
ンジスタの制御電極に印加されるクロック信号の反転ク
ロック信号が印加されることを特徴とする請求項４に記
載の半導体集積回路装置。 - 【請求項７】 マトリクス状に配置された複数の画素を
有する液晶表示素子と、 前記マトリクス状に配置された複数の画素の列（または
行）方向の画素に映像信号電圧を印加する第１駆動手段
とを備える画像表示装置において、 前記第１の駆動手段は、電源電圧として、第１の高電圧
（ＶＨ１）と第１の低電圧（ＶＬ１）とが供給される第
１の回路部と、 電源電圧として、第２の高電圧（ＶＨ２）と第２の低電
圧（ＶＬ２）とが供給される第２の回路部とを有し、 前記第１の高電圧（ＶＨ１）は、前記第２の高電圧（Ｖ
Ｈ２）よりも高電圧であり、また、前記第１の低電圧
（ＶＬ１）は、前記第２の低電圧（ＶＬ２）よりも低電
圧であることを特徴とする画像表示装置。 - 【請求項８】 マトリクス状に配置された複数の画素を
有する液晶表示素子と、 前記マトリクス状に配置された複数の画素の行（または
列）方向の画素に順次走査信号電圧を印加する第２駆動
手段とを備える画像表示装置において、 前記第２の駆動手段は、電源電圧として、第１の高電圧
（ＶＨ１）と第１の低電圧（ＶＬ１）とが供給される第
１の回路部と、 電源電圧として、第２の高電圧（ＶＨ２）と第２の低電
圧（ＶＬ２）とが供給される第２の回路部とを有し、 前記第１の高電圧（ＶＨ１）は、前記第２の高電圧（Ｖ
Ｈ２）よりも高電圧であり、また、前記第１の低電圧
（ＶＬ１）は、前記第２の低電圧（ＶＬ２）よりも低電
圧であることを特徴とする画像表示装置。 - 【請求項９】 前記第２の高電圧（ＶＨ２）と第２の低
電圧（ＶＬ２）とから、前記第１の高電圧（ＶＨ１）と
第１の低電圧（ＶＬ１）とを生成する電圧生成手段を有
することを特徴とする請求項７または請求項８に記載の
画像表示装置。 - 【請求項１０】 前記第１の回路部は、前記第２の回路
部を駆動する駆動クロック回路を有することを特徴とす
る請求項７ないし請求項９のいずれか１項に記載の画像
表示装置。 - 【請求項１１】 前記第２の回路部はシフトレジスタ回
路を有し、 前記シフトレジスタ回路は、クロックドインバータ回路
を含み、 前記クロックドインバータ回路は、前記第１の回路部の
駆動クロック回路から出力されるクロック信号であっ
て、その電圧レベルが第１の高電圧（ＶＨ１）と、第１
の低電圧（ＶＬ１）のクロック信号が入力されることを
特徴とする請求項１０に記載の画像表示装置。 - 【請求項１２】 前記クロックドインバータ回路は、一
導電型の第１および第２のトランジスタと、前記第１お
よび第２のトランジスタとは異なる導電型の第３および
第４のトランジスタとの直列回路で構成され、 前記第１のトランジスタの制御電極に、前記第１の回路
部の駆動クロック回路から出力されるクロック信号であ
って、その電圧レベルが第１の高電圧（ＶＨ１）と、第
１の低電圧（ＶＬ１）のクロック信号が印加され、 前記第４のトランジスタの制御電極に、前記第１のトラ
ンジスタの制御電極に印加されるクロック信号の反転ク
ロック信号が印加されることを特徴とする請求項１１に
記載の画像表示装置。 - 【請求項１３】 前記クロックドインバータ回路は、一
導電型の第１のトランジスタと、前記第１のトランジス
タとは異なる導電型の第２のトランジスタとで構成され
るゲート回路と、 前記ゲート回路の出力が入力されるインバータ回路とで
構成され、 前記第１のトランジスタの制御電極に、前記第１の回路
部の駆動クロック回路から出力されるクロック信号であ
って、その電圧レベルが第１の高電圧（ＶＨ１）と、第
１の低電圧（ＶＬ１）のクロック信号が印加され、 前記第２のトランジスタの制御電極には、前記第１のト
ランジスタの制御電極に印加されるクロック信号の反転
クロック信号が印加されることを特徴とする請求項１１
に記載の画像表示装置。 - 【請求項１４】 前記表示素子の画面サイズが、１０イ
ンチ以上であることを特徴とする請求項７ないし請求項
１３のいずれか１項に記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21658398A JP2000047646A (ja) | 1998-07-31 | 1998-07-31 | 半導体集積回路装置および画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21658398A JP2000047646A (ja) | 1998-07-31 | 1998-07-31 | 半導体集積回路装置および画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000047646A true JP2000047646A (ja) | 2000-02-18 |
Family
ID=16690700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21658398A Pending JP2000047646A (ja) | 1998-07-31 | 1998-07-31 | 半導体集積回路装置および画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000047646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212531A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
-
1998
- 1998-07-31 JP JP21658398A patent/JP2000047646A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212531A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| US9368526B2 (en) | 2002-12-25 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US9741749B2 (en) | 2002-12-25 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US10535684B2 (en) | 2002-12-25 | 2020-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US11139323B2 (en) | 2002-12-25 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
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