JP2000231089A

JP2000231089A - 信号増幅回路、及び、これを用いた液晶表示装置

Info

Publication number: JP2000231089A
Application number: JP11031795A
Authority: JP
Inventors: Yoshiaki Aoki; 木良朗青
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-02-09
Filing date: 1999-02-09
Publication date: 2000-08-22

Abstract

(57)【要約】【課題】信号増幅回路内の振幅増幅用論理回路のしき
い値電圧にばらつきがある場合でも、信号増幅回路が正
常に動作するようにする。【解決手段】振幅増幅用論理回路２０のしきい値電圧
と基準電圧Ｖ１の差分電圧をキャパシタＣ１に蓄積させ
る。入力信号ＩＳをこの振幅増幅用論理回路２０に入力
する際には、この入力信号ＩＳの電圧にキャパシタＣ１
に蓄積された電圧を加えた上で入力する。これにより、
振幅増幅用論理回路２０のしきい値電圧Ｖ１と基準電圧
との差を、吸収することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号増幅回路及びこ
れを用いた液晶表示装置に関し、特に、デジタル入力信
号の振幅を増幅させてデジタル出力信号として出力する
信号増幅回路及びこれを用いた液晶表示装置に関する。

【０００２】

【従来の技術】一般に、液晶表示装置は、信号線および
走査線がマトリクス状に配設された画素アレイ部と、信
号線および走査線を駆動する駆動回路とを、備えて構成
されている。従来は、画素アレイ部と駆動回路とを別個
の基板に形成していたため、液晶表示装置のコストダウ
ンを図ることが困難で、また、液晶表示装置の外形寸法
に対する実画面サイズの比率を高めることも難しかっ
た。

【０００３】しかし、近年においては、ガラス基板上に
ポリシリコンを材料としてＴＦＴ(Thin Film Transisto
r)を形成する製造技術が進歩してきたため、この技術を
利用することにより、画素アレイ部と駆動回路とを同一
のガラス基板上に形成することが可能となった。

【０００４】ところで、特に最近の駆動回路一体型液晶
表示装置の技術傾向として、デジタル信号をアナログの
映像信号に変換する機能を、液晶表示装置内の駆動回路
に持たせることで、デジタル信号をガラス基板上の駆動
回路に直接入力できる液晶表示装置の開発が盛んになっ
てきている。

【０００５】しかしながら、特に直視型の液晶表示装置
では、外部から入力されるデジタル入力信号が、抵抗負
荷および容量負荷の大きいガラス上の配線を通って信号
線用の駆動回路に供給される。このため、デジタル入力
信号を外部からガラス基板上の駆動回路へ直接供給する
ためには、駆動能力の大きい信号供給回路でデジタル入
力信号を供給する必要があった。したがって、この駆動
能力が大きいデジタル入力信号用の信号駆動回路が別途
必要であった。

【０００６】また、ガラス基板上に均一で特性の良好な
ポリシリコンＴＦＴを形成することは現状では困難であ
るため、外部回路で使用されるデジタル入力信号の振幅
のままではガラス基板上の駆動回路を直接動作させるこ
とができず、デジタル入力信号の振幅を増幅させる信号
増幅回路が別途必要であった。

【０００７】すなわち、信号増幅回路をガラス基板上の
駆動回路に内蔵させる必要があった。そして、この信号
増幅回路にデジタル入力信号を入力して、その振幅を増
大させた上で、デジタル出力信号として出力し、このデ
ジタル出力信号を用いて駆動回路を動作させる必要があ
った。

【０００８】

【発明が解決しようとする課題】しかし、ガラス基板上
に均一な特性のポリシリコンＴＦＴを形成することは困
難であることから、信号増幅回路内に設けられている振
幅増幅用論理回路の特性をそろえることも困難であっ
た。このため、振幅増幅用論理回路のしきい値電圧が、
ブロック毎や製品毎に異なる場合があった。

【０００９】例えば、デジタル入力信号が４Ｖ〜６Ｖで
振幅する信号であり、これを信号増幅回路で０Ｖ〜１０
Ｖで振幅する信号に増幅するような場合、この信号増幅
回路内の振幅増幅用論理回路のしきい値電圧は５Ｖに設
定するべきである。しかし、振幅増幅用論理回路を構成
するポリシリコンＴＦＴの特性がばらついて、しきい値
電圧が４．５Ｖや５．５Ｖになる場合があった。この場
合、デジタル入力信号が４Ｖから６Ｖに変化するタイミ
ングと、デジタル出力信号が０Ｖから１０Ｖに変化する
タイミングとの間に、ずれが生じることとなった。

【００１０】また、振幅増幅用論理回路のしきい値電圧
が大きくずれて６．５Ｖとなってしまった場合、４Ｖ〜
６Ｖで振幅するデジタル入力信号を入力したとしても、
デジタル出力信号は１０Ｖに切り替わらないことなり、
不良品が発生してしまうという問題があった。

【００１１】そこで本発明は、このような点に鑑みてな
されたものであり、その目的は、信号増幅回路内の振幅
増幅用論理回路のしきい値電圧がばらついた場合でも、
正常に動作し得る信号増幅回路を提供することにある。
すなわち、本発明の目的は、振幅増幅用論理回路を構成
するポリシリコンＴＦＴの特性が必ずしも均一でなくと
も、正常に動作し得る信号増幅回路を提供することにあ
る。

【００１２】

【課題を解決するための手段】上記課題を解決するため
本発明に係る信号増幅回路は、絶縁基板上に形成され、
時系列に入力される入力信号を所定の制御信号に同期し
てサンプリングするサンプリングスイッチと、前記サン
プリングスイッチに接続され、前記サンプリングスイッ
チから供給される前記入力信号を保持するキャパシタ
と、前記キャパシタにゲートが接続され、しきい値電圧
に対し正極性の電源電圧と負極性の電源電圧のうちの一
方を、キャパシタに保持された入力信号レベルに応じて
選択し出力する絶縁ゲート型論理回路と、前記キャパシ
タに前記入力信号が供給される前に該キャパシタを前記
論理回路のしきい値電圧近傍の基準電圧にバイアスする
基準電圧供給スイッチと、を備えることを特徴とする。

【００１３】前記絶縁ゲート型論理回路は薄膜トランジ
スタにより構成することもでき、この薄膜トランジスタ
は多結晶シリコン型薄膜トランジスタにすることもでき
る。また、前記絶縁ゲート型論理回路はインバータ回路
にすることもできる。

【００１４】さらに、本発明に係る液晶表示装置は、デ
ジタル映像信号をアナログ映像信号に変換する機能を有
する駆動回路を備えた液晶表示装置であって、前記駆動
回路は、前記信号増幅回路のうちのいずれかを、前記デ
ジタル映像信号の増幅用に備えていることを特徴とす
る。

【００１５】

【発明の実施の形態】〔第１実施形態〕本発明の第１実
施形態は、信号増幅回路内の振幅増幅用論理回路のしき
い値電圧のばらつきをキャパシタで吸収することによ
り、振幅増幅用論理回路のしきい値電圧がばらついた場
合でも信号増幅回路を正常に動作させることができるよ
うにしたものである。以下、図面に基づいて詳細に説明
する。

【００１６】まず、図４に基づいて、本実施形態に係る
駆動回路一体型の液晶表示装置の全体的回路構成を説明
する。この図４に示すように、液晶表示装置は、画素ア
レイ部２と信号線駆動回路３と走査線駆動回路４とを備
えて構成されている。画素アレイ２には、信号線Ｓ１〜
Ｓｎと走査線Ｇ１〜Ｇｍとが縦横に形成され、これらの
交点付近に画素表示用のＴＦＴ１が設けられている。信
号線駆動回路３は、各信号線Ｓ１〜Ｓｎを駆動する回路
である。本実施形態においては、この信号線駆動回路３
に、直接的にデジタル信号のまま映像信号が入力され
る。走査線駆動回路４は、各走査線Ｇ１〜Ｇｍを駆動す
る回路である。

【００１７】次に、図２及び図３に基づいて、本実施形
態に係る信号線駆動回路３の構成を説明する。図３は本
実施形態に係るＮ段の信号線駆動回路３の全体的構成を
示す概略ブロック図であり、図２は各段の回路内部の概
略ブロック図である。

【００１８】図３に示すように、信号線駆動回路３は、
タイミング制御回路１０とデジタルデータサンプリング
部１２とデジタルデータロード部１４とデジタルアナロ
グ変換部１６とを備えて構成されている。これらタイミ
ング制御回路１０とデジタルデータサンプリング部１２
とデジタルデータロード部１４とデジタルアナログ変換
部１６とには、これらの間でデータを転送するタイミン
グを制御するための外部入力制御信号ＥＣＳが入力され
ている。

【００１９】タイミング制御回路１０は、Ｎ段のブロッ
クのうちのどのブロックが外部入力デジタルデータバス
ライン１８からデジタルデータをサンプリングするか
を、制御するための回路である。タイミング制御回路１
０からは、このタイミングを制御するための制御信号Ｃ
Ｓが、デジタルデータサンプリング部１２に出力されて
いる。デジタルデータサンプリング部１２は、この制御
信号ＣＳに基づいて、外部入力デジタルデータバスライ
ン１８から、デジタル信号をサンプリングする。すなわ
ち、Ｎ段あるデジタルデータサンプリング部１２の各段
が、制御信号ＣＳに基づいて、順次、外部入力デジタル
データバスライン１８から、映像信号であるデジタル信
号をデジタルデータとしてサンプリングする。

【００２０】デジタルデータロード部１４は、デジタル
データサンプリング部１２からデジタルデータを取り込
んで、一時的に格納しておく機能を有する。すなわち、
各段毎に順次デジタルデータサンプリング部１２に取り
込まれた映像信号であるデジタルデータは、所定のタイ
ミングで一斉にデジタルデータロード部１４に転送さ
れ、格納される。このデジタルデータロード部１４に格
納されたデジタルデータは、所定のタイミングで一斉に
デジタルアナログ変換部１６に転送される。デジタルア
ナログ変換部１６は、デジタルデータロード部１４から
取り込んだデジタルデータを、アナログデータに変換す
る。

【００２１】すなわち、図３に示す信号線駆動回路３に
おいては、外部から入力された映像信号としてのデジタ
ル信号は、データサンプリング部１２において増幅され
た上で、デジタルデータとして一時保存される。その
後、所定のタイミング毎にこのデジタルデータはデータ
ロード部１４に移動する。そして、デジタルアナログ変
換部１６で所定のタイミング毎にデジタルデータをアナ
ログデータの映像信号に変換して、信号線Ｓ１〜Ｓｎへ
出力する。

【００２２】図２に示すように、この液晶表示装置にお
ける１信号線に対しては、外部入力デジタルデータバス
ライン１８において１対のデジタル信号線が設けられて
いる。これらのデジタル信号線はデジタルデータサンプ
リング部１２に接続されている。デジタルデータサンプ
リング部１２は、各信号線毎に信号増幅回路１２ａとサ
ンプリングラッチ回路１２ｂとを備えている。これら信
号増幅回路１２ａとサンプリングラッチ回路１２ｂとに
は、タイミング制御回路１０から制御信号ＣＳが入力さ
れている。また、デジタルデータロード部１４は各信号
線毎にロードラッチ回路１４ａを備えており、デジタル
アナログ変換部１６は各信号線毎にデジタルアナログ変
換回路１６ａを備えている。

【００２３】図２及び図３に示す各部は、図４に示す液
晶表示装置の同一のガラス基板上に形成される。また、
図４に示す信号線駆動回路３や走査線駆動回路４を構成
するトランジスタは、画素駆動用のＴＦＴ１と同じ製造
プロセスにより形成される。

【００２４】次に、図１に基づいて、本実施形態に係る
信号増幅回路１２ａの構成を説明する。この図１は、本
発明の基本的概念を説明するために、信号増幅回路１２
ａの主要部の構成を示す回路図である。

【００２５】図１に示すように、本実施形態に係る信号
増幅回路１２ａは、スイッチＳＷ１と、スイッチＳＷ２
と、キャパシタＣ１と、振幅増幅用論理回路２０とを、
備えて構成されている。振幅増幅用論理回路２０は、イ
ンバータ２０ａ、２０ｂを直列的に接続することにより
構成されている。信号増幅回路１２ａは、振幅の小さい
デジタル信号である入力信号ＩＳの振幅を増大させて、
デジタル信号である出力信号ＯＳとして、出力する回路
である。

【００２６】より詳しくは、スイッチＳＷ１の一端側は
入力端子に接続されており、入力信号ＩＳが入力され
る。この入力信号ＩＳは、外部入力デジタルデータバス
ライン１８からの振幅の小さいデジタル信号である。本
実施形態では、入力信号ＩＳは４Ｖ〜６Ｖの幅で振幅す
るデジタル信号である。スイッチＳＷ１の他端側は、ス
イッチＳＷ２の一端側に接続されている。このスイッチ
ＳＷ２の他端側には基準電圧Ｖ１が入力されている。本
実施形態では、この基準電圧Ｖ１を５Ｖと設定してい
る。すなわち、入力信号ＩＳの振幅が４Ｖ〜６Ｖである
ので、その中間の電圧である５Ｖを、ハイとロウの切り
替えの基準となる電圧としている。

【００２７】スイッチＳＷ２とスイッチＳＷ１の間に
は、キャパシタＣ１の一端側が接続されている。このキ
ャパシタＣ１は、ノードａとノードｂとの間に、振幅増
幅用論理回路２０のしきい値電圧と基準電圧Ｖ１との差
分電圧を、保持するための素子である。つまり、キャパ
シタＣ１により、本実施形態に係る基準電圧保持回路が
構成されている。キャパシタＣ１の他端側はインバータ
２０ａの入力側に接続されている。このインバータ２０
ａの出力側はインバータ２０ｂの入力側に接続されてい
る。このインバータ２０ｂの出力側は出力端子に接続さ
れており、この出力端子から出力信号ＯＳが出力され
る。出力信号ＯＳは入力信号ＩＳの振幅を増大させたデ
ジタル信号である。本実施形態では、この出力信号ＯＳ
は０Ｖ〜１０Ｖの幅で振幅するデジタル信号である。

【００２８】本実施形態では、振幅増幅用論理回路２０
は、絶縁ゲート型論理回路であり、多結晶シリコン型の
薄膜トランジスタにより構成されている。

【００２９】次に、図５に基づいて図１に示す信号増幅
回路１２ａの動作を説明する。図５は、図１に示す信号
増幅回路１２ａの動作を示したタイミングチャートを示
す図である。

【００３０】図５に示すように、時刻Ｔ１〜時刻Ｔ２の
間がリセット期間となる。すなわち、この時刻Ｔ１〜時
刻Ｔ２の期間に、図３の信号線駆動回路３内のある一段
のブロックに対し、タイミング制御回路１０から制御信
号ＣＳが送られる。これにより、図１に示す信号増幅回
路１２ａのスイッチＳＷ１がオン状態となり、スイッチ
ＳＷ２がオフ状態となる。この時刻Ｔ１〜Ｔ２の間、ノ
ードａには基準電圧Ｖ１として、５Ｖが入力される。ま
た、これと同時に、何らかの手段により、ノードｂを振
幅増幅用論理回路２０のしきい値電圧に設定する。例え
ば、振幅増幅用論理回路２０のしきい値電圧が４．５Ｖ
であった場合には、ノードｂを４．５Ｖに設定する。し
たがって、キャパシタＣ１には−０．５Ｖの電圧が蓄え
られる。この振幅増幅回路用論理回路２０のしきい値電
圧は、ブロック毎にばらつきが生じており、また製品毎
にもばらつきが生じている。このように個々に異なるし
きい値電圧にノードｂを設定する手段は、後述する。

【００３１】次の時刻Ｔ２〜時刻Ｔ４の間がデータサン
プリング期間となる。すなわち、時刻Ｔ２〜時刻Ｔ４の
期間に、タイミング制御回路１０はスイッチＳＷ１をオ
フ状態にして、スイッチＳＷ２をオン状態とする。この
ため、入力信号ＩＳがノードａに入力される。例えば、
入力信号ＩＳが４Ｖから６Ｖに変化すると、ノードａは
５Ｖから６Ｖに変化する。このとき、キャパシタＣ１に
−０．５が蓄えられているので、ノードｂは４．５Ｖか
ら５．５Ｖに変化する。ここで、振幅増幅用論理回路２
０のしきい値電圧は、４．５Ｖであるので、振幅増幅用
論理回路２０の出力信号ＯＳは、時刻Ｔ３で、０Ｖから
１０Ｖに変化する。つまり、入力信号ＩＳが基準電圧Ｖ
１として設定した５Ｖを超えた時刻Ｔ３の時点で、振幅
増幅用論理回路２０の出力信号ＯＳが０Ｖから１０Ｖへ
変化する。

【００３２】次の時刻Ｔ４〜時刻Ｔ５の間がデータホー
ルド期間となる。すなわち、この時刻Ｔ４〜時刻Ｔ５の
期間に、タイミング制御回路１０はスイッチＳＷ１とス
イッチＳＷ２の両方のスイッチをオフ状態にする。これ
により、先のデータサンプリング期間（時刻Ｔ２〜時刻
Ｔ４）の間に入力された振幅２Ｖのデジタル信号である
入力信号ＩＳを、振幅１０Ｖのデジタル信号である出力
信号ＯＳとして保持して、出力する。

【００３３】なお、通常は一時的なデータ保持の方法と
して、図２に示すようなサンプリングラッチ回路１２ｂ
を併用する。この場合のサンプリングラッチ回路１２ｂ
には、例えばフリップフロップ回路、もしくはデータホ
ールド用の容量素子が用いられる。

【００３４】上記の動作をくり返すことにより、入力信
号ＩＳのデジタル信号は図３に示した各ブロックの１段
ごとにＮ段のブロックまでサンプリングされる。その後
の所定期間に、これらサンプリングされたデジタル信号
はデジタルデータロード部１４に一斉に移動され、再
度、タイミング制御回路１０の制御信号ＣＳに従いデジ
タルデータサンプリング部１２で順次デジタルデータの
サンプリングが行われる。

【００３５】デジタルデータロード部１４に移動された
デジタルデータは、上記データサンプリング期間（時刻
Ｔ２〜時刻Ｔ４の期間）に平行して、デジタルアナログ
変換部１６でアナログの映像信号に一斉に変換され、信
号線Ｓ１〜信号線Ｓｎの各列に出力される。以上の動作
を信号線駆動回路３内の１段からＮ段までの各ブロック
でくり返し、さらに走査線Ｇ１〜走査線Ｇｍ行分繰り返
すことで映像が表示される。

【００３６】以上のように、本実施形態に係る液晶表示
装置によれば、信号増幅回路１２ａをデジタルデータサ
ンプリング１２に設けたので、わずかなデジタルデータ
の変化しかない入力信号ＩＳであっても、サンプリング
することが可能となる。このため、特に大形の液晶表示
装置や、表示色数が多くデジタル信号の規模の大きい液
晶表示装置であっても、外部回路の回路規模を抑えて低
消費電力化を図ることができる。すなわち、外部回路の
規模および消費電力を増大させることなく、デジタル信
号で動作する信号線駆動回路３を液晶表示装置に内蔵す
ることができる。

【００３７】しかも、振幅増幅用論理回路２０のしきい
値電圧のばらつきを、キャパシタＣ１で吸収するように
したので、入力信号ＩＳの基準電圧Ｖ１（５Ｖ）を境
に、出力信号ＯＳを０Ｖと１０Ｖに切り替えることがで
きる。すなわち、リセット期間（時刻Ｔ１〜時刻Ｔ２）
において、基準電圧Ｖ１と振幅増幅用論理回路２０のし
きい値電圧との差分電圧を、キャパシタＣ１に蓄えるこ
とにより、ノードｂを振幅増幅用論理回路２０のしきい
値電圧に設定する。

【００３８】このようにノードｂの電圧を設定すること
により、入力信号ＩＳがロウからハイに切り替わる場
合、入力信号ＩＳが基準電圧Ｖ１を超えた時点で、出力
信号ＯＳを０Ｖから１０Ｖへ切り替えることができる。
つまり、入力信号ＩＳが基準電圧Ｖ１を超えた時点で、
出力信号ＯＳを０Ｖから１０Ｖへ切り替えることができ
る。また、これとは逆に、入力信号がハイからロウに切
り替わる場合、入力信号ＩＳが基準電圧Ｖ１を下回った
時点で、出力信号ＯＳを１０Ｖから０Ｖへ切り替えるこ
とができる。つまり、入力信号ＩＳが基準電圧Ｖ１を下
回った時点で、出力信号ＯＳを１０Ｖから０Ｖへ切り替
えることができる。

【００３９】また、振幅増幅用論理回路２０のしきい値
電圧が大きくばらついた場合でも、この振幅増幅用論理
回路２０を正常に動作させることができる。すなわち、
振幅増幅用論理回路２０のしきい値電圧のずれが１Ｖを
超える場合もある。例えば、振幅増幅用論理回路２０の
しきい値電圧が６．５Ｖとなってしまった場合、従来の
信号増幅回路では、４Ｖ〜６Ｖの幅で振幅する入力信号
ＩＳを用いて出力信号ＯＳをハイ（１０Ｖ）に切り替え
ることはできなかった。これに対して、本実施形態に係
る信号増幅回路１２ａでは、リセット期間でキャパシタ
Ｃ１に１．５Ｖが蓄えられ、ノードｂの電圧が６．５Ｖ
に設定されるので、データサンプリング期間で入力信号
ＩＳが５Ｖを超えた時点でノードｂの電圧が６．５Ｖを
超える。したがって、このような場合でも出力信号ＯＳ
をハイ（１０Ｖ）に切り替えることができる。

【００４０】〔第２実施形態〕本発明の第２実施形態
は、上述した第１実施形態におけるキャパシタＣ１に、
振幅増幅用論理回路２０のしきい値電圧と、基準電圧Ｖ
１の差分電圧を蓄える具体的回路を備えた信号増幅回路
１２ａを示すものである。

【００４１】図６は、本発明の第２実施形態に係る信号
増幅回路の主要部の構成を示す回路図であり、図７は、
図６に示す信号増幅回路の動作を示したタイミングチャ
ートを示す図である。

【００４２】図６に示すように、第２実施形態に係る信
号増幅回路３０は、上述した第１実施形態に係る信号増
幅回路１２ａに加えて、スイッチＳＷ３、ＳＷ４と、ｐ
型のＭＯＳトランジスタであるトランジスタＱ１とを、
備えて構成されている。

【００４３】上述した第１実施形態と異なる回路構成部
分を説明すると、ノードｂはスイッチＳＷ３の一端側に
接続されている。スイッチＳＷ３の他端側は０Ｖ端子に
接続されており、この０Ｖ端子は０Ｖの電圧源に接続さ
れている。また、ノードｂは、トランジスタＱ１の出力
端子に接続されている。このトランジスタＱ１の入力端
子はキャンセル端子ＣＮに接続されている。このキャン
セル端子ＣＮには、１サイクル毎に０Ｖから１０Ｖに直
線的に変化するキャンセル電圧が印加されている。トラ
ンジスタＱ１の制御端子は、スイッチＳＷ４の一端側に
接続されている。このスイッチＳＷ４の他端側はインバ
ータ２０ｂの出力側に接続されている。

【００４４】本実施形態においては、スイッチＳＷ１と
基準電圧Ｖ１の電圧源とにより、キャパシタＣ１に差分
電圧を保持させる際にノードａを基準電圧に維持する基
準電圧保持回路が構成されている。また、スイッチＳＷ
４とトランジスタＱ１と０Ｖの電圧源とキャンセル電圧
の電圧源とにより、キャパシタＣ１に差分電圧を保持さ
せる際にノードｂを信号増幅用論理回路２０のしきい値
電圧に設定するしきい値電圧検出回路が構成されてい
る。

【００４５】次に、図７に基づいて、図６に示す信号増
幅回路３０の動作を説明する。まず、時刻Ｔ１１〜時刻
Ｔ１２の間がリセット期間となる。すなわち、時刻Ｔ１
１〜時刻Ｔ１２の期間にタイミング制御回路１０から制
御信号ＣＳが送られ、信号増幅回路３０のスイッチＳＷ
１とスイッチＳＷ３とがオン状態となり、スイッチＳＷ
２とスイッチＳＷ４とがオフ状態となる。この時刻Ｔ１
１〜時刻Ｔ１２の期間、ノードａには基準電圧Ｖ１とし
て例えば５Ｖが入力される。また、これと同時にノード
ｂは０Ｖが入力される。

【００４６】次の時刻Ｔ１２〜時刻Ｔ１４の間がしきい
値キャンセル期間となる。時刻Ｔ１２〜時刻Ｔ１４の期
間に、タイミング制御回路１０はスイッチＳＷ１とスイ
ッチＳＷ４とをオン状態にし、スイッチＳＷ２とスイッ
チＳＷ３とをオフ状態にする。その結果、トランジスタ
Ｑ１がオン状態となる。この時刻Ｔ１２〜時刻Ｔ１４の
１サイクルの期間において、キャンセル端子ＣＮは０Ｖ
から１０Ｖに変化する。その結果、スイッチＳ１がオン
状態であるのでノードａの基準電圧Ｖ１（５Ｖ）が保持
されたまま、ノードｂの電圧が０Ｖから１０Ｖに変化し
ていく。そして、ノードｂが振幅増幅用論理回路２０の
しきい値電圧である例えば４．５Ｖを超えた時点である
時刻Ｔ１３で振幅増幅用論理回路２０の出力が反転す
る。その結果、振幅増幅用論理回路２０の出力信号ＯＳ
が１０Ｖになり、トランジスタＱ１はオフ状態となる。
これにより、ノードｂが、振幅増幅用論理回路２０の出
力論理である出力信号ＯＳが反転する電圧である、４．
５Ｖに設定される。つまり、ノードｂが振幅増幅用論理
回路２０のしきい値電圧に設定される。このため、キャ
パシタＣ１に−０．５Ｖが蓄えられる。

【００４７】次の時刻Ｔ１４〜時刻Ｔ１６の間がデータ
サンプリング期間となる。すなわち、時刻Ｔ１４〜時刻
Ｔ１６において、タイミング制御回路１０はスイッチＳ
Ｗ２をオン状態とし、スイッチＳＷ１とスイッチＳＷ３
とスイッチＳＷ４をオフ状態とする。このため、ノード
ａに入力信号ＩＳが入力される。例えば、入力信号ＩＳ
が４Ｖから６Ｖに変化する際に、基準電圧Ｖ１として設
定した５Ｖを境に、出力信号ＯＳが０Ｖから１０Ｖに変
化する。なぜなら、キャパシタＣ１に−０．５Ｖが蓄え
られているため、入力信号ＩＳが５Ｖになった時刻Ｔ１
５の時点で、ノードｂの電圧は５Ｖ＋（−０．５Ｖ）＝
４．５Ｖとなり、振幅増幅用論理回路２０のしきい値電
圧である４．５Ｖを超えるからである。このため、振幅
増幅用論理回路２０の出力信号ＯＳが０Ｖから１０Ｖへ
変化する。

【００４８】次の時刻Ｔ１６〜時刻Ｔ１７の間がデータ
ホールド期間となる。すなわち、時刻Ｔ１６〜時刻Ｔ１
７の期間に、タイミング制御回路１０はスイッチＳＷ１
〜ＳＷ４をオフ状態にする。この時刻Ｔ１６〜時刻Ｔ１
７の期間に、データサンプリング期間（時刻Ｔ１４〜時
刻Ｔ１６）の間に入力された振幅２Ｖのデジタル信号で
ある入力信号ＩＳを、振幅１０Ｖのデジタル信号である
出力信号ＯＳとして一時的に保持する。なお、この信号
増幅回路３０以外の動作は、上述した第１実施形態と同
様である。

【００４９】以上のように、本実施形態に係る信号増幅
回路３０を信号線駆動回路３に用いても、外部回路の規
模および消費電力を増大させることなく、デジタル信号
で動作する信号線駆動回路３とすることができる。

【００５０】さらに、本実施形態に係る液晶表示装置の
信号増幅回路３０によれば、この信号線駆動回路内の素
子特性がばらつき、振幅増幅用論理回路２０のしきい値
電圧がブロック毎に又は製品毎に異なる場合であって
も、振幅の小さい入力信号ＩＳのデジタル信号のサンプ
リングが可能となる。つまり、信号増幅用論理回路２０
のしきい値電圧がばらついた場合でも、この信号増幅回
路３０を正常に動作させることができる。

【００５１】〔第３実施形態〕本発明の第３実施形態
は、上述した第２実施形態におけるノードａのしきい値
キャンセル期間における基準電圧の保持の手法を変形し
たものである。以下、図面に基づいて詳細に説明する。

【００５２】図８は、本発明の第３実施形態に係る信号
増幅回路の主要部の構成を示す回路図であり、図９は、
図８に示す信号増幅回路の動作を示したタイミングチャ
ートを示す図である。

【００５３】図８に示すように、第３実施形態に係る信
号増幅回路３２は、上述した第２実施形態に係る信号増
幅回路３０に加えて、スイッチＳＷ５と、キャパシタＣ
２と、ｐ型のＭＯＳトランジスタであるトランジスタＱ
２を、備えて構成されている。

【００５４】上述した第２実施形態と異なる回路構成部
分を説明すると、スイッチＳＷ２とスイッチＳＷ１の間
のノードａには、キャパシタＣ２の一端側が接続されて
いる。キャパシタＣ２の他端側は、スイッチＳＷ５の一
端側に接続されている。このスイッチＳＷ５の他端側は
１０Ｖ端子に接続されており、この１０Ｖ端子には１０
Ｖの電圧源が接続されている。また、キャパシタＣ２の
他端側は、トランジスタＱ２の出力端子に接続されてい
る。このトランジスタＱ２の入力端子は反転キャンセル
端子ＣＮＲに接続されている。この反転キャンセル端子
ＣＮＲには、１サイクル毎に１０Ｖから０Ｖに直線的に
変化するキャンセル電圧が印加されている。

【００５５】トランジスタＱ２の制御端子は、スイッチ
ＳＷ４の一端側に接続されている。このスイッチＳＷ４
の他端側はインバータ２０ｂの出力側に接続されてい
る。

【００５６】本実施形態においては、スイッチＳＷ４、
ＳＷ５とトランジスタＱ２とキャパシタＣ２と１０Ｖの
電圧源と反転キャンセル電圧の電圧源とにより、キャパ
シタＣ１に差分電圧を保持させる際にノードａを基準電
圧に維持する基準電圧保持回路が構成されている。ま
た、スイッチＳＷ４とトランジスタＱ１と０Ｖの電圧源
とキャンセル電圧の電圧源とにより、キャパシタＣ１に
差分電圧を保持させる際にノードｂを信号増幅用論理回
路２０のしきい値電圧に設定するしきい値電圧検出回路
が構成されている。

【００５７】次に、図９に基づいて、図８に示す信号増
幅回路３２の動作を説明する。まず、時刻Ｔ２１〜時刻
Ｔ２２の間がリセット期間となる。すなわち、時刻Ｔ２
１〜時刻Ｔ２２の期間にタイミング制御回路１０から制
御信号ＣＳが送られ、信号増幅回路３０のスイッチＳＷ
１とスイッチＳＷ３とスイッチＳＷ５がオン状態とな
り、スイッチＳＷ２とスイッチＳＷ４とがオフ状態とな
る。この時刻Ｔ２１〜時刻Ｔ２２の期間、ノードａには
基準電圧Ｖ１として例えば５Ｖが入力される。また、こ
れと同時にノードｂには０Ｖが入力され、ノードｃには
１０Ｖが入力される。

【００５８】次の時刻Ｔ２２〜時刻Ｔ２４の間がしきい
値キャンセル期間となる。時刻Ｔ２２〜時刻Ｔ２４の期
間に、タイミング制御回路１０はスイッチＳＷ４をオン
状態にし、それ以外のスイッチであるスイッチＳＷ１〜
スイッチＳＷ３とスイッチＳＷ５とをオフ状態にする。
その結果、トランジスタＱ１とトランジスタＱ２とがオ
ン状態となる。この時刻Ｔ２２〜時刻Ｔ２４の期間にお
いて、キャンセル端子ＣＮは０Ｖから１０Ｖに変化す
る。このため、ノードｂは０Ｖから１０Ｖに向かって変
化する。また、反転キャンセル端子ＣＮＲは１０Ｖから
０Ｖに変化する。このため、ノードｃは１０Ｖから０Ｖ
に向かって変化する。その結果、ノードａの電圧は、基
準電圧Ｖ１（５Ｖ）に保持される。そして、ノードｂが
振幅増幅用論理回路２０のしきい値電圧である例えば
４．５Ｖを超えた時点である時刻Ｔ２３で振幅増幅用論
理回路２０の出力が反転する。その結果、振幅増幅用論
理回路２０の出力信号ＯＳが１０Ｖになり、トランジス
タＱ１とトランジスタＱ２とはオフ状態となる。これに
より、ノードｂが、振幅増幅用論理回路２０の出力論理
である出力信号ＯＳが反転する電圧である、４．５Ｖに
設定される。つまり、ノードｂが振幅増幅用論理回路２
０のしきい値電圧に設定される。一方、ノードｃは、１
０Ｖ−４．５Ｖ（ノードｂの電圧）＝５．５Ｖに設定さ
れる。

【００５９】次の時刻Ｔ２４〜時刻Ｔ２６の間がデータ
サンプリング期間となる。すなわち、時刻Ｔ２４〜時刻
Ｔ２６において、タイミング制御回路１０はスイッチＳ
Ｗ２をオン状態とし、スイッチＳＷ１とスイッチＳＷ３
〜ＳＷ５をオフ状態とする。このため、ノードａに入力
信号ＩＳが入力される。例えば、入力信号ＩＳが４Ｖか
ら６Ｖに変化する際に、基準電圧Ｖ１として設定した５
Ｖを境に、出力信号ＯＳが０Ｖから１０Ｖに変化する。
すなわち、入力信号ＩＳが５Ｖになった時刻Ｔ２５の時
点で、ノードｂの電圧が振幅増幅用論理回路２０のしき
い値電圧である４．５Ｖを超えるので、振幅増幅用論理
回路２０の出力信号ＯＳが０Ｖから１０Ｖへ変化する。

【００６０】次の時刻Ｔ２６〜時刻Ｔ２７の間がデータ
ホールド期間となる。すなわち、時刻Ｔ２６〜時刻Ｔ２
７の期間に、タイミング制御回路１０はスイッチＳＷ１
〜ＳＷ５をオフ状態にする。この時刻Ｔ２６〜時刻Ｔ２
７の期間に、データサンプリング期間（時刻Ｔ２４〜時
刻Ｔ２６）の間に入力された振幅２Ｖのデジタル信号で
ある入力信号ＩＳを、振幅１０Ｖのデジタル信号である
出力信号ＯＳとして一時的に保持する。なお、この信号
増幅回路３０以外の動作は、上述した第１実施形態と同
様である。

【００６１】以上のように、本実施形態に係る信号増幅
回路３２を信号線駆動回路３に用いても、外部回路の規
模および消費電力を増大させることなく、デジタル信号
で動作する信号線駆動回路３とすることができる。

【００６２】さらに、本実施形態に係る液晶表示装置の
信号増幅回路３２よれば、この信号線駆動回路内の素子
特性がばらつき、振幅増幅用論理回路２０のしきい値電
圧がブロック毎に又は製品毎に異なる場合であっても、
振幅の小さい入力信号ＩＳのデジタル信号のサンプリン
グが可能となる。つまり、信号増幅用論理回路２０のし
きい値電圧がばらついた場合でも、この信号増幅回路３
２を正常に動作させることができる。

【００６３】〔第４実施形態〕本発明の第４実施形態
は、上述した第３実施形態におけるノードａのしきい値
キャンセル期間における基準電圧の保持の手法を変形し
たものである。以下、図面に基づいて詳細に説明する。

【００６４】図１０は、本発明の第４実施形態に係る信
号増幅回路の主要部の構成を示す回路図である。

【００６５】この図１０に示すように、第４実施形態に
係る信号増幅回路３４は、上述した第３実施形態に係る
信号増幅回路３２に加えて、キャパシタＣ３を備えて構
成されている。上述した第３実施形態と異なる回路構成
部分を説明すると、ノードａにキャパシタＣ３の一端側
が接続され、このキャパシタＣ３の他端側が保持電圧Ｖ
２に接続されている。この実施形態では、保持電圧とし
て０Ｖを印加しているが、固定電圧であれば何Ｖであっ
てもかまわない。

【００６６】本実施形態においては、スイッチＳＷ４、
ＳＷ５とトランジスタＱ２とキャパシタＣ２、Ｃ３と１
０Ｖの電圧源と反転キャンセル電圧の電圧源と保持電圧
Ｖ２の電圧源とにより、キャパシタＣ１に差分電圧を保
持させる際にノードａを基準電圧に維持する基準電圧保
持回路が構成されている。

【００６７】なお、本実施形態に係る信号増幅回路３４
の動作は、上述した第３実施形態に係る信号増幅回路３
２と同様のものであるので、その説明は省略する。

【００６８】このようにノードａにキャパシタＣ３を付
加することにより、図９に示したしきい値キャンセル期
間（時刻Ｔ２２〜時刻Ｔ２４）において、ノードａの電
圧を５Ｖに保持しやすくなる。すなわち、リセット期間
（時刻Ｔ２１〜時刻Ｔ２２）の間に、この例ではキャパ
シタＣ３に５Ｖの電圧が蓄積されるので、しきい値キャ
ンセル期間の間、ノードａを５Ｖに保持することが容易
になる。

【００６９】〔第５実施形態〕本発明の第５実施形態
は、上述した第４実施形態における信号増幅回路３４の
トランジスタ切替手法を変形したものである。以下、図
面に基づいて詳細に説明する。

【００７０】図１１は、本発明の第５実施形態に係る信
号増幅回路３６の主要部の構成を示す回路図であり、図
１２は、図１１に示す信号増幅回路３６の動作を示した
タイミングチャートを示す図である。

【００７１】この図１１に示すように、第５実施形態に
係る信号増幅回路３６は、上述した第４実施形態に係る
信号増幅回路３４において、ｐ型のＭＯＳトランジスタ
であるトランジスタＱ１の代わりに、ｎ型のＭＯＳトラ
ンジスタであるトランジスタＱ３を設けるとともに、ス
イッチＳＷ６を備えて構成されている。

【００７２】上述した第４実施形態と異なる回路構成部
分を説明すると、トランジスタＱ３の制御端子はスイッ
チＳＷ６の一端側に接続されている。スイッチＳＷ６の
他端側は、振幅増幅用論理回路２０におけるインバータ
２０ａの出力側に接続されている。

【００７３】本実施形態においては、スイッチＳＷ６と
トランジスタＱ３と０Ｖの電圧源とキャンセル電圧の電
圧源とにより、キャパシタＣ１に差分電圧を保持させる
際にノードｂを信号増幅用論理回路２０のしきい値電圧
に設定するしきい値電圧検出回路が構成されている。

【００７４】次に、図１２に基づいて、図１１に示す信
号増幅回路３６の動作を説明する。まず、時刻Ｔ３１〜
時刻Ｔ３２の間がリセット期間となる。すなわち、時刻
Ｔ３１〜時刻Ｔ３２の期間にタイミング制御回路１０か
ら制御信号ＣＳが送られ、信号増幅回路３０のスイッチ
ＳＷ１とスイッチＳＷ３とスイッチＳＷ５がオン状態と
なり、スイッチＳＷ２とスイッチＳＷ４とスイッチＳＷ
６とがオフ状態となる。この時刻Ｔ３１〜時刻Ｔ３２の
期間、ノードａには基準電圧Ｖ１として例えば５Ｖが入
力される。このため、キャパシタＣ３には５Ｖの電圧が
蓄積される。また、これと同時にノードｂには０Ｖが入
力され、ノードｃには１０Ｖが入力される。

【００７５】次の時刻Ｔ３２〜時刻Ｔ３４の間がしきい
値キャンセル期間となる。時刻Ｔ３２〜時刻Ｔ３４の期
間に、タイミング制御回路１０はスイッチＳＷ４とスイ
ッチＳＷ６とをオン状態にし、それ以外のスイッチであ
るスイッチＳＷ１〜スイッチＳＷ３とスイッチＳＷ５と
をオフ状態にする。その結果、トランジスタＱ１とトラ
ンジスタＱ３とがオン状態となる。この時刻Ｔ３２〜時
刻Ｔ３４の期間において、キャンセル端子ＣＮは０Ｖか
ら１０Ｖに変化する。このため、ノードｂは０Ｖから１
０Ｖに向かって変化する。また、反転キャンセル端子Ｃ
ＮＲは１０Ｖから０Ｖに変化する。このため、ノードｃ
は１０Ｖから０Ｖに向かって変化する。さらに、キャパ
シタＣ３には５Ｖの電圧が蓄積されている。その結果、
ノードａの電圧は、基準電圧Ｖ１（５Ｖ）に保持され
る。そして、ノードｂが振幅増幅用論理回路２０のしき
い値電圧である例えば４．５Ｖを超えた時点である時刻
Ｔ３３で振幅増幅用論理回路２０の出力が反転する。

【００７６】その結果、インバータ２０ｂから出力され
た振幅増幅用論理回路２０の出力信号ＯＳが１０Ｖにな
り、トランジスタＱ１はオフ状態となる。また、インバ
ータ２０ａから出力された信号が０Ｖになり、トランジ
スタＱ３もオフ状態となる。これにより、ノードｂが、
振幅増幅用論理回路２０の出力論理である出力信号ＯＳ
が反転する電圧である、４．５Ｖに設定される。つま
り、ノードｂが振幅増幅用論理回路２０のしきい値電圧
に設定される。このため、キャパシタＣ１に差分電圧で
ある−０．５Ｖが蓄えられる。一方、ノードｃは、１０
Ｖ−４．５Ｖ（ノードｂの電圧）＝５．５Ｖに設定され
る。

【００７７】次の時刻Ｔ３４〜時刻Ｔ３６の間がデータ
サンプリング期間となる。すなわち、時刻Ｔ３４〜時刻
Ｔ３６において、タイミング制御回路１０はスイッチＳ
Ｗ２をオン状態とし、スイッチＳＷ１とスイッチＳＷ３
〜ＳＷ６をオフ状態とする。このため、ノードａに入力
信号ＩＳが入力される。例えば、入力信号ＩＳが４Ｖか
ら６Ｖに変化する際に、基準電圧Ｖ１として設定した５
Ｖを境に、出力信号ＯＳが０Ｖから１０Ｖに変化する。
すなわち、入力信号ＩＳが５Ｖになった時刻Ｔ３５の時
点で、ノードｂの電圧が振幅増幅用論理回路２０のしき
い値電圧である４．５Ｖを超えるので、振幅増幅用論理
回路２０の出力信号ＯＳが０Ｖから１０Ｖへ変化する。

【００７８】次の時刻Ｔ３６〜時刻Ｔ３７の間がデータ
ホールド期間となる。すなわち、時刻Ｔ３６〜時刻Ｔ３
７の期間に、タイミング制御回路１０はスイッチＳＷ１
〜ＳＷ６をオフ状態にする。この時刻Ｔ３６〜時刻Ｔ３
７の期間に、データサンプリング期間（時刻Ｔ３４〜時
刻Ｔ３６）の間に入力された振幅２Ｖのデジタル信号で
ある入力信号ＩＳを、振幅１０Ｖのデジタル信号である
出力信号ＯＳとして一時的に保持する。なお、この信号
増幅回路３０以外の動作は、上述した第１実施形態と同
様である。

【００７９】以上のように、本実施形態に係る信号増幅
回路３６を信号線駆動回路３に用いても、外部回路の規
模および消費電力を増大させることなく、デジタル信号
で動作する信号線駆動回路３とすることができる。

【００８０】さらに、本実施形態に係る液晶表示装置の
信号増幅回路３６よれば、この信号線駆動回路内の素子
特性がばらつき、振幅増幅用論理回路２０のしきい値電
圧がブロック毎に又は製品毎に異なる場合であっても、
振幅の小さい入力信号ＩＳのデジタル信号のサンプリン
グが可能となる。つまり、信号増幅用論理回路２０のし
きい値電圧がばらついた場合でも、この信号増幅回路３
６を正常に動作させることができる。

【００８１】また、ノードａにキャパシタＣ３を付加す
ることにより、図１２に示したしきい値キャンセル期間
（時刻Ｔ３２〜時刻Ｔ３４）において、ノードａの電圧
を５Ｖに保持しやすくなる。すなわち、リセット期間
（時刻Ｔ３１〜時刻Ｔ３２）の間に、この例ではキャパ
シタＣ３に５Ｖの電圧が蓄積されるので、しきい値キャ
ンセル期間の間、ノードａを５Ｖに保持することが容易
になる。

【００８２】〔第６実施形態〕本発明の第６実施形態
は、上述した第５実施形態におけるトランジスタＱ２、
Ｑ３に代えて、トランスファーゲートを設けたものであ
る。以下、図面に基づいて詳細に説明する。

【００８３】図１３は、本発明の第６実施形態に係る信
号増幅回路の主要部の構成を示す回路図である。

【００８４】この図１３に示すように、第６実施形態に
係る信号増幅回路３８は、上述した第５実施形態に係る
信号増幅回路３６のトランジスタＱ２、Ｑ３の代わり
に、トランスファーゲートＴＧ１、ＴＧ２を備えて構成
されている。上述した第５実施形態と異なる回路構成部
分を説明すると、ノードｂにはトランスファーゲートＴ
Ｇ１が接続されている。このトランスファーゲートＴＧ
１は、ｎ型のＭＯＳトランジスタであるトランジスタＱ
４と、ｐ型のトランジスタであるトランジスタＱ７とか
ら、構成されている。ノードｃにはトランスファーゲー
トＴＧ２が接続されている。このトランスファーゲート
ＴＧ２は、ｎ型のＭＯＳトランジスタであるトランジス
タＱ５と、ｐ型のトランジスタであるトランジスタＱ６
とから、構成されている。

【００８５】本実施形態においては、スイッチＳＷ４、
ＳＷ５、ＳＷ６とトランスファーゲートＴＧ２とキャパ
シタＣ２と１０Ｖの電圧源と反転キャンセル電圧の電圧
源とにより、キャパシタＣ１に差分電圧を保持させる際
にノードａを基準電圧に維持する基準電圧保持回路が構
成されている。また、スイッチＳＷ４、ＳＷ６とトラン
スファーゲートＴＧ１と０Ｖの電圧源とキャンセル電圧
の電圧源とにより、キャパシタＣ１に差分電圧を保持さ
せる際にノードｂを信号増幅用論理回路２０のしきい値
電圧に設定するしきい値電圧検出回路が構成されてい
る。

【００８６】なお、本実施形態に係る信号増幅回路３８
の動作は、上述した第５実施形態に係る信号増幅回路３
６と同様のものであるので、その説明は省略する。

【００８７】〔第７実施形態〕本発明の第７実施形態
は、上述した第２乃至第６実施形態におけるキャパシタ
Ｃ１の差分電圧設定のための手法を変形したものであ
る。以下、図面に基づいて詳細に説明する。

【００８８】図１４は、本発明の第７実施形態に係る信
号増幅回路の主要部の構成を示す回路図であり、図１５
は、図１４に示す信号増幅回路の動作を示したタイミン
グチャートを示す図である。

【００８９】図１４に示すように、第７実施形態に係る
信号増幅回路４０は、上述した第３実施形態と比べる
と、ｐ型のＭＯＳトランジスタであるトランジスタＱ８
が、別途設けられて、構成されている。

【００９０】上述した第３実施形態と異なる回路構成部
分を説明すると、キャパシタＣ１の一端側とキャパシタ
Ｃ２の一端側の間に、トランジスタＱ８が接続されてい
る。このトランジスタＱ８の制御端子は、スイッチＳＷ
４の一端側に接続されている。このスイッチＳＷ４の他
端側はインバータ２０ｂの出力側に接続されている。

【００９１】本実施形態においては、スイッチＳＷ４、
ＳＷ５とトランジスタＱ８とキャパシタＣ２と１０Ｖの
電圧源とにより、キャパシタＣ１に差分電圧を保持させ
る際にノードａを基準電圧に維持する基準電圧保持回路
が構成されている。また、スイッチＳＷ３〜ＳＷ５とト
ランジスタＱ８と０Ｖの電圧源と１０Ｖの電圧源とによ
り、キャパシタＣ１に差分電圧を保持させる際にノード
ｂを信号増幅用論理回路２０のしきい値電圧に設定する
しきい値電圧検出回路が構成されている。

【００９２】次に、図１５に基づいて、図１４に示す信
号増幅回路４０の動作を説明する。まず、時刻Ｔ４１〜
時刻Ｔ４２の間がリセット期間となる。すなわち、時刻
Ｔ４１〜時刻Ｔ４２の期間に、タイミング制御回路１０
から制御信号ＣＳが送られ、信号増幅回路４０のスイッ
チＳＷ１とスイッチＳＷ３とスイッチＳＷ５がオン状態
となり、スイッチＳＷ２とスイッチＳＷ４とがオフ状態
となる。この時刻Ｔ４１〜時刻Ｔ４２の期間、ノードａ
には基準電圧Ｖ１として例えば５Ｖが入力される。ま
た、これと同時にノードｂには０Ｖが入力され、ノード
ｃには１０Ｖが入力される。

【００９３】次の時刻Ｔ４２〜時刻Ｔ４４の間がしきい
値キャンセル期間となる。すなわち、時刻Ｔ４２〜時刻
Ｔ４４の期間に、タイミング制御回路１０はスイッチＳ
Ｗ１〜ＳＷ３とスイッチＳＷ５とをオフ状態にし、スイ
ッチＳＷ４をオン状態にする。その結果、トランジスタ
Ｑ８がオン状態となる。この時刻Ｔ４２〜時刻Ｔ４４の
期間において、キャパシタＣ１とキャパシタＣ２は、こ
のトランジスタＱ８を通して短絡する。このため、ノー
ドａは基準電圧Ｖ１である５Ｖを保持したままノードｂ
の電圧が０Ｖから１０Ｖに向かって変化していく。そし
て、ノードｂが振幅増幅用論理回路２０のしきい値電圧
である例えば４．５Ｖを超えた時点である時刻Ｔ４３で
振幅増幅用論理回路２０の出力が反転して、出力信号Ｏ
Ｓが１０Ｖになる。このため、トランジスタＱ８はオフ
状態となる。その結果、ノードｂは、振幅増幅用論理回
路２０の出力論理が反転する電圧である、しきい値電圧
に設定される。すなわち、キャパシタＣ１に振幅増幅用
論理回路２０のしきい値電圧と、基準電圧Ｖ１である５
Ｖとの差分電圧が、蓄積される。つまり、本実施形態で
は、キャパシタＣ１に−０．５Ｖの電圧が蓄積される。

【００９４】次の時刻Ｔ４４〜時刻Ｔ４６の間がデータ
サンプリング期間となる。すなわち、時刻Ｔ４４〜時刻
Ｔ４６において、タイミング制御回路１０はスイッチＳ
Ｗ２をオン状態とし、それ以外のスイッチであるスイッ
チＳＷ１とスイッチＳＷ３〜ＳＷ５をオフ状態とする。
この時刻Ｔ４４〜時刻Ｔ４６の期間に、例えば、入力信
号ＩＳが４Ｖから６Ｖに変化したとする。この場合、基
準電圧Ｖ１として設定した５Ｖを境に時刻Ｔ４５の時点
で振幅増幅用論理回路２０の出力信号ＯＳが０Ｖから１
０Ｖへ変化する。すなわち、入力信号ＩＳの電圧が５Ｖ
を超えた時刻Ｔ４５で、ノードｂの電圧は振幅増幅用論
理回路２０のしきい値電圧である４．５Ｖを超える。こ
のため、振幅増幅用論理回路２０の出力信号ＯＳはロウ
からハイに切り替わる。

【００９５】次の時刻Ｔ４６〜時刻Ｔ４７の間がデータ
ホールド期間となる。すなわち、時刻Ｔ４６〜時刻Ｔ４
７の期間に、タイミング制御回路１０はスイッチＳＷ１
〜ＳＷ５をオフ状態にする。この時刻Ｔ４６〜時刻Ｔ４
７の期間に、データサンプリング期間（時刻Ｔ４４〜時
刻Ｔ４６）の間に入力された振幅２Ｖのデジタル信号で
ある入力信号ＩＳを、振幅１０Ｖのデジタル信号である
出力信号ＯＳとして一時的に保持する。なお、この信号
増幅回路４０以外の動作は、上述した第１実施形態と同
様である。

【００９６】以上のように、本実施形態に係る信号増幅
回路４０を信号線駆動回路３に用いても、外部回路の規
模および消費電力を増大させることなく、デジタル信号
で動作する信号線駆動回路３とすることができる。

【００９７】さらに、本実施形態に係る液晶表示装置の
信号増幅回路４０によれば、この信号線駆動回路内の素
子特性がばらつき、振幅増幅用論理回路２０の回路しき
い値電圧がブロック毎に又は製品毎に異なる場合であっ
ても、振幅の小さい入力信号ＩＳのデジタル信号のサン
プリングが可能となる。つまり、信号増幅用論理回路２
０のしきい値電圧がばらついた場合でも、この信号増幅
回路４０を正常に動作させることができる。

【００９８】〔第８実施形態〕本発明の第８実施形態
は、上述した第７施形態におけるキャパシタＣ１の差分
電圧設定のための手法を変形したものである。以下、図
面に基づいて詳細に説明する。

【００９９】図１６は、本発明の第８実施形態に係る信
号増幅回路の主要部の構成を示す回路図であり、図１７
は、図１６に示す信号増幅回路の動作を示したタイミン
グチャートを示す図である。

【０１００】本実施形態においては、スイッチＳＷ１と
基準電圧Ｖ１の電圧源とにより、キャパシタＣ１に差分
電圧を保持させる際にノードａを基準電圧に維持する基
準電圧保持回路が構成されている。また、スイッチＳＷ
３〜ＳＷ５とトランジスタＱ８と０Ｖの電圧源と１０Ｖ
の電圧源とにより、キャパシタＣ１に差分電圧を保持さ
せる際にノードｂを信号増幅用論理回路２０のしきい値
電圧に設定するしきい値電圧検出回路が構成されてい
る。

【０１０１】図１６に示すように、第８実施形態に係る
信号増幅回路４２は、上述した第７実施形態と比べる
と、キャパシタＣ２が省かれて構成されている。

【０１０２】次に、図１７に基づいて、図１６に示す信
号増幅回路４２の動作を説明する。まず、時刻Ｔ５１〜
時刻Ｔ５２の間がリセット期間となる。すなわち、時刻
Ｔ５１〜時刻Ｔ５２の期間に、タイミング制御回路１０
から制御信号ＣＳが送られ、信号増幅回路４０のスイッ
チＳＷ１とスイッチＳＷ３とスイッチＳＷ５がオン状態
となり、スイッチＳＷ２とスイッチＳＷ４とがオフ状態
となる。この時刻Ｔ５１〜時刻Ｔ５２の期間、ノードａ
には基準電圧Ｖ１として例えば５Ｖが入力される。ま
た、これと同時にノードｂには０Ｖが入力され、ノード
ｃには１０Ｖが入力される。

【０１０３】次の時刻Ｔ５２〜時刻Ｔ５４の間がしきい
値キャンセル期間となる。すなわち、時刻Ｔ５２〜時刻
Ｔ５４の期間に、タイミング制御回路１０はスイッチＳ
Ｗ２とスイッチＳＷ３とスイッチＳＷ５とをオフ状態に
し、スイッチＳＷ１とスイッチＳＷ４をオン状態にす
る。その結果、トランジスタＱ８がオン状態となる。こ
の時刻Ｔ５２〜時刻Ｔ５４の期間において、キャパシタ
Ｃ１とキャパシタＣ２は、このトランジスタＱ８を通し
て短絡する。また、スイッチＳＷ１がオン状態であるの
でノードａの電圧は基準電圧Ｖ１である５Ｖに維持され
る。このため、ノードａの電圧が５Ｖに保持されたま
ま、ノードｂの電圧が０Ｖから１０Ｖに向かって変化し
ていく。そして、ノードｂが振幅増幅用論理回路２０の
しきい値電圧である例えば４．５Ｖを超えた時点である
時刻Ｔ５３で振幅増幅用論理回路２０の出力が反転し
て、出力信号ＯＳが１０Ｖになる。このため、トランジ
スタＱ８はオフ状態となる。その結果、ノードｂは、振
幅増幅用論理回路２０の出力論理が反転する電圧であ
る、しきい値電圧に設定される。すなわち、キャパシタ
Ｃ１に振幅増幅用論理回路２０のしきい値電圧と、基準
電圧Ｖ１である５Ｖとの差分電圧が、蓄積される。つま
り、本実施形態では、キャパシタＣ１に−０．５Ｖの電
圧が蓄積される。

【０１０４】次の時刻Ｔ５４〜時刻Ｔ５６の間がデータ
サンプリング期間となる。すなわち、時刻Ｔ５４〜時刻
Ｔ５６において、タイミング制御回路１０はスイッチＳ
Ｗ２をオン状態とし、それ以外のスイッチであるスイッ
チＳＷ１とスイッチＳＷ３〜ＳＷ５をオフ状態とする。
この時刻Ｔ５４〜時刻Ｔ５６の期間に、例えば、入力信
号ＩＳが４Ｖから６Ｖに変化したとする。この場合、基
準電圧Ｖ１として設定した５Ｖを境に時刻Ｔ５５の時点
で振幅増幅用論理回路２０の出力信号ＯＳが０Ｖから１
０Ｖへ変化する。すなわち、入力信号ＩＳの電圧が５Ｖ
を超えた時刻Ｔ５５で、ノードｂの電圧は振幅増幅用論
理回路２０のしきい値電圧である４．５Ｖを超える。こ
のため、振幅増幅用論理回路２０の出力信号ＯＳはロウ
からハイに切り替わる。

【０１０５】次の時刻Ｔ５６〜時刻Ｔ５７の間がデータ
ホールド期間となる。すなわち、時刻Ｔ５６〜時刻Ｔ５
７の期間に、タイミング制御回路１０はスイッチＳＷ１
〜ＳＷ５をオフ状態にする。この時刻Ｔ５６〜時刻Ｔ５
７の期間に、データサンプリング期間（時刻Ｔ５４〜時
刻Ｔ５６）の間に入力された振幅２Ｖのデジタル信号で
ある入力信号ＩＳを、振幅１０Ｖのデジタル信号である
出力信号ＯＳとして一時的に保持する。なお、この信号
増幅回路４２以外の動作は、上述した第１実施形態と同
様である。

【０１０６】以上のように、本実施形態に係る信号増幅
回路４２を信号線駆動回路３に用いても、外部回路の規
模および消費電力を増大させることなく、デジタル信号
で動作する信号線駆動回路３とすることができる。

【０１０７】さらに、本実施形態に係る液晶表示装置の
信号増幅回路４２によれば、この信号線駆動回路内の素
子特性がばらつき、振幅増幅用論理回路２０の回路しき
い値電圧がブロック毎で多少異なる場合であっても、振
幅の小さい入力信号ＩＳのデジタル信号のサンプリング
が可能となる。つまり、信号増幅用論理回路２０のしき
い値電圧がばらついた場合でも、この信号増幅回路４２
を正常に動作させることができる。

【０１０８】そのうえ、本実施形態に係る信号増幅回路
４２によれば、上述した第７実施形態と比べて、キャパ
シタＣ２を省略した構成とすることができるので、回路
構成の簡略化を図ることができる。

【０１０９】〔第９実施形態〕本発明の第９実施形態
は、上述した第７実施形態におけるノードａのしきい値
キャンセル期間における基準電圧の保持の手法を変形し
たものである。以下、図面に基づいて詳細に説明する。

【０１１０】図１８は、本発明の第９実施形態に係る信
号増幅回路の主要部の構成を示す回路図である。

【０１１１】この図１８に示すように、第９実施形態に
係る信号増幅回路４４は、上述した第７実施形態に係る
信号増幅回路４０に加えて、キャパシタＣ３を備えて構
成されている。上述した第７実施形態と異なる回路構成
部分を説明すると、ノードａにキャパシタＣ３の一端側
が接続され、このキャパシタＣ３の他端側が保持電圧Ｖ
２に接続されている。この実施形態では、保持電圧とし
て０Ｖを印加しているが、固定電圧であれば何Ｖであっ
てもかまわない。

【０１１２】本実施形態においては、スイッチＳＷ４、
ＳＷ５とトランジスタＱ８とキャパシタＣ２、Ｃ３と１
０Ｖの電圧源とにより、キャパシタＣ１に差分電圧を保
持させる際にノードａを基準電圧に維持する基準電圧保
持回路が構成されている。また、スイッチＳＷ３〜ＳＷ
５とトランジスタＱ８と０Ｖの電圧源と１０Ｖの電圧源
とにより、キャパシタＣ１に差分電圧を保持させる際に
ノードｂを信号増幅用論理回路２０のしきい値電圧に設
定するしきい値電圧検出回路が構成されている。

【０１１３】なお、本実施形態に係る信号増幅回路４４
の動作は、上述した第７実施形態に係る信号増幅回路４
０と同様のものであるので、その説明は省略する。

【０１１４】このようにノードａにキャパシタＣ３を付
加することにより、図１５に示したしきい値キャンセル
期間（時刻Ｔ４２〜時刻Ｔ４４）において、ノードａの
電圧を５Ｖに保持しやすくなる。すなわち、リセット期
間（時刻Ｔ４１〜時刻Ｔ４２）の間に、この例ではキャ
パシタＣ３に５Ｖの電圧が蓄積されるので、しきい値キ
ャンセル期間の間、ノードａを５Ｖに保持することが容
易になる。

【０１１５】〔第１０実施形態〕本発明の第１０実施形
態は、上述した第９施形態におけるトランジスタＱ８の
代わりに、トランスファーゲートＴＧ３を設けたもので
ある。以下、図面に基づいて詳細に説明する。

【０１１６】図１９は、本発明の第１０実施形態に係る
信号増幅回路の主要部の構成を示す回路図であり、図２
０は、図１９に示す信号増幅回路の動作を示したタイミ
ングチャートを示す図である。

【０１１７】図１９に示すように、第１０実施形態に係
る信号増幅回路４６は、上述した第９実施形態と比べる
と、トランジスタＱ８の代わりにトランスファーゲート
ＴＧ３が設けられて、構成されている。このトランスフ
ァーゲートＴＧ３は、ｎ型ＭＯＳトランジスタであるト
ランジスタＱ９と、ｐ型ＭＯＳトランジスタであるトラ
ンジスタＱ１０とから、構成されている。トランジスタ
Ｑ９の制御端子は、スイッチＳＷ６の一端側に接続され
ている。スイッチＳＷ６の他端側は、振幅増幅用論理回
路２０のインバータ２０ａの出力側に接続されている。
トランジスタＱ１０の制御端子はスイッチＳＷ４の一端
側に接続されている。スイッチＳＷ４の他端側は、振幅
増幅用論理回路２０のインバータ２０ｂの出力側に接続
されている。

【０１１８】本実施形態においては、スイッチＳＷ４〜
ＳＷ６とトランスファーゲートＴＧ３とキャパシタＣ
２、Ｃ３と１０Ｖの電圧源とにより、キャパシタＣ１に
差分電圧を保持させる際にノードａを基準電圧に維持す
る基準電圧保持回路が構成されている。また、スイッチ
ＳＷ３〜ＳＷ６とトランスファーゲートＴＧ３と０Ｖの
電圧源と１０Ｖの電圧源とにより、キャパシタＣ１に差
分電圧を保持させる際にノードｂを信号増幅用論理回路
２０のしきい値電圧に設定するしきい値電圧検出回路が
構成されている。

【０１１９】次に、図２０に基づいて、図１９に示す信
号増幅回路４６の動作を説明する。まず、時刻Ｔ６１〜
時刻Ｔ６２の間がリセット期間となる。すなわち、時刻
Ｔ６１〜時刻Ｔ６２の期間に、タイミング制御回路１０
から制御信号ＣＳが送られ、信号増幅回路４０のスイッ
チＳＷ１とスイッチＳＷ３とスイッチＳＷ５がオン状態
となり、スイッチＳＷ２とスイッチＳＷ４とスイッチＳ
Ｗ６とがオフ状態となる。この時刻Ｔ６１〜時刻Ｔ６２
の期間、ノードａには基準電圧Ｖ１として例えば５Ｖが
入力される。また、これと同時にノードｂには０Ｖが入
力され、ノードｃには１０Ｖが入力される。

【０１２０】次の時刻Ｔ６２〜時刻Ｔ６４の間がしきい
値キャンセル期間となる。すなわち、時刻Ｔ６２〜時刻
Ｔ６４の期間に、タイミング制御回路１０はスイッチＳ
Ｗ１〜ＳＷ３とスイッチＳＷ５とをオフ状態にし、スイ
ッチＳＷ４とスイッチＳＷ６とをオン状態にする。その
結果、トランジスタＱ９とトランジスタＱ１０がオン状
態となる。つまり、トランスファーゲートＴＧ３がオン
状態となる。

【０１２１】この時刻Ｔ６２〜時刻Ｔ６４の期間におい
て、キャパシタＣ１とキャパシタＣ２は、このトランジ
スタＱ９とトランジスタＱ１０とを通して短絡する。こ
のため、ノードａの電圧が５Ｖに保持されたまま、ノー
ドｂの電圧が０Ｖから１０Ｖに向かって変化していく。
そして、ノードｂが振幅増幅用論理回路２０のしきい値
電圧である例えば４．５Ｖを超えた時点である時刻Ｔ６
３で振幅増幅用論理回路２０の出力が反転して、出力信
号ＯＳが１０Ｖになる。このため、トランジスタＱ９と
トランジスタＱ１０とはオフ状態となる。つまり、トラ
ンスファーゲートＴＧ３はオフ状態となる。その結果、
ノードｂは、振幅増幅用論理回路２０の出力論理が反転
する電圧である、しきい値電圧に設定される。すなわ
ち、キャパシタＣ１に振幅増幅用論理回路２０のしきい
値電圧と、基準電圧Ｖ１である５Ｖとの差分電圧が、蓄
積される。つまり、本実施形態では、キャパシタＣ１に
−０．５Ｖの電圧が蓄積される。

【０１２２】次の時刻Ｔ６４〜時刻Ｔ６６の間がデータ
サンプリング期間となる。すなわち、時刻Ｔ６４〜時刻
Ｔ６６において、タイミング制御回路１０はスイッチＳ
Ｗ２をオン状態とし、それ以外のスイッチであるスイッ
チＳＷ１とスイッチＳＷ３〜ＳＷ６をオフ状態とする。
この時刻Ｔ６４〜時刻Ｔ６６の期間に、例えば、入力信
号ＩＳが４Ｖから６Ｖに変化したとする。この場合、基
準電圧Ｖ１として設定した５Ｖを境に時刻Ｔ６５の時点
で振幅増幅用論理回路２０の出力信号ＯＳが０Ｖから１
０Ｖへ変化する。すなわち、入力信号ＩＳの電圧が５Ｖ
を超えた時刻Ｔ６５で、ノードｂの電圧は振幅増幅用論
理回路２０のしきい値電圧である４．５Ｖを超える。こ
のため、振幅増幅用論理回路２０の出力信号ＯＳはロウ
からハイに切り替わる。

【０１２３】次の時刻Ｔ６６〜時刻Ｔ６７の間がデータ
ホールド期間となる。すなわち、時刻Ｔ６６〜時刻Ｔ６
７の期間に、タイミング制御回路１０はスイッチＳＷ１
〜ＳＷ６をオフ状態にする。この時刻Ｔ６６〜時刻Ｔ６
７の期間に、データサンプリング期間（時刻Ｔ６４〜時
刻Ｔ６６）の間に入力された振幅２Ｖのデジタル信号で
ある入力信号ＩＳを、振幅１０Ｖのデジタル信号である
出力信号ＯＳとして一時的に保持する。なお、この信号
増幅回路４６以外の動作は、上述した第１実施形態と同
様である。

【０１２４】以上のように、本実施形態に係る信号増幅
回路４６を信号線駆動回路３に用いても、外部回路の規
模および消費電力を増大させることなく、デジタル信号
で動作する信号線駆動回路３とすることができる。

【０１２５】さらに、本実施形態に係る液晶表示装置の
信号増幅回路４６によれば、この信号線駆動回路内の素
子特性がばらつき、振幅増幅用論理回路２０の回路しき
い値電圧がブロック毎で多少異なる場合であっても、振
幅の小さい入力信号ＩＳのデジタル信号のサンプリング
が可能となる。つまり、信号増幅用論理回路２０のしき
い値電圧がばらついた場合でも、この信号増幅回路４６
を正常に動作させることができる。

【０１２６】〔第１１実施形態〕第１１実施形態は、上
述した各実施形態で用いられている振幅増幅用論理回路
２０の回路構成の一例を示すものである。

【０１２７】図２１は、振幅増幅用論理回路２０の回路
構成の一例を示す図である。この図２１からわかるよう
に、振幅増幅用論理回路２０は、ｐ型ＭＯＳトランジス
タからなるトランジスタＱ２０〜Ｑ２６と、ｎ型ＭＯＳ
トランジスタからなるトランジスタＱ３０〜Ｑ３６と
を、備えて構成されている。この振幅増幅用論理回路２
０は、一般的に用いられているレベルシフタ回路である
ので、ここでは、これ以上の説明は省略する。

【０１２８】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、しきい値キャンセル期
間の動作タイミングについても、振幅増幅用論理回路２
０のしきい値電圧がキャパシタＣ１に十分保持されてい
る間であれば、各データサンプリング毎にしきい値キャ
ンセルの動作を行う必要はない。

【０１２９】また、上述した各実施形態では、ノードｂ
の電圧を上げていく過程により振幅増幅用論理回路２０
のしきい値電圧を検出したが、ノードｂの電圧を下げて
いく過程により振幅増幅用論理回路２０のしきい値電圧
を検出してもよい。すなわち、上述した各実施形態で
は、振幅増幅用論理回路の出力信号がロウからハイに切
り替わるタイミングでしきい値電圧を検出したが、これ
とは逆にハイからロウに切り替わるタイミングでしきい
値電圧を検出してもよい。

【０１３０】

【発明の効果】以上のように、本発明によれば、振幅増
幅用論理回路のしきい値電圧と基準電圧との差分電圧を
差分電圧保持回路で吸収するようにしたので、振幅増幅
用論理回路を構成する素子特性にばらつきが生じ、振幅
増幅用論理回路のしきい値電圧がばらついたとしても、
この振幅増幅用論理回路を有する信号増幅回路を正常に
動作させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る信号増幅回路の回
路構成を示す図。

【図２】図３における各段の回路内部の概略ブロック
図。

【図３】本発明が適用される液晶表示装置の信号線駆動
回路の内部構成を示す図。

【図４】本発明が適用される液晶表示装置の全体構成を
示す図。

【図５】図１に示した第１実施形態に係る信号増幅回路
の動作を説明するためのタイミングチャートを示す図。

【図６】本発明の第２実施形態に係る信号増幅回路の回
路構成を示す図。

【図７】図６に示した第２実施形態に係る信号増幅回路
の動作を説明するためのタイミングチャートを示す図。

【図８】本発明の第３実施形態に係る信号増幅回路の回
路構成を示す図。

【図９】図８に示した第３実施形態に係る信号増幅回路
の動作を説明するためのタイミングチャートを示す図。

【図１０】本発明の第４実施形態に係る信号増幅回路の
回路構成を示す図。

【図１１】本発明の第５実施形態に係る信号増幅回路の
回路構成を示す図。

【図１２】図１１に示した第５実施形態に係る信号増幅
回路の動作を説明するためのタイミングチャートを示す
図。

【図１３】本発明の第６実施形態に係る信号増幅回路の
回路構成を示す図。

【図１４】本発明の第７実施形態に係る信号増幅回路の
回路構成を示す図。

【図１５】図１４に示した第７実施形態に係る信号増幅
回路の動作を説明するためのタイミングチャートを示す
図。

【図１６】本発明の第８実施形態に係る信号増幅回路の
回路構成を示す図。

【図１７】図１６に示した第８実施形態に係る信号増幅
回路の動作を説明するためのタイミングチャートを示す
図。

【図１８】本発明の第９実施形態に係る信号増幅回路の
回路構成を示す図。

【図１９】本発明の第１０実施形態に係る信号増幅回路
の回路構成を示す図。

【図２０】図１９に示した第１０実施形態に係る信号増
幅回路の動作を説明するためのタイミングチャートを示
す図。

【図２１】本発明で用いられる振幅増幅用論理回路の回
路構成の一例を示す図。

【符号の説明】

１ＴＦＴ２画素アレイ部３信号線駆動回路４走査線駆動回路１０タイミング制御回路１２デジタルデータサンプリング部１２ａ信号増幅回路１２ｂサンプリングラッチ回路１４デジタルデータロード部１４ａロードラッチ回路１６デジタルアナログ変換部１６ａデジタルアナログ変換回路２０振幅増幅用論理回路（絶縁ゲート型論理回路）２０ａ、２０ｂインバータＣ１〜Ｃ３キャパシタＳＷ１スイッチ（基準電圧供給スイッチ）ＳＷ２スイッチ（サンプリングスイッチ）ＳＷ３〜ＳＷ６スイッチＱ１〜Ｑ１０トランジスタＴＧ１〜ＴＧ３トランスファーゲートＩＳ入力信号ＯＳ出力信号

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に形成され、時系列に入力され
る入力信号を所定の制御信号に同期してサンプリングす
るサンプリングスイッチと、前記サンプリングスイッチに接続され、前記サンプリン
グスイッチから供給される前記入力信号を保持するキャ
パシタと、前記キャパシタにゲートが接続され、しきい値電圧に対
し正極性の電源電圧と負極性の電源電圧のうちの一方
を、キャパシタに保持された入力信号レベルに応じて選
択し出力する絶縁ゲート型論理回路と、前記キャパシタに前記入力信号が供給される前に該キャ
パシタを前記論理回路のしきい値電圧近傍の基準電圧に
バイアスする基準電圧供給スイッチと、を備えることを特徴とする信号増幅回路。
【請求項２】前記絶縁ゲート型論理回路は薄膜トランジ
スタにより構成されることを特徴とする請求項１に記載
の信号増幅回路。
【請求項３】前記薄膜トランジスタは多結晶シリコン型
薄膜トランジスタであることを特徴とする請求項２に記
載の信号増幅回路。
【請求項４】前記絶縁ゲート型論理回路はインバータ回
路であることを特徴とする請求項２に記載の信号増幅回
路。
【請求項５】デジタル映像信号をアナログ映像信号に変
換する機能を有する駆動回路を備えた液晶表示装置であ
って、前記駆動回路は、前記請求項１乃至請求項４のい
ずれかに記載の信号増幅回路を、前記デジタル映像信号
の増幅用に備えていることを特徴とする液晶表示装置。