JPS6065613A - チヨツパタイプコンパレ−タ - Google Patents
チヨツパタイプコンパレ−タInfo
- Publication number
- JPS6065613A JPS6065613A JP58172967A JP17296783A JPS6065613A JP S6065613 A JPS6065613 A JP S6065613A JP 58172967 A JP58172967 A JP 58172967A JP 17296783 A JP17296783 A JP 17296783A JP S6065613 A JPS6065613 A JP S6065613A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- conductivity type
- voltage
- gate
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は集積化されたＡ／Ｄ変換器等に用いるチョッパ
タイプコンパレータに関−する。
タイプコンパレータに関−する。
従来のＣＭＯ８によるチョッパタイプコンパレータは、
文献（ＩＥ３ＶＯＬ ５Ｃ−１４Ａ ６ ＤＥＣ１．９
７９．ｐｐ、９２６−９３２）で知られている。第１図
にこのコンパレータを示す。このコンパレータは、９Ｍ
Ｏ８２１およびｎＭＯ８２２から成るＣＭＯＳインバー
タと、インバータの入出力を短絡するスイッチ４０と、
参照電圧■ｒａｆ入力端子１３と、入力信号ｖ１ｎ入力
端子１２と、結合コンデンサ３１と、結合コンデンサを
端子１０又は１２に切ｐ換えるスイッチ４１．４２よシ
構成されている。なお端子１０はコンパレータの入力端
子、端子１１は出力端子、コンデンサ３２は負荷容量で
ある。この回路は次のように２相クロツクで動作する。
文献（ＩＥ３ＶＯＬ ５Ｃ−１４Ａ ６ ＤＥＣ１．９
７９．ｐｐ、９２６−９３２）で知られている。第１図
にこのコンパレータを示す。このコンパレータは、９Ｍ
Ｏ８２１およびｎＭＯ８２２から成るＣＭＯＳインバー
タと、インバータの入出力を短絡するスイッチ４０と、
参照電圧■ｒａｆ入力端子１３と、入力信号ｖ１ｎ入力
端子１２と、結合コンデンサ３１と、結合コンデンサを
端子１０又は１２に切ｐ換えるスイッチ４１．４２よシ
構成されている。なお端子１０はコンパレータの入力端
子、端子１１は出力端子、コンデンサ３２は負荷容量で
ある。この回路は次のように２相クロツクで動作する。
クロック期間φすなわちリセット期間で、スイッチ４０
と４１を閉じ、入力端子１０が参照電圧のとき出力が論
理スレッショルド電圧になるよう設定する。つぎのクロ
ック期間Ｔでスイッチ４０全開きインバータをアンプと
して動作させると同時に、スイッチ４１を開き４２を閉
じ入力を参照電圧から入力電圧に変える。すると入力電
圧と参照電圧の差が増幅されて出力される。
と４１を閉じ、入力端子１０が参照電圧のとき出力が論
理スレッショルド電圧になるよう設定する。つぎのクロ
ック期間Ｔでスイッチ４０全開きインバータをアンプと
して動作させると同時に、スイッチ４１を開き４２を閉
じ入力を参照電圧から入力電圧に変える。すると入力電
圧と参照電圧の差が増幅されて出力される。
この回路は単純で優れているが、リセット期間でスイッ
チ４０を閉じインバータの入出力を短絡するので電源か
らグランドへの貫通電流が流れ、低消費電力化には適さ
ない。特にコンパレータの動作速度を速めるよう設制す
ると消費電力が大きくなる欠点がある。
チ４０を閉じインバータの入出力を短絡するので電源か
らグランドへの貫通電流が流れ、低消費電力化には適さ
ない。特にコンパレータの動作速度を速めるよう設制す
ると消費電力が大きくなる欠点がある。
クロック期間■の動作速度は（１）式で表わせる。
ただし動作速度を出力電圧Ｖｏの変化速度で表わすこと
にする。
にする。
ここでＣＬは負荷容ｉ３２の容量１直、ΔＶは入力電圧
Ｖ１ｎと参照電圧Ｖ ｒａｆ Ｏ差、ｋＶｉ入力信号Δ
Ｖの分圧比で、結合コンデンサ３１の容量値をＣｃ、イ
ンバータ入力端子のゲート容量等による寄生容ｉＬ ｋ
Ｃｓとずればｋ ＝ Ｃｃ ／ （Ｃｃ 十〇ｓ ）
となる。ｇｌｌＩＮｌｇｍｐはそれぞれｎＭＯ８２２お
よび９ＭＯ８２１の相互コンダクタンスである。
Ｖ１ｎと参照電圧Ｖ ｒａｆ Ｏ差、ｋＶｉ入力信号Δ
Ｖの分圧比で、結合コンデンサ３１の容量値をＣｃ、イ
ンバータ入力端子のゲート容量等による寄生容ｉＬ ｋ
Ｃｓとずればｋ ＝ Ｃｃ ／ （Ｃｃ 十〇ｓ ）
となる。ｇｌｌＩＮｌｇｍｐはそれぞれｎＭＯ８２２お
よび９ＭＯ８２１の相互コンダクタンスである。
（１）入力・ら出力電圧の変化速度を増すには相互コン
ダクタンスｇｍを上ければよい。ｎ Ｍ ＯＳの相互コ
ンダクタンスｇｍＮは（２）式で沓かれる。
ダクタンスｇｍを上ければよい。ｎ Ｍ ＯＳの相互コ
ンダクタンスｇｍＮは（２）式で沓かれる。
ここでβｗＢコンダクタンス定数、（Ｗ／Ｌ）Ｎはトラ
ンジスタのゲート幅Ｗとゲート長りの比、Ｖ ａｒｍ、
ゲート・ソース間バイアス、ＶｒＵスレッショルド電圧
である。第１図のコンパレータの場合ケート・ソース間
バイアス電圧は論理スレッショルド電圧ＶＬＴに設定さ
れるから、Ｖａｓ ＝ＶＬＴとなる。したがって相互コ
ンダクタンスを増すには（Ｗ／Ｌ）Ｎ′ｆ：大きくする
ことが必要である。
ンジスタのゲート幅Ｗとゲート長りの比、Ｖ ａｒｍ、
ゲート・ソース間バイアス、ＶｒＵスレッショルド電圧
である。第１図のコンパレータの場合ケート・ソース間
バイアス電圧は論理スレッショルド電圧ＶＬＴに設定さ
れるから、Ｖａｓ ＝ＶＬＴとなる。したがって相互コ
ンダクタンスを増すには（Ｗ／Ｌ）Ｎ′ｆ：大きくする
ことが必要である。
ところでリセット期間の貫通電流は（３）式のように書
ける。
ける。
ただしＶｃｇ＝ＶｔＴである。したがって従来型のコン
パレータでは相互コンダクタンスを増すため（Ｗ／Ｌ）
Ｎを大きくすると貫通電流も増してしまい、消費電力が
大きくなる欠点があった。
パレータでは相互コンダクタンスを増すため（Ｗ／Ｌ）
Ｎを大きくすると貫通電流も増してしまい、消費電力が
大きくなる欠点があった。
本発明の目的は、低消費電力のコンパレータ回路を提供
することにある。
することにある。
本発明では、相互コンダクタンスが（Ｗ／Ｌ）と実効ゲ
ートバイアス（Ｖ ａｓ−Ｖ ｔ ）に比例するのに対
し、貫通電流が（Ｗ／Ｌ）に比例し実効バイアス（Ｖａ
ｓ−ＶＴ ）の二乗に比例することに着目し、（Ｗ／Ｌ
）を増しかつ実効ゲートバイアスを低減できる回路構成
を発明することにより高速化と低消費電力化を計った。
ートバイアス（Ｖ ａｓ−Ｖ ｔ ）に比例するのに対
し、貫通電流が（Ｗ／Ｌ）に比例し実効バイアス（Ｖａ
ｓ−ＶＴ ）の二乗に比例することに着目し、（Ｗ／Ｌ
）を増しかつ実効ゲートバイアスを低減できる回路構成
を発明することにより高速化と低消費電力化を計った。
以下、本発明を実施例を参照して詳細に説明する。第２
図は本発明の第１の実施例を示す図である。従来型コン
パレータのインバータ接続をやめ、１）ＭＯ８２１のゲ
ートバイアス端子１３を新たに設け、さらに９ＭＯ８２
１に信号を入力する結合コンデンサ３１−１を設けた。
図は本発明の第１の実施例を示す図である。従来型コン
パレータのインバータ接続をやめ、１）ＭＯ８２１のゲ
ートバイアス端子１３を新たに設け、さらに９ＭＯ８２
１に信号を入力する結合コンデンサ３１−１を設けた。
この回路も２相クロツクで動作する。クロック期間φ（
リセット期間）でスイッチ４０−１と４０−２および４
１を閉じる。９ＭＯ８２１のゲート電圧が端子１３に加
えられたゲートバイアス電圧Ｖｐとカリ、また１ＭＯ８
２２のゲート電圧はｐＭｏｓに流れる電流によりあるリ
セットレベルｖＲに決まる。スイッチ４１が閉じられて
いるので、結合コンデンサ３１−１．３１−２には、入
力端子ｉｏが参照電圧のとき出力がリセットレベルＶＲ
になる電荷が蓄積される。つぎのクロック期間Ｔでスイ
ッチ４０−１．４０−２．４１を開き、アンプとして動
作させると同時に、スイッチ４１を開き４２を閉じ入力
を参照電圧から入力電圧に変える。すると入力電圧と参
照電圧の差が増幅されて出力される。
リセット期間）でスイッチ４０−１と４０−２および４
１を閉じる。９ＭＯ８２１のゲート電圧が端子１３に加
えられたゲートバイアス電圧Ｖｐとカリ、また１ＭＯ８
２２のゲート電圧はｐＭｏｓに流れる電流によりあるリ
セットレベルｖＲに決まる。スイッチ４１が閉じられて
いるので、結合コンデンサ３１−１．３１−２には、入
力端子ｉｏが参照電圧のとき出力がリセットレベルＶＲ
になる電荷が蓄積される。つぎのクロック期間Ｔでスイ
ッチ４０−１．４０−２．４１を開き、アンプとして動
作させると同時に、スイッチ４１を開き４２を閉じ入力
を参照電圧から入力電圧に変える。すると入力電圧と参
照電圧の差が増幅されて出力される。
この回路ではリセット時の出力電圧ｖＲは論理スレッシ
ョルドＶＬＴより低い。しかし次段のラッチ又はコンパ
レータと結合コンデンサで結ぶことによシレベルシフト
させれば問題にならない。
ョルドＶＬＴより低い。しかし次段のラッチ又はコンパ
レータと結合コンデンサで結ぶことによシレベルシフト
させれば問題にならない。
この発明の詳細な説明するために、従来のコンパレータ
と消費電力すなわち貫通電流を同一にしたま壕速度を数
倍に上げる設計法を説明する。
と消費電力すなわち貫通電流を同一にしたま壕速度を数
倍に上げる設計法を説明する。
本発明のコンパレータの動作速度は（４）式で表わせる
。
。
ただしｋＷは入力信号のＮＭＯ８側分圧比、ｋＰは入力
信号のｐＭＯ８側分圧比である。結合コンデンサ３１−
１．３１−２の大きさをＣｃｐ。
信号のｐＭＯ８側分圧比である。結合コンデンサ３１−
１．３１−２の大きさをＣｃｐ。
ＣＣＮ 、０ＭＯ８２１およびｎＭＯｓゲート寄生容量
をＣａｐ 、 Ｃ８Ｎとすると である。なお従来型コンパレ〜りと本発明のコンパレー
タでの入力信号分圧比はほぼ等しい。
をＣａｐ 、 Ｃ８Ｎとすると である。なお従来型コンパレ〜りと本発明のコンパレー
タでの入力信号分圧比はほぼ等しい。
ｋｐ＝ＪｃＮ＝ｋ
また本発明のコンパレータの相互コンダクタンス及び貫
通電流は従来型と同じ（２）式及び（３）式で表わせる
。
通電流は従来型と同じ（２）式及び（３）式で表わせる
。
いまかりに本発明のコンパレータの実効バイアス電圧（
Ｖｏｇ ＶＴ ）と（Ｗ／Ｌ）ｆ：、従来のコンパレー
タの実効バイアス電圧（Ｖａｓ−Ｖｔ）と（Ｗ／Ｌ）に
等しくするとクロック期間ｊでの動作速度と貫通電流は
等しくなる。
Ｖｏｇ ＶＴ ）と（Ｗ／Ｌ）ｆ：、従来のコンパレー
タの実効バイアス電圧（Ｖａｓ−Ｖｔ）と（Ｗ／Ｌ）に
等しくするとクロック期間ｊでの動作速度と貫通電流は
等しくなる。
つぎに貫通電流を変えないようにトランジスタのゲート
サイズ（Ｗ／Ｌ）をＸ２倍しかつ実効ノくイアスミ圧を
１ ／ Ｘ倍すると、相互コンダクタンスは（２）式か
らＸ倍になることがわかる。もし分圧比ｋｐ、ｋＮ及び
負荷容量ＣＬがほぼかわらなければ、クロック期間Ｔで
の動作速度は相互コンダクタンスに比例するからＸ倍に
なる。
サイズ（Ｗ／Ｌ）をＸ２倍しかつ実効ノくイアスミ圧を
１ ／ Ｘ倍すると、相互コンダクタンスは（２）式か
らＸ倍になることがわかる。もし分圧比ｋｐ、ｋＮ及び
負荷容量ＣＬがほぼかわらなければ、クロック期間Ｔで
の動作速度は相互コンダクタンスに比例するからＸ倍に
なる。
実効バイアス電圧は５■電源の従来型の場合は約２ｖで
ある。本発明のコンパレータでは実効ノ（イアスミ圧は
約０．３ Ｖす々わちサブスレッショルド電圧になる直
前４まで低下できる。実効）（イアスミ圧は１／７程度
になり、したがって理想的にはコンパレータのクロック
期間■での動作速度を約７倍にできることになる。
ある。本発明のコンパレータでは実効ノ（イアスミ圧は
約０．３ Ｖす々わちサブスレッショルド電圧になる直
前４まで低下できる。実効）（イアスミ圧は１／７程度
になり、したがって理想的にはコンパレータのクロック
期間■での動作速度を約７倍にできることになる。
実際にはトランジスタサイズ（Ｗ／Ｌ ）’ｅＸ２倍に
するため寄生容量が増し、分圧比ｋＰ、ｋＮが低下しか
つ負荷容量も増すからＸ倍まではよくならない。寄生容
量の増加分を考慮に入れて動作速度の改善効果をめると
、詳細は省略するが、ゲート容量が結合容量の２％のと
きは２４倍、３％のときは２．０倍、５％のときは１．
６倍の効果がある。
するため寄生容量が増し、分圧比ｋＰ、ｋＮが低下しか
つ負荷容量も増すからＸ倍まではよくならない。寄生容
量の増加分を考慮に入れて動作速度の改善効果をめると
、詳細は省略するが、ゲート容量が結合容量の２％のと
きは２４倍、３％のときは２．０倍、５％のときは１．
６倍の効果がある。
コンパレータは２相クロツクで動作するので全体の動作
速度を向上するには、クロック期間１での動作速度が向
上すると同時に、クロック期間φでの動作速度も向上し
なければならない。
速度を向上するには、クロック期間１での動作速度が向
上すると同時に、クロック期間φでの動作速度も向上し
なければならない。
本発明のコンパレータのクロック期間φでの動作速度は
時定数τで表わすと、 となる。ただしｇ ｍＰ ” ｇ 、Ｎと仮定した。
時定数τで表わすと、 となる。ただしｇ ｍＰ ” ｇ 、Ｎと仮定した。
寄生容量の増加を考慮しなければ実効バイアス電圧を１
／’ｘ倍すると動作速度がｘ／２倍されることがわかる
。寄生容量増加を入れて計算すると、ゲート容量が結合
容量の２％のときは３．６倍、３％のときは３．０倍、
５％のときは２，４倍の改善効果が得られる。したがっ
て本発明のコンパレータは２相クロツク期間どちらの動
作速度も向上する。
／’ｘ倍すると動作速度がｘ／２倍されることがわかる
。寄生容量増加を入れて計算すると、ゲート容量が結合
容量の２％のときは３．６倍、３％のときは３．０倍、
５％のときは２，４倍の改善効果が得られる。したがっ
て本発明のコンパレータは２相クロツク期間どちらの動
作速度も向上する。
コンパレータの性能は速度だけでなく利得も高いことが
望ましい。利得Ａは次式で表わせる。
望ましい。利得Ａは次式で表わせる。
Ａ ＝ ｇ、・Ｒｏｕｔ −・−・−（６）ここでＲｏ
ｕｔ Ｕインバータの出力抵抗である。インバータの出
力抵抗は貫通電流に反比例する。実効ケートバイアスを
１ ／ ｘ倍し、ゲートサイズをＸ２倍するｍＪ記の設
計法によれば貫通電流は従来型と等しいので出力抵抗は
従来型と等しく相互コンダクタンスはＸ倍になるので利
得はＸ倍になる。
ｕｔ Ｕインバータの出力抵抗である。インバータの出
力抵抗は貫通電流に反比例する。実効ケートバイアスを
１ ／ ｘ倍し、ゲートサイズをＸ２倍するｍＪ記の設
計法によれば貫通電流は従来型と等しいので出力抵抗は
従来型と等しく相互コンダクタンスはＸ倍になるので利
得はＸ倍になる。
つ才り本発明によれば高速かつ高利得なコンパレータが
得られる。
得られる。
つき゛に本発明の第２の実施例を第３図に示す。
第１の実施例における結合コンデンサの接続を変更した
もので、第１の実施例と同じ効果が得られる。
もので、第１の実施例と同じ効果が得られる。
つぎに本発明の第３の実施例を第４図に示す。
第１の実殉例におけるインバータにトランジスタ２３お
よび２４によるゲート接地増幅器を挿入した。１瑞子１
３および１４はゲートバイアスを与える端子である。こ
の回路は増幅段１段で従来の増幅段２段分の利寿があり
、従来のコンパレータを２段縦続接続したコンパレータ
に比較し、利得ハ同等遅延時間が鎧かくかつ消費電力が
１／２のコンパレータになる。
よび２４によるゲート接地増幅器を挿入した。１瑞子１
３および１４はゲートバイアスを与える端子である。こ
の回路は増幅段１段で従来の増幅段２段分の利寿があり
、従来のコンパレータを２段縦続接続したコンパレータ
に比較し、利得ハ同等遅延時間が鎧かくかつ消費電力が
１／２のコンパレータになる。
最後にクロックフィードスルー’４Ｊ’ Ｎｔについテ
述べる。従来型コンパレータではリセットスイッチ４０
の制御クロックが１言号にもれ込むクロックフィードス
ルーのため発生するオフセット誤差が問題でを）つた。
述べる。従来型コンパレータではリセットスイッチ４０
の制御クロックが１言号にもれ込むクロックフィードス
ルーのため発生するオフセット誤差が問題でを）つた。
そのためリセットスイッチ４０に０ＭＯ８を使い、また
補償スイッチを用いるなどの手段でインバータの入力側
へもれ込むクロックフィードスルーをほぼ零にする必要
があった。しかしクロックの位相ずれにより補償効果が
変わるなどの問題があった。
補償スイッチを用いるなどの手段でインバータの入力側
へもれ込むクロックフィードスルーをほぼ零にする必要
があった。しかしクロックの位相ずれにより補償効果が
変わるなどの問題があった。
本発明のコンパレータではリセットスイッチが４０−１
と４０−２の２つに分れている。スイッチ４０−１のフ
ィードスルーとスイッチ４０−２のフィードスルーの極
性が逆で大きさがほぼ等しければフィードスルーがあっ
てもオフセット誤差が小ざい。そのためスイッチ４０−
１とスイッチ４０−２には相補極性のトランジスタを用
いる。
と４０−２の２つに分れている。スイッチ４０−１のフ
ィードスルーとスイッチ４０−２のフィードスルーの極
性が逆で大きさがほぼ等しければフィードスルーがあっ
てもオフセット誤差が小ざい。そのためスイッチ４０−
１とスイッチ４０−２には相補極性のトランジスタを用
いる。
このときにはクロックの位相が多少ずれてもオフセット
誤差ばあま９変らない。
誤差ばあま９変らない。
以上に説明したように、本発明によれば低消費コンパレ
ータを得ることができる。
ータを得ることができる。
第１図は従来型コンパレータの回路図、第２図は本発明
の第１の実施例を示す回路図、第３図は第２の実施例を
示す回路図、第４図は第３図の実施例を示す回路図であ
る。 ２１．２２・・・インバータを構成するトランジスタ、
３１−１．３１−２・・・結合コンデンサ、４０−１゜
４０−２・・リセットスイッ−ｙ−５ｉｏ・・・コンパ
レー第 ｌ 囚 第 ２ 口 （／３ 椿 ろ び〕 第 ４ 日
の第１の実施例を示す回路図、第３図は第２の実施例を
示す回路図、第４図は第３図の実施例を示す回路図であ
る。 ２１．２２・・・インバータを構成するトランジスタ、
３１−１．３１−２・・・結合コンデンサ、４０−１゜
４０−２・・リセットスイッ−ｙ−５ｉｏ・・・コンパ
レー第 ｌ 囚 第 ２ 口 （／３ 椿 ろ び〕 第 ４ 日
Claims (1)
- 【特許請求の範囲】 １、結合コンデンサとＣＭＯＳインバータと前記インバ
ータの入出力を短絡するリセットスイッチからなるチョ
ッパタイプコンパレータにおいて、リセット時に、第１
導電型トランジスタと第２導電型トランジスタのゲート
にそれぞれ別のゲート電圧を設定する手段を設けたこと
を特徴とするチョッパタイプコンパレータ。 ２、第１項に記載するコンパレータにおいて、リセット
時に、第１導電型トランジスタにゲートバイアスを与え
、第２導電型トランジスタは入出力を短絡することによ
りバイアスを与え、比較動作時には入力電圧が結合コン
デンサにより第１および第２導電型トランジスタのゲー
ト印加される手段を設けたことを特徴とするチョッパタ
イプコンパレータ。 ３、第１項又は第２項に記載するコンパレータ回路にお
いて、第１導電型トランジスタのドレインと出力端子の
間に、第１導電型トランジスタによるゲート接地型増幅
器を接続し、壕だ、第２導電型トランジスタのドレイン
と出力端子の間に、第２導電型トランジスタによるゲー
ト接地型増幅器を接続したチョッパタイプコンパレータ
。 ４、第１項から第４項のいずれかに記載するコンパレー
タ回路において、第１導電型トランジスタにゲートバイ
アスを与えるスイッチトランジスタと、第２導電型トラ
ンジスタの入出力を短絡するスイッチトランジスタに相
補の導電型トランジスタを用いたチョッパタイプコンパ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172967A JPS6065613A (ja) | 1983-09-21 | 1983-09-21 | チヨツパタイプコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172967A JPS6065613A (ja) | 1983-09-21 | 1983-09-21 | チヨツパタイプコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065613A true JPS6065613A (ja) | 1985-04-15 |
| JPH058606B2 JPH058606B2 (ja) | 1993-02-02 |
Family
ID=15951675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172967A Granted JPS6065613A (ja) | 1983-09-21 | 1983-09-21 | チヨツパタイプコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065613A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263316A (ja) * | 1988-05-20 | 1990-03-02 | Texas Instr Inc <Ti> | 比較器 |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
| JP2016129394A (ja) * | 2002-12-25 | 2016-07-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016535487A (ja) * | 2013-10-29 | 2016-11-10 | クアルコム，インコーポレイテッド | ラッチコンパレータ回路および方法 |
| JP2018088702A (ja) * | 2003-02-12 | 2018-06-07 | 株式会社半導体エネルギー研究所 | ヘッドマウントディスプレイ |
-
1983
- 1983-09-21 JP JP58172967A patent/JPS6065613A/ja active Granted
Cited By (7)
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| JP2016535487A (ja) * | 2013-10-29 | 2016-11-10 | クアルコム，インコーポレイテッド | ラッチコンパレータ回路および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058606B2 (ja) | 1993-02-02 |
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