JPS60174518A - Ｃｍｏｓアナログスイツチ - Google Patents
ＣｍｏｓアナログスイツチInfo
- Publication number
- JPS60174518A JPS60174518A JP59031256A JP3125684A JPS60174518A JP S60174518 A JPS60174518 A JP S60174518A JP 59031256 A JP59031256 A JP 59031256A JP 3125684 A JP3125684 A JP 3125684A JP S60174518 A JPS60174518 A JP S60174518A
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- JP
- Japan
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- transistor
- analog switch
- trs
- noise
- switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＣＭ ＯＳ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
アナログスイッチに係シ、特に、スイッチング時（スイ
ッチのＯＮ及びＯＦＦ時）に発生するフィードスルーノ
イズの低減化法に関する。
ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
アナログスイッチに係シ、特に、スイッチング時（スイ
ッチのＯＮ及びＯＦＦ時）に発生するフィードスルーノ
イズの低減化法に関する。
モノリシックＩＣに用いるＭＯＳ）ランジスタには、導
電形式、動作モード、ゲート構造などによって種々の形
のトランジスタがある。第１図に、代表的なアルミニュ
ームゲート形のＭＯＳ）ランジスタの寄生素子の概要を
示すとして（ａ）には断面的構造、（ｂ）Ｋは等価回路
を示す。このように、ＭＯ８形トランジスタは、ソース
ＳとドレインＤ領域のもつ直列抵抗、ソースＳとドレイ
ンＤ領域が基板との間に作るダイオードと接合容量Ｃｓ
ｓ及びＣＤＩ＋１ゲート電極ＧがソースＳおよびドレイ
ンＤ領域との間に重って作る電極間容量Ｃａｎ及びＣａ
ｎよシ構成される。
電形式、動作モード、ゲート構造などによって種々の形
のトランジスタがある。第１図に、代表的なアルミニュ
ームゲート形のＭＯＳ）ランジスタの寄生素子の概要を
示すとして（ａ）には断面的構造、（ｂ）Ｋは等価回路
を示す。このように、ＭＯ８形トランジスタは、ソース
ＳとドレインＤ領域のもつ直列抵抗、ソースＳとドレイ
ンＤ領域が基板との間に作るダイオードと接合容量Ｃｓ
ｓ及びＣＤＩ＋１ゲート電極ＧがソースＳおよびドレイ
ンＤ領域との間に重って作る電極間容量Ｃａｎ及びＣａ
ｎよシ構成される。
一方、通常アナログスイッチで問題となるのは、ＯＮ抵
抗とその電圧依存性であるが、近年、半導体の微細加工
技術及びＭＯＢアナログ技術の進歩に伴い、モノリシッ
クＩＣに適したスイツチトキャパシタ（以下、ＳＣとい
う）回路に用いるＭＯＳアナログスイッチ（トランジス
タ）は、上記もしたごとく、第２図（ａ）に示すように
、ゲートＧとソースＳ及びビレ４フ０間に寄生容量ＣＧ
ＩＩ及びＣａｎが付随する。従って、スイッチのＯＮ及
びＯＦＦ時に制御信号がゲー）ＧからソースＳ及びドレ
インＤにもれ込み、キャパシタＣ端子の出力電圧波形Ｖ
６は第２図（ｂ）のごとくなる。このスイッチＯＮ時の
スパイク状のノイズ及びスイッチがＯＦＦしたときの誤
差電圧Ｖ、（＝Ｖ。−Ｖ＋）を以下フィードスルーノイ
ズという。この誤差電圧（フィードスルーノイズ）は、
ＳＣ回路においてはオフセット電圧となる。従って、Ｓ
Ｃ回路のダイナミックレンジが狭くなるという問題が生
じる。
抗とその電圧依存性であるが、近年、半導体の微細加工
技術及びＭＯＢアナログ技術の進歩に伴い、モノリシッ
クＩＣに適したスイツチトキャパシタ（以下、ＳＣとい
う）回路に用いるＭＯＳアナログスイッチ（トランジス
タ）は、上記もしたごとく、第２図（ａ）に示すように
、ゲートＧとソースＳ及びビレ４フ０間に寄生容量ＣＧ
ＩＩ及びＣａｎが付随する。従って、スイッチのＯＮ及
びＯＦＦ時に制御信号がゲー）ＧからソースＳ及びドレ
インＤにもれ込み、キャパシタＣ端子の出力電圧波形Ｖ
６は第２図（ｂ）のごとくなる。このスイッチＯＮ時の
スパイク状のノイズ及びスイッチがＯＦＦしたときの誤
差電圧Ｖ、（＝Ｖ。−Ｖ＋）を以下フィードスルーノイ
ズという。この誤差電圧（フィードスルーノイズ）は、
ＳＣ回路においてはオフセット電圧となる。従って、Ｓ
Ｃ回路のダイナミックレンジが狭くなるという問題が生
じる。
ＩＣ化に当っては、このオフセット電圧を回路構成上自
動補償することが必須となる。
動補償することが必須となる。
この自動補償のために、アナログスイッチの基本構成は
、ＣＭＯＳアナログスイッチの場合、第３図に示すよう
に、Ｐ ＭＯＳ （Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ
ＯｘｉｄｅＳｅｍｉｃｍｎ、ｄｕｃｔｏｒ ） ）ラン
ジスタＭ１とＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ ＭｅｔＨ
Ｉ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トラン
ジスタＭ２が並列に接続される。これは、０ＭＯ８の場
合、スイッチのＯＮ、ＯＦＦ時のゲート電圧がＰＭＯ８
とＮＭＯ８では逆方向に動作するため、画素子間で上記
したフィードスルーノイズのキャンセル効果が期待でき
るためである（その他にもＯＮ抵抗の電圧依存性の低減
などの効果もある）。しかし、この基本回路のみでは、
上記したフィードスルーノイズは低減化できず、特に、
ダイナミックレンジが広く、高精度・無調整なＳＣ回路
には適用することができないという問題がある。
、ＣＭＯＳアナログスイッチの場合、第３図に示すよう
に、Ｐ ＭＯＳ （Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ
ＯｘｉｄｅＳｅｍｉｃｍｎ、ｄｕｃｔｏｒ ） ）ラン
ジスタＭ１とＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ ＭｅｔＨ
Ｉ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トラン
ジスタＭ２が並列に接続される。これは、０ＭＯ８の場
合、スイッチのＯＮ、ＯＦＦ時のゲート電圧がＰＭＯ８
とＮＭＯ８では逆方向に動作するため、画素子間で上記
したフィードスルーノイズのキャンセル効果が期待でき
るためである（その他にもＯＮ抵抗の電圧依存性の低減
などの効果もある）。しかし、この基本回路のみでは、
上記したフィードスルーノイズは低減化できず、特に、
ダイナミックレンジが広く、高精度・無調整なＳＣ回路
には適用することができないという問題がある。
本発明の目的は、上記した０ＭＯ８７す・グ〜イツチの
フィードスルーノイズを低減できるフィードスルーノイ
ズ補償付ＣＭＯＳアナログスイッチを提供するにある。
フィードスルーノイズを低減できるフィードスルーノイ
ズ補償付ＣＭＯＳアナログスイッチを提供するにある。
本発明は、ＰＭＯＩ９）ランジスタＭ１とＮＭＯ８゛ト
ランジスタ２を並列接続したＣＭＯＳアナログスイッチ
に対し、 （１）該ＰＭＯ８）ランジスタＭ１と逆極性のゲート電
圧で動作する、ソースとドレインを短絡した同じＰＭＯ
ＳトランジスタＭ４を付加する（２） 該ＮＭＯ８）ラ
ンジスタＭ２と逆極性のゲート電圧で動作する、ソース
とドレインを短絡した同じＰＭＯ８）ランジスタＭ６を
付加するようにして、該Ｍｌ（ＰＭＯ８）及びＭｌ（Ｎ
ＭＯ８）から発生するそれぞれのフィードスルーノイズ
を、それぞれ付加した同じトランジスタから発生する逆
極性のフィードスルーノイズでキャンセルさせるように
したものである。
ランジスタ２を並列接続したＣＭＯＳアナログスイッチ
に対し、 （１）該ＰＭＯ８）ランジスタＭ１と逆極性のゲート電
圧で動作する、ソースとドレインを短絡した同じＰＭＯ
ＳトランジスタＭ４を付加する（２） 該ＮＭＯ８）ラ
ンジスタＭ２と逆極性のゲート電圧で動作する、ソース
とドレインを短絡した同じＰＭＯ８）ランジスタＭ６を
付加するようにして、該Ｍｌ（ＰＭＯ８）及びＭｌ（Ｎ
ＭＯ８）から発生するそれぞれのフィードスルーノイズ
を、それぞれ付加した同じトランジスタから発生する逆
極性のフィードスルーノイズでキャンセルさせるように
したものである。
さらに、上記した（１）及び（２）のそれぞれの付加ト
ランジスタを、該Ｍｌ及びＭｌの入出力双方に設け、対
称性をもたせることにより、ソース及びドレインに注入
する電荷をバランスさせ、該フィードスルーノイズをさ
らに低減させるようにしている。
ランジスタを、該Ｍｌ及びＭｌの入出力双方に設け、対
称性をもたせることにより、ソース及びドレインに注入
する電荷をバランスさせ、該フィードスルーノイズをさ
らに低減させるようにしている。
以下、本発明の実施例を図面を用いて説明する。
第４図及び第５図に本発明の実施例を示す。まず、第４
図において、Ｍｌ及びＭｌは第３図のＭｌ及びＭｌと全
く同一のＰＭＯ８）ランジスタ及びＮＭＯ８）ランジス
タである。また、信号線Ｃ及びＣは該トランジスタＭｌ
（ＰＭＯ８） 及びＭｌ（ＮＭＯ８） をそれぞれＯＮ
、ＯＦＦするための制御信号である。Ｃは制御信号Ｃを
反転した制御信号である（１３ＭＯ８とＮＭＯ８ではゲ
ート電圧が逆であるため）。信号線Ｐ１及びＰ２は信号
の入出力信号線である。図中の点線内（Ａ１）が本発明
のために付加した部分である。前記したフィードスルー
ノイズを低減するために、フィードスルーノイズ補償用
ＰＭＯ８）ランジスタＭ４及びＮＭＯ８）ランジスタＭ
６をそれぞれ付加する。
図において、Ｍｌ及びＭｌは第３図のＭｌ及びＭｌと全
く同一のＰＭＯ８）ランジスタ及びＮＭＯ８）ランジス
タである。また、信号線Ｃ及びＣは該トランジスタＭｌ
（ＰＭＯ８） 及びＭｌ（ＮＭＯ８） をそれぞれＯＮ
、ＯＦＦするための制御信号である。Ｃは制御信号Ｃを
反転した制御信号である（１３ＭＯ８とＮＭＯ８ではゲ
ート電圧が逆であるため）。信号線Ｐ１及びＰ２は信号
の入出力信号線である。図中の点線内（Ａ１）が本発明
のために付加した部分である。前記したフィードスルー
ノイズを低減するために、フィードスルーノイズ補償用
ＰＭＯ８）ランジスタＭ４及びＮＭＯ８）ランジスタＭ
６をそれぞれ付加する。
これは、スイッチ用（メイン）ＰＭＯ８）ランジスタＭ
１から発生するフィードスルーノイズゲート電圧はＣが
印加されている）ｔ−逆極性のゲート電圧（Ｃ）を印加
した同じＰＭＯ８）ランジスタＭ４から発生する逆極性
のフイードスルーノイズでキャンセルさせるためのもの
である。
１から発生するフィードスルーノイズゲート電圧はＣが
印加されている）ｔ−逆極性のゲート電圧（Ｃ）を印加
した同じＰＭＯ８）ランジスタＭ４から発生する逆極性
のフイードスルーノイズでキャンセルさせるためのもの
である。
全く同様に、スイッチ用（メイン）ＮＭＯＳ）ランジス
タＭ２から発生するフィードスルーノイズ（ゲート電圧
はＣが印加されている）は、逆極性のゲート電圧（Ｃ）
を印加した同じＮＭＯＳ）ランジスタＭ６の逆極性のフ
ィードスルーノイズでキャンセルさせる。従って、図示
のごとく、スイッチのＯＮ、ＯＦＦには直接関係しない
ように、フィードスルーノイズ補償用トランジスタＭ４
及びＭ６のソース・ドレイン間は短絡している。
タＭ２から発生するフィードスルーノイズ（ゲート電圧
はＣが印加されている）は、逆極性のゲート電圧（Ｃ）
を印加した同じＮＭＯＳ）ランジスタＭ６の逆極性のフ
ィードスルーノイズでキャンセルさせる。従って、図示
のごとく、スイッチのＯＮ、ＯＦＦには直接関係しない
ように、フィードスルーノイズ補償用トランジスタＭ４
及びＭ６のソース・ドレイン間は短絡している。
第５図は、第４図のＡ１と全く同様回路（Ａ２）すなわ
ち、ＰＭＯ８）ランジスタＭ３及びＮＭＯＳ〜トランジ
スタＭ５からなるフィードスルーノイズ補償トランジス
タ対Ａ２（図中の点線内）を付加し、フィードスルーノ
イズ補償用トランジスタ対を入出力双方に設け、対称性
をもたせることによ）、ソース及びドレインに注入する
電荷をバランスさせ、フィードスルーノイズをよシ一層
低減するようにしたものである。ＰＭＯ８）ランジスタ
Ｍ３が該ＰＭＯ８）ランジスタＭ４に、ＮＭＯ８トラン
ジスタＭ５がｍＮＭＯＳ）ランジスタＭ６に対応し、Ｍ
４及びＭ６と全く同様に、Ｍｌ及びＭ２のフィードスル
ーノイズをそれぞれキャンセルするものである。
ち、ＰＭＯ８）ランジスタＭ３及びＮＭＯＳ〜トランジ
スタＭ５からなるフィードスルーノイズ補償トランジス
タ対Ａ２（図中の点線内）を付加し、フィードスルーノ
イズ補償用トランジスタ対を入出力双方に設け、対称性
をもたせることによ）、ソース及びドレインに注入する
電荷をバランスさせ、フィードスルーノイズをよシ一層
低減するようにしたものである。ＰＭＯ８）ランジスタ
Ｍ３が該ＰＭＯ８）ランジスタＭ４に、ＮＭＯ８トラン
ジスタＭ５がｍＮＭＯＳ）ランジスタＭ６に対応し、Ｍ
４及びＭ６と全く同様に、Ｍｌ及びＭ２のフィードスル
ーノイズをそれぞれキャンセルするものである。
第６図は、制御信号Ｃ及びＣに対する各トランジスタ（
Ｍｌ−Ｍ６）の動作概要を示す。図から明らかなように
、 ■ メイントランジスタＭｌ及びＭ２がＯＮしていると
きには補償用トランジスタＭ３〜Ｍ６は逆ＫＯＦＦして
いる（ただし、ソースとドレインは短絡されている）。
Ｍｌ−Ｍ６）の動作概要を示す。図から明らかなように
、 ■ メイントランジスタＭｌ及びＭ２がＯＮしていると
きには補償用トランジスタＭ３〜Ｍ６は逆ＫＯＦＦして
いる（ただし、ソースとドレインは短絡されている）。
また逆に、Ｍｌ、Ｍ２がＯＦＦしているときにはＭ３〜
Ｍ６はＯＦＦしている。
Ｍ６はＯＦＦしている。
■ Ｍｌのフィードスルーノイズのキャンセルは同じＰ
ＭＯ８のＭ３．Ｍ４で行う。従って、制御信号はＭｌが
Ｃであるのに対し、Ｍ３．Ｍ４はＣを用いる。
ＭＯ８のＭ３．Ｍ４で行う。従って、制御信号はＭｌが
Ｃであるのに対し、Ｍ３．Ｍ４はＣを用いる。
■ Ｍ２のフィードスルーノイズのキャンセルは同じＮ
ＭＯＳのＭ５．Ｍ６で行う。従って、制御信号はＭ２が
Ｃであるのに対し、Ｍ５．Ｍ６は′Ｃを用いる。
ＭＯＳのＭ５．Ｍ６で行う。従って、制御信号はＭ２が
Ｃであるのに対し、Ｍ５．Ｍ６は′Ｃを用いる。
本発明によれば、第３図に示した従来スイッチに対し１
桁以上の改善がはかれ、実用上のメリットは非常に大き
い。
桁以上の改善がはかれ、実用上のメリットは非常に大き
い。
第１図はＭＯＳ）ランジスタの構造及び寄生素子の概要
、第２図はフィードスルーノイズの概要、第３図は公知
のＣＭＯＳアナログスイッチの構成、第４図は本発明の
実施例、第５図は本発明の応用実施例、第６図は本発明
の制御信号に対する各トランジスタの動作概要をそれぞ
れ示す。 Ｍｌ、Ｍ４．Ｍ３・・・ＰＭＯ８）ランジスタ、Ｍ２゜
Ｍ６．Ｍ５・・・ＮＭＯＳ）ランジスタ、ＰＬ、Ｐ２第
１図 （（１） （ｂ ’） ６ 約 Ｃ０−コＭｌ（ＰＭＯ：５） と】 。−一一一一二＝］−λ’ｑｚｏｖＭ０Ｘ３ン第
４図 第５図 、’７？、、４／
、第２図はフィードスルーノイズの概要、第３図は公知
のＣＭＯＳアナログスイッチの構成、第４図は本発明の
実施例、第５図は本発明の応用実施例、第６図は本発明
の制御信号に対する各トランジスタの動作概要をそれぞ
れ示す。 Ｍｌ、Ｍ４．Ｍ３・・・ＰＭＯ８）ランジスタ、Ｍ２゜
Ｍ６．Ｍ５・・・ＮＭＯＳ）ランジスタ、ＰＬ、Ｐ２第
１図 （（１） （ｂ ’） ６ 約 Ｃ０−コＭｌ（ＰＭＯ：５） と】 。−一一一一二＝］−λ’ｑｚｏｖＭ０Ｘ３ン第
４図 第５図 、’７？、、４／
Claims (1)
- 【特許請求の範囲】 １、ＰＭＯ８）ランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２を並列接続したＣＭＯＳアナログスイッチに対し、
該Ｍ１と逆極性のゲート電圧で動作する、ソースとドレ
インを短絡した同じＰＭＯＳトランジスタＭ３、該Ｍ２
と逆極性のゲート電圧で動作する、ソースとドレインを
短絡した同じＮＭＯ８）ランジスタＭ４を該ＣＭＯＳス
イッチの入力あるいは出力端子の一方に接続することを
特徴とするＣＭＯＳアナログスイッチ。 ２ 上記第１項のソースとドレインを短絡したトランジ
スタＭ３及びＭ４を該トランジスタＭ１及びＭ２よシ構
成される該ＣＭＯＳスイッチの入出力端子の双方に設け
ることを特徴とするＣＭＯＳアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031256A JPS60174518A (ja) | 1984-02-20 | 1984-02-20 | Ｃｍｏｓアナログスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031256A JPS60174518A (ja) | 1984-02-20 | 1984-02-20 | Ｃｍｏｓアナログスイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60174518A true JPS60174518A (ja) | 1985-09-07 |
Family
ID=12326270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59031256A Pending JPS60174518A (ja) | 1984-02-20 | 1984-02-20 | Ｃｍｏｓアナログスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60174518A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005025055A1 (de) * | 2003-09-04 | 2005-03-17 | Infineon Technologies Ag | Transistor-anordnung, integrierter schaltkreis und verfahren zum betreiben von feldeffekttransistoren |
| CN107408940A (zh) * | 2015-03-17 | 2017-11-28 | 赛灵思公司 | 具有降低的栅致漏极泄漏电流的模拟开关 |
| US11094274B2 (en) | 2019-09-18 | 2021-08-17 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
| US11263944B2 (en) | 2019-09-18 | 2022-03-01 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
-
1984
- 1984-02-20 JP JP59031256A patent/JPS60174518A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005025055A1 (de) * | 2003-09-04 | 2005-03-17 | Infineon Technologies Ag | Transistor-anordnung, integrierter schaltkreis und verfahren zum betreiben von feldeffekttransistoren |
| US7733156B2 (en) | 2003-09-04 | 2010-06-08 | Infineon Technologies Ag | Transistor arrangement, integrated circuit and method for operating field effect transistors |
| CN107408940A (zh) * | 2015-03-17 | 2017-11-28 | 赛灵思公司 | 具有降低的栅致漏极泄漏电流的模拟开关 |
| CN107408940B (zh) * | 2015-03-17 | 2021-01-05 | 赛灵思公司 | 具有降低的栅致漏极泄漏电流的模拟开关 |
| US11094274B2 (en) | 2019-09-18 | 2021-08-17 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
| US11263944B2 (en) | 2019-09-18 | 2022-03-01 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
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