JPS58108098A - サンプルホ−ルド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、例えば単管式カラーカメラの出力の処理に
使用しズ好適なサンプルホールド回路に関する。

第１図は、従来のサンプルホールド回路の一例を示し、
同図において、１が例えば単管式カラーカメラの出力で
ある入力信号源を示し、２が差動アンプを示し、差動ア
ンプ２の一方のトランジスタ３のコレクタから取抄出さ
れた入力信号がエミッタホロワ形のトランジスタ５を介
してＭＯＳ　ＦＥＴ６及び１の各ドレインに供給される
。仁のＦＥＴ　５及びＴのソース電極と接地間に対して
夫々ホールド用のコンデンサ８及び９が挿入されると共
に、各’ＩＦ”−）及び接地間にサンプリングパルス信
号源１０及び１１が挿入され、サンプリングホールド出
力がエミツタホｐワ形Ｆランジスタ１２及び１３を介し
て出力端子１４及び１５に夫々取り出される。

上述のサンプルホールド回路に対して、第２図Ａに示す
ように、Ｒで示す赤色信号とＢで示す青色信号との点順
次信号が供給され、第一図Ｂに示すサンプリングパルス
φ　によってＦＥＴ６がオンとされ、時刻１．、１．　
、・・・の夫々における赤色信号がサンプリングされ、
コンデンサ８にホールドされると共に、第一図Ｃに示す
サンプリングパルスφ８によってＦＥＴ　７がオンとさ
れ、時刻ｔ工・・・における青色信号がサンプ夢ングさ
れ、コンデンサ９にホールドされる。したがって、一方
の出力端子１４Ｋｔｉ、第２図りに示すように、赤色信
号が分離され、他方の出力端子１５には、第２図Ｅに示
すように、青色信号が取抄出される。ここで、ＰＥＴ　
６０ソース側の電位の時刻ｔ４における値を■、とする
と、コンデンサ８には、■Ｒ−Ｃ８□（Ｃ８１：コンデ
ンサ８の値）の電荷が貯えられ、時効ｔ１では、ＦＥＴ
　５がオフなので、ｖＨの電圧がホールドされるはずで
ある。

しかしながら、ＦＥＴ６のドレイン・ソース間には、第
１図において破線図示のように、接合或いは配線による
浮遊容量Ｃが存在し、この浮遊Ｂｓ 容１ｉＩＣＤ８ｓを介して青色信号が赤色仔１に飛び込
み、上述のｖＲの電位は変動してしまう。ＰＥＴ　５が
オフのときのｐｇＴ５のドレインに加わる電圧をＶＢと
すると、ＦＥＴ　５のソース電位ｖｘはＣＤ８．（ｖ−
■）−Ｃ８□（ｖｘ−ｖＲ）ｘ となる。バイアス成分除いた信号成分だけを不文この式
から明かなように、ＦＥＴ６０ソース側にお上述のよう
に、従来のサンプルホールド回路は、半導体スイッチン
グ素子の入出力電極間の浮遊容量のために、サンプルホ
ールドすべき信号以外の信号も出力に飛び込む欠点があ
り、単管式カラーカメラの出力信号の色信号分離に適用
したときには、混色の問題を生じていた。また、信号の
飛び込む量は、ホールド用コンデンサの接置Ｃ８１を大
きくすれば、それだけ小さくすることが可能である。し
かしながら、集積回路によって大きな容量を形成すると
きには、占有面積も大きくなるので、ＬＳＩ化に不都合
を生じる。

この発明は、上述の点を考慮し、信号出力に不要な信号
成分が飛びこむことを防止するようＫしたサンプルホー
ルド回路の実現を目的とするものである。

以下、この発明を前述と同様に単管式カラーカメラの出
力の赤色信号及び青色信号の分離に対して適用した一実
施例について説明する。

この一実施例では、第３図に示すように、サンプリング
のためのＦＥＴ　５　Ａ及び７人と同一の半導体プロセ
スで形成されたＦＥＴ　６　Ｂ及び７Ｂを設け、このＰ
′ＥＴ６Ｂ及び７Ｂのドレインに対して差動アンプ２の
他方のトランジスタ４のコレクタに取り出される逆相の
色信号をエミッタホロワ形のトランジスタ１６を介して
供給し、ＦＥＴ　５　Ｂ及び７ＢのソースをＦＥＴ　６
　Ａ及び７Ａのソースと共通接続している。そして、こ
のＰＥＴ　５　Ｂ及び７Ｂのｒ−トが共通接続され、端
子１７からこのデートに対しＣＩｉ’Ｆ、Ｔ　６　Ｂ及
び７Ｂを常にオフさせる電圧ｖＬ′が供給される。この
電圧ｖＬ′は、例えばサンプリングパルスφ８．φお　
のオフレベルｖＬ　Ｋ等しいものとされる。

かかる構成において、エミッタフォロワ形トランジスタ
５の出力に第ダ図Ａに示すような順次式のカラービデオ
信号が現れ、エミッタホロワ形トランジスタ１６の出力
に、これと逆相の同図Ｂに示すカラービデオ信号が現れ
る。ＦＥＴ　４５　Ａ及びＴＡが第ダ図Ｃ及び同図りに
示すサンプリングパルスφ　、φ　ｋよってスイッチン
グされることによＶＢ す、夫々のソース側には、第ダ図Ｅ及び同図Ｆに示す出
力電圧■８　　及びＶＢ　が発生する。ここで、ＦＥＴ
　５　Ａ及び６Ｂのドレイン・ソース間の浮遊容量をＣ
Ｄ８１　　及びＣＤＳ’ｌ　　とすると、エミッタホロ
ワ形）ランジスタ５及び１６の各エミッタから、ホール
ド用コンデンサ８までの部分の回路構成は、第５図の等
価回路により表わすことができる。今、この第Ｓ図に示
すように、ｖ２−θ（ｖ　）　ｔ　ｖｓ”＝Ｖ　　＋ｖ
Ｖ−Ｖ−ｖ　　であったとする。これＤＣＲｌｌ　　　
　ＤＣＲ らの信号がコンデンサＣＤＳ＊　　及びＣＤＳ’ｌ　　
を介して飛びこみ、Ｖ２−Ｖｘ　　となったとするなら
ＣＢｖｘ”＝　ＣＤ８□’　　”ＤＣ＋ｖＲ−ｖ、）十
ｃＤンｖＤＣ−ｖＲ−”Ｘ　’Ｃ３ｖ＝　　”　Ｄ８１
＋ＣＤ８、）　ＶＸ＋（ＣＤ８．　＋ＣＩ）Ｂ７．　）
　ＶＤＣ成分が浮遊容量Ｃを介して飛びこむことになり
８す る。しかし、”　Ｄ８．−ＣＤｓ′ｔ　　）とすれば、
第ｑ図ＨＶｃ示すよう＜、ｃ’　　を介した飛びこみの
信号ＳＩ 成分が逆相のものとなり、ＣＤ５Ｉ　　を介したものと
打ち消し合い、飛び込みがなくなる。また、上述の関係
は、ＰＥＴ　７　Ａ及び７Ｂに関して屯同様であって、
ホールド用コンデンサ９からは、飛び込み成分が相殺さ
れた出力が得られる。集積回路では、全く同一のＭＯＳ
　ＦＥＴの対を構成するの祉容易であ・　　るりで、Ｆ
ｇＴ　６　Ａ及び６Ｂ、７Ａ及び７Ｂの各ペアで互いの
ドレイン・ソース間の浮遊容量を等しくするととけ、容
易に実現されうる。

また、第６図は、この発明の他の実施例を示す。

この例も、信号の飛び込みをＰＥＴ　６　Ａに供給され
るものと逆相の信号をＦＥＴ６　Ｂ　ＩＣ供給すること
Ｋよって防止している。そして、差動アンプ２のトラン
ジスタ３のコレクタとＦＥＴ　５　Ａのドレインとの間
にエミッタホロワ形）ランジスタ５を介在させ、ホール
ド用コンデンサ８に早い速度で電荷を蓄積すると共に、
ＦＥＴ　６　Ｂには、信号電流が流れないので、バッフ
ァとなるトランジスタを設けない構成としている。

更に、第７図に示すように、ＦＥＴ　６　Ａのドレイン
に供給される入力信号をディンＧの反転アンプ１８を介
してＦＥＴ　６　Ｂのドレインに供給しても良を介して
の信７号の飛び込みで、コンデンサｉの端子電圧がｖｌ
ｃなったとすると ｖＸＣＢ！（ｖＢ　−ｖｘ）　ＣＤ５１＋（（）ｖｓ７
ｖｘ）　ＣＤＳ’。

／ したがって、（ＣＤ心−♂ＣＤ５Ｉ　）とすれば、信号
の飛び込みはキャンセルされる。

第３図社、ＭＯＳ　ＦＥＴの構成を概念的に示し、１９
がドレイン・ソース領域を示し、２０が辿りシリコンを
示し、２１がドレイン電極、２２がソース電極、２３が
ｒ−）電極を夫々示している。

この第５図から明かなように、ドレイン・ソース間の容
量ｃＤＳけ、デー１幅Ｗに比例する関係にあるので、Ｆ
ＥＴ　ｌｉ　Ａ及び６Ｂのチャ゛ンネル長が同一である
なら、夫々のｒ−ト幅Ｗ１及びＷｌ　　を（Ｗ；−４Ｗ
：）とすることによって、（ＣＤ８’、　＝　＊　ＣＤ
５Ｉ　）の関係を実現すること−ができる。

第９図は、ＮチャンネルＭＯ８ＦＥＴによって全て構成
されたこの発明の更に他の実施例を示す。第９図におい
て、２４及び２５は差動アンプ２を構成するｐｇ’ｔ”
であって、負荷用のｙｇＴ２ｆ）及び２７が設けられ、
ソースホロワ形のＦＴＬＴ　２　＠及び２９を夫々介し
【互いに逆相の入力信号がＰＥＴ　５　Ａ及び６Ｂのド
レインに供給され、更にソースホロワ形のＦｇＴ　３θ
を介して出力端子１４にコンデンサ８にホールドされて
いる電圧が取抄出される。この第９図に示す構成によっ
’Ｃ４信号成分の飛び込みをキャンセルすることができ
る。

なお、サンプリング用の半導体スイッチング素子とＬ−
てけ、上述の実施例のように、ＭＯＳ　ＦＥＴ　Ｋ限ら
ず、接合形ＦＥＴや、バイポーラトランジスタ例えばＩ
ＪＣ）ランジスタを用いるようｋしても爽い。

以上の説明から理解されるように１この発明に依れば、
サンプルホールドする入力信号と逆相の入力信号を半導
体スイッチング素子とＩＣ的に同一のプ“ロセスで形成
されている容量を介して半導体スイッチング素子の出力
電４１に導くことにより【、不要信号をキャンセルする
ことができる。したがって、単管式カラーカメラの出力
の色分−に対し【適用すれば、混色の発生を防止するこ
とができる。また、この発明では、キャンセル用の信号
を形成するための容量を半導体スイッチング素子とＩＣ
的に同一プロセスで形成しているので、製造的にバララ
イても、半導体スイッチング素子のペアでこのバラツキ
が同じとなり、飛び込んだ信号のキャンセルを高精度に
なしうる。

【図面の簡単な説明】

第１図及び第２図社従来のサンプルホールド回路の一例
及びその動作説明に用いるタイムチャート、第３図、第
ｑ図及び第Ｓ図はこの発明の一実施例の接続図、動作説
明のためのタイムチャート及び等価回路図、第６図はこ
の発明の他の実施例の接続図、第７図はこの発明の更に
他の実施例の接続図、第３図はＭＯＳ　ＦＥＴの半導体
構造を概念的に示す平面図、第り図はこの発明の更に他
の実施例の接続図である。 １・・・・・・・・・・・・入力信号源、２・・・・・
・・−・・差動アンプ、６：６Ａ、６Ｂ−・・・・・・
・・・・ＭＯＳＦＥＴ、７．７Ａ）７Ｂ・・・・・・・
・・−・・１４０８　ＦＥＴ　、　ｆ３　、９・・・・
・・・・・−・・ホールド用コンデンサ、１４．１５・
・・・・・・・・・・・出力端子。 代理人　　杉　浦　正　知 第１図 曹 第２図 １　　　　　１　　　　　１ 第３図 Ｖｃｃ 第４図 ＢＲＢＲＢ 第６図 υ、Ｉ 第７図 第８図 １ 第９１１ ７

Claims (1)

1. 【特許請求の範囲】 入力信号源及びホールド用コンデンサが入力電極及び出
   力電極に夫々接続された半導体スイッチング素子と、上
   記入力信号と逆相の信号を上記半導体スイッチング素子
   とＩＣ的に同一プロセスで形成され【いる容量（Ｃ２）
   を介して上記半導体スイッチング素子の出力電極に導く
   信号路とを備え、コノ信号路のｒインをＧとし、上記半
   導体スイッチング素子の入出力電極間の浮遊容量をＣ１
   とするとき、（Ｃｚ　−４ＣＩ　）の関係に上記容量じ
   ２）の大きさを選定するようにしたサンプルホールド回
   路。