JPS61214815A - アナログスイツチ - Google Patents
アナログスイツチInfo
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- JPS61214815A JPS61214815A JP60057226A JP5722685A JPS61214815A JP S61214815 A JPS61214815 A JP S61214815A JP 60057226 A JP60057226 A JP 60057226A JP 5722685 A JP5722685 A JP 5722685A JP S61214815 A JPS61214815 A JP S61214815A
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- mos transistor
- conductivity type
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＣＭ ＯＳ （Ｃｏｒｎｐｌｅｍｅｎｔａｒｙ
ＭｅｔａｌＱｘｉｄｅ ３ｅｍｉｃｏｎｄｕｃｔｏｒ
）アナログスイッチに係り、特に、このアナログスイ
ッチをスイツチトキャパシタ回路に適用し、スイッチン
グしたときに発生するフィードスルーノイズを低減する
忙好適な技術に関する。
ＭｅｔａｌＱｘｉｄｅ ３ｅｍｉｃｏｎｄｕｃｔｏｒ
）アナログスイッチに係り、特に、このアナログスイ
ッチをスイツチトキャパシタ回路に適用し、スイッチン
グしたときに発生するフィードスルーノイズを低減する
忙好適な技術に関する。
代表的なアルミニュームゲート型のＭＯＳトランジスタ
の寄生素子の概要を第４図に示す。第４図におＡて、（
ａ）にはその断面構造、（ｂ）には等何回路を示す。図
示のごとく、ＭＯＳ型トランジスタは、ソー・スＳとド
レインＤ領域がもつ直列抵抗、ソースＳとドレインＤ領
域が基板との間につくるダイオードと接合容ｊｌｌｃｇ
ｇおよび（Ｊ ｏｓ 、ゲート電極ＧがソースＳおよび
ドレインＤ領域との間に重なってつくる電極間容量ＣＧ
１１およびＣａｎｅ有している。
の寄生素子の概要を第４図に示す。第４図におＡて、（
ａ）にはその断面構造、（ｂ）には等何回路を示す。図
示のごとく、ＭＯＳ型トランジスタは、ソー・スＳとド
レインＤ領域がもつ直列抵抗、ソースＳとドレインＤ領
域が基板との間につくるダイオードと接合容ｊｌｌｃｇ
ｇおよび（Ｊ ｏｓ 、ゲート電極ＧがソースＳおよび
ドレインＤ領域との間に重なってつくる電極間容量ＣＧ
１１およびＣａｎｅ有している。
第５図（ａ）にアルミニュームゲート形ＰチャネルＭＯ
Ｓトランジスタの平面構造、（ｂ）Ｉ／ｃこれに対♂す
る断面構造を示す。このようなＭＯＳアナログスイッチ
をモノリシックＩＣ化に適したスイツチトキャパシタ回
路に用い、回路内キャパシタをスイッチングすると大き
なスイッチングノイズを発生する。第６図（ａ）にキャ
パシタＣ端子記し−ｆｃＮｉＯＳスイッチでスイッチン
グする基本回路例を示す。
Ｓトランジスタの平面構造、（ｂ）Ｉ／ｃこれに対♂す
る断面構造を示す。このようなＭＯＳアナログスイッチ
をモノリシックＩＣ化に適したスイツチトキャパシタ回
路に用い、回路内キャパシタをスイッチングすると大き
なスイッチングノイズを発生する。第６図（ａ）にキャ
パシタＣ端子記し−ｆｃＮｉＯＳスイッチでスイッチン
グする基本回路例を示す。
スイッチのオンおよびオフ時に、制御信号がゲートＧか
らソースｓｂよびドレインＤＫ、寄生容量Ｃａｎおよび
ＣｏｏのためＫもれ込み、キャパシタＣ端子の出力波形
ＶＯは第６図（ｂ）のごとくなる。このスイッチのオン
およびオフ時のスパイク状のノイズおよびスイッチがオ
フしたときの誤差電圧Ｖ、（＝Ｖ、−Ｖｌ ）を以下フ
ィードスルーノイズと呼ぶ。このフィードスルーノイズ
はスイッチトキャパシタ回路においてはオフセット電圧
となυ、回路のダイナミックレンジを狭くするという欠
点がある（例えば、電子通信学会論文誌。
らソースｓｂよびドレインＤＫ、寄生容量Ｃａｎおよび
ＣｏｏのためＫもれ込み、キャパシタＣ端子の出力波形
ＶＯは第６図（ｂ）のごとくなる。このスイッチのオン
およびオフ時のスパイク状のノイズおよびスイッチがオ
フしたときの誤差電圧Ｖ、（＝Ｖ、−Ｖｌ ）を以下フ
ィードスルーノイズと呼ぶ。このフィードスルーノイズ
はスイッチトキャパシタ回路においてはオフセット電圧
となυ、回路のダイナミックレンジを狭くするという欠
点がある（例えば、電子通信学会論文誌。
’８４１５Ｖｏｗ、Ｊ６７−Ｃ，Ａ５ Ｐ４４３〜４４
６参照）。
６参照）。
このフィードスルーノイズを自動補償する方法として、
特願昭５９−３１２５６号が提案されている。
特願昭５９−３１２５６号が提案されている。
しかし、この方法は、回路的に補償するものであり、ス
イッチングノイズの補償効果を決定する各トランジスタ
自身の寸法（チャネル幅Ｗおよびチャネル長Ｌ）あるい
は各トランジスタ間の寸法の相対関係まで言及するもの
ではな”ｏ シたがって、回路方式のみでは十分な補償
効果を得ることができない。
イッチングノイズの補償効果を決定する各トランジスタ
自身の寸法（チャネル幅Ｗおよびチャネル長Ｌ）あるい
は各トランジスタ間の寸法の相対関係まで言及するもの
ではな”ｏ シたがって、回路方式のみでは十分な補償
効果を得ることができない。
本発明の目的は、上記したＣＭＯＳアナログスイッチの
フィードスルーノイズを低減できるＣＭＯＳアナログス
イッチを提供するにある。
フィードスルーノイズを低減できるＣＭＯＳアナログス
イッチを提供するにある。
〔発明の概要〕
上記目的を達成するために、第１の発明は、第１導電型
ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタと
が相補的に接続されて形成されるスイッチ用トランジス
タ対と、第１導電型ＭＯＳトランジスタと第２導電量Ｍ
ＯＳトランジスタとが相補的に接続されて形成され、前
記スイッチ用トランジスタ対の入力端と出力端のいずれ
か一方もしくはその両者に接続されたフィードスルーノ
イズ補償用トランジスタ対とを備えたアナログスイッチ
において、前記スイッチ用トランジスタ対の第１導電型
ＭＯ８ｈランジスタと第２導電量ＭＯＳトランジスタと
の間におけるチャネル幅とチャネル長との比を相対的に
３以下に設定したことを特徴とするものである。
ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタと
が相補的に接続されて形成されるスイッチ用トランジス
タ対と、第１導電型ＭＯＳトランジスタと第２導電量Ｍ
ＯＳトランジスタとが相補的に接続されて形成され、前
記スイッチ用トランジスタ対の入力端と出力端のいずれ
か一方もしくはその両者に接続されたフィードスルーノ
イズ補償用トランジスタ対とを備えたアナログスイッチ
において、前記スイッチ用トランジスタ対の第１導電型
ＭＯ８ｈランジスタと第２導電量ＭＯＳトランジスタと
の間におけるチャネル幅とチャネル長との比を相対的に
３以下に設定したことを特徴とするものである。
第２の発明は、第１導電型ＭＯＳトランジスタと第２導
電量ＭＯＳトランジスタとが相補的に接続されて形成さ
れるスイッチ用トランジスタ対と、第１導電型ＭＯＳト
ランジスタと第２導電型ＭＯＳトランジスタとが相補的
に接続されて形成され、前記スイッチ用トランジスタ対
の入力端と出力端のいずれか一方もしくはその両者に接
続されたフィードスルーノイズ補償用トランジスタ対と
を備えたアナログスイッチにおいて、前記フィードスル
ーノイズ補償用トランジスタ対の第１導電型ＭＯＳトラ
ンジスタと第２導電量ＭＯＳトランジスタとの間におけ
るチャネル幅とチャネル長との比を相対的に３以下に設
定したことを特徴とするものである。
電量ＭＯＳトランジスタとが相補的に接続されて形成さ
れるスイッチ用トランジスタ対と、第１導電型ＭＯＳト
ランジスタと第２導電型ＭＯＳトランジスタとが相補的
に接続されて形成され、前記スイッチ用トランジスタ対
の入力端と出力端のいずれか一方もしくはその両者に接
続されたフィードスルーノイズ補償用トランジスタ対と
を備えたアナログスイッチにおいて、前記フィードスル
ーノイズ補償用トランジスタ対の第１導電型ＭＯＳトラ
ンジスタと第２導電量ＭＯＳトランジスタとの間におけ
るチャネル幅とチャネル長との比を相対的に３以下に設
定したことを特徴とするものである。
第３の発明は、第１導′直型ＭＯＳトランジスタと、第
２導電型ＭＯＳトランジスタとが相補的に接続されて形
成されるスイッチ用トランジスタ対と、第１導電型ＭＯ
Ｓトランジスタと第２導電型ＭＯＳトランジスタとが相
補的に接続されて形成され、前記スイッチ用トランジス
タ対の入力端と出力端のいずれか一方もしくはその両者
に接続されたフィードスルーノイズ補償用トランジスタ
対とを備えたアナログスイッチにおいて、前記スイッチ
用ト・ランジスタ対の第１導電量ＭＯＳトランジスタと
第２導電’ｆＪＩＭＯＳトランジスタとの間におけるチ
ャネル幅の比を相対的に３以下に設定したことを特徴と
するものである。
２導電型ＭＯＳトランジスタとが相補的に接続されて形
成されるスイッチ用トランジスタ対と、第１導電型ＭＯ
Ｓトランジスタと第２導電型ＭＯＳトランジスタとが相
補的に接続されて形成され、前記スイッチ用トランジス
タ対の入力端と出力端のいずれか一方もしくはその両者
に接続されたフィードスルーノイズ補償用トランジスタ
対とを備えたアナログスイッチにおいて、前記スイッチ
用ト・ランジスタ対の第１導電量ＭＯＳトランジスタと
第２導電’ｆＪＩＭＯＳトランジスタとの間におけるチ
ャネル幅の比を相対的に３以下に設定したことを特徴と
するものである。
第４の発明は、第１導電量ＭＯＳトランジスタと第２導
電型ＭＯＳトランジスタとが相補的に接続されて形成さ
れるスイッチ用トランジスタ対と、第１導Ｗｌ型ＭＯＳ
トランジスタと第２導電親ＯＳトランジスタとが相補的
に接続されて形成され、前記スイッチ用トランジスタ対
の入力端と出力端のいずれか一方もしくはその両者に接
続されたフィードスルーノイズ補償用トランジスタ対と
を備えたアナログスイッチにおいて、前記スイッチ用ト
ランジスタ対とフィードスルーノイズ補償用トランジス
タ対との間における各ＭＯＳトランジスタのチャネル幅
の比を相対的に３以下に設定したことを特徴とするもの
である。
電型ＭＯＳトランジスタとが相補的に接続されて形成さ
れるスイッチ用トランジスタ対と、第１導Ｗｌ型ＭＯＳ
トランジスタと第２導電親ＯＳトランジスタとが相補的
に接続されて形成され、前記スイッチ用トランジスタ対
の入力端と出力端のいずれか一方もしくはその両者に接
続されたフィードスルーノイズ補償用トランジスタ対と
を備えたアナログスイッチにおいて、前記スイッチ用ト
ランジスタ対とフィードスルーノイズ補償用トランジス
タ対との間における各ＭＯＳトランジスタのチャネル幅
の比を相対的に３以下に設定したことを特徴とするもの
である。
次に、本発明の各実施例を図面に基づいて説明する。
一原理一
第７図に公知のＣＭ ＯＳアナログスイッチの基本回路
を示す。第７図において、ＭｌはＰチャネル形ＭＯＳト
ランジスタ、Ｍ２はＮチャネル形トランジスタである。
を示す。第７図において、ＭｌはＰチャネル形ＭＯＳト
ランジスタ、Ｍ２はＮチャネル形トランジスタである。
また、ＣおよびＣはＭｌおよびＭ２をオン・オフするた
めの制御信号である。
めの制御信号である。
第８図および第９図は特願昭５９−３１２５６号に開示
されたフィードスルーノイズ補償付回路である。
されたフィードスルーノイズ補償付回路である。
第７図において、ＰＭＯＳトランジスタＭ３゜Ｍ４およ
びＮＭＯＳトランジスタＭ５．Ｍ６は、Ｍｌ（ＰＭＯ８
）およびＭ２ （ＮＭＯ８Ｉから発生するスイッチング
ノイズを逆極性のゲート電圧を印加した逆極性スイッチ
ングノイズでキャンセルさせるようにしたものである。
びＮＭＯＳトランジスタＭ５．Ｍ６は、Ｍｌ（ＰＭＯ８
）およびＭ２ （ＮＭＯ８Ｉから発生するスイッチング
ノイズを逆極性のゲート電圧を印加した逆極性スイッチ
ングノイズでキャンセルさせるようにしたものである。
上記したトランジスタの主要な電気的特性は、以下の３
つである。
つである。
ここで、Ｗ：チャネル幅
Ｌ：チャネル長
μ：キャリアの移動度
Ｃ６ｔ ：単位面積当シのゲート容量
ｖＧ ：ゲート電圧
ｖｌｌｌ： ドレイン電圧
Ｉｎ： ドレイン電流
ｇ、：相互コンダクタンス
上記の式より明らかなように、製造プロセスが定まり、
ＭＯＳトランジスタを設計する場合、所期の性能を得る
ためには、Ｗ／Ｌをいかに選ぶかによる。例えば、チッ
プ占有面積を小さくし集積度を高めるには、チャネル幅
Ｗもチャネル長りも小さい方が望ましい。しかし、小さ
くすると加工精度によるバラツキが相対的に大きくな９
、電気的特性のバラツキを招くことになる。
ＭＯＳトランジスタを設計する場合、所期の性能を得る
ためには、Ｗ／Ｌをいかに選ぶかによる。例えば、チッ
プ占有面積を小さくし集積度を高めるには、チャネル幅
Ｗもチャネル長りも小さい方が望ましい。しかし、小さ
くすると加工精度によるバラツキが相対的に大きくな９
、電気的特性のバラツキを招くことになる。
−第１実施例−
以上述べたＭＯＳトランジスタに対し、第４図に示す寄
生素子を加味し、第６図によるフィードスルーノイズの
解析例を以下に説明する。解析は半導体回路シミュレー
ションプログラムＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ
Ｐｒｏｇｒａｍ ｗｉｔｈ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｅｕｉｔ Ｅｍｐｈａｓｉｓ ｌによるものである。
生素子を加味し、第６図によるフィードスルーノイズの
解析例を以下に説明する。解析は半導体回路シミュレー
ションプログラムＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ
Ｐｒｏｇｒａｍ ｗｉｔｈ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｅｕｉｔ Ｅｍｐｈａｓｉｓ ｌによるものである。
第１図は第７図のスイッチ回路についてのフィードスル
ーノイズの解析結果を示すものである。
ーノイズの解析結果を示すものである。
第１図において、人はトランジスタＭｌおよびＭ２のチ
ャネル長りを一定とし、トランジスタＭｌ （ＰＭＯ８
）とトランジスタＭ２（ＮＭＯ８Ｉのチャネル幅Ｗの比
全３としたときのフィードスルーノイズである。なお、
このときＭ２のＷ／Ｌは２である。Ｂはこのチャネル幅
の比を２、ｃはこのチャネル幅の比’ｋｌ、Ｄはこのチ
ャネル幅の比を０．５としたときのフィードスルーノイ
ズノ大きさを示すものである。いずれの場合もＭ２のＷ
／Ｌは２である。第１図より、 （１）Ｍｔ ｒＰＭＯ８１とＭ２ （ＮＭＯＳ ］のチ
ャネル幅Ｗの比が１より大きいと、ノイズの大きさも大
きくなる。また、電圧依存性も大きい。
ャネル長りを一定とし、トランジスタＭｌ （ＰＭＯ８
）とトランジスタＭ２（ＮＭＯ８Ｉのチャネル幅Ｗの比
全３としたときのフィードスルーノイズである。なお、
このときＭ２のＷ／Ｌは２である。Ｂはこのチャネル幅
の比を２、ｃはこのチャネル幅の比’ｋｌ、Ｄはこのチ
ャネル幅の比を０．５としたときのフィードスルーノイ
ズノ大きさを示すものである。いずれの場合もＭ２のＷ
／Ｌは２である。第１図より、 （１）Ｍｔ ｒＰＭＯ８１とＭ２ （ＮＭＯＳ ］のチ
ャネル幅Ｗの比が１より大きいと、ノイズの大きさも大
きくなる。また、電圧依存性も大きい。
さらに、入力電圧がプラス側の大きい値で、ノイズが特
に大きくなる。
に大きくなる。
（２）上記したチャネル幅の比が１より小さいと、電圧
依存性は小さくなるが、ノイズがマイナス方向に移動し
すぎる。
依存性は小さくなるが、ノイズがマイナス方向に移動し
すぎる。
（３）上記したチャネル幅の比が１の場合（Ｍ２のＷ／
Ｌは２）には、入力電圧がＯｖ付近で最小となシ、士の
入力電圧に対しバランスＬ７’ｈ／ イズとなり最小化
できる。
Ｌは２）には、入力電圧がＯｖ付近で最小となシ、士の
入力電圧に対しバランスＬ７’ｈ／ イズとなり最小化
できる。
一第２実施例−
第２図に、アナログスイッチとして第９図の回路構成を
用い、第６図（ａ）の回路において解析したフィードス
ルーノイズ解析例を示す。第２図においてａは、第９図
の回路において各トランジスタ全てのチャネル長Ｌ’に
一定とし、 ■ Ｍｌ （ＰＭＯ８１とＭ２ （ＮＭＯＳ ）のチャ
ネル幅の比をｌ：１（Ｍ２のＷ／Ｌは２）とし、 ■ ＭｌおよびＭ２のチャネル幅とフィードスルーノイ
ズ補償用トランジスタＭ３〜Ｍ６のチャネル幅の比をｌ
：ｏ、５（Ｍ３〜Ｍ６のＷ／Ｌは１） としたときのフィードスルーノイズの解析例を示す。
用い、第６図（ａ）の回路において解析したフィードス
ルーノイズ解析例を示す。第２図においてａは、第９図
の回路において各トランジスタ全てのチャネル長Ｌ’に
一定とし、 ■ Ｍｌ （ＰＭＯ８１とＭ２ （ＮＭＯＳ ）のチャ
ネル幅の比をｌ：１（Ｍ２のＷ／Ｌは２）とし、 ■ ＭｌおよびＭ２のチャネル幅とフィードスルーノイ
ズ補償用トランジスタＭ３〜Ｍ６のチャネル幅の比をｌ
：ｏ、５（Ｍ３〜Ｍ６のＷ／Ｌは１） としたときのフィードスルーノイズの解析例を示す。
また、ｂは各トランジスタの全てのチャネル長りを一定
とし、 ■ ＭｌとＭ２のチャネル＠Ｗの比は上記と同様ｌとし
、 ■ ＭｌおよびＭ２のチャネル幅ＷとＭ３〜Ｍ６のチャ
ネル幅Ｗの比を１：αＣαは０．５よシ小） としたときのフィードスルーノイズの解析例を示す。
とし、 ■ ＭｌとＭ２のチャネル＠Ｗの比は上記と同様ｌとし
、 ■ ＭｌおよびＭ２のチャネル幅ＷとＭ３〜Ｍ６のチャ
ネル幅Ｗの比を１：αＣαは０．５よシ小） としたときのフィードスルーノイズの解析例を示す。
全く同様に、ＣはＭｌおよびＭ２のチャネル幅ＷとＭ３
〜Ｍ６のチャネル幅Ｗの比をｌ：β（βは０．５よシ大
きい）としたときのフィードスルーノイズの解析例を示
す（Ｍ２のＷ／Ｌ＝２、Ｍ３〜Ｍ６のＷ／Ｌ＝１）。
〜Ｍ６のチャネル幅Ｗの比をｌ：β（βは０．５よシ大
きい）としたときのフィードスルーノイズの解析例を示
す（Ｍ２のＷ／Ｌ＝２、Ｍ３〜Ｍ６のＷ／Ｌ＝１）。
第２図から明らかなように、ＭｌおよびＭ２とＭ３〜Ｍ
６のチャネル幅Ｗの比が約１：ｏ、５のケースが入力電
圧＝Ｏｖで最も小さく、また両極性入力電圧に対しても
バランスしており、フィードスルーノイズが最も小さく
できることがわかる。
６のチャネル幅Ｗの比が約１：ｏ、５のケースが入力電
圧＝Ｏｖで最も小さく、また両極性入力電圧に対しても
バランスしており、フィードスルーノイズが最も小さく
できることがわかる。
すなわち、第９図の回路において、全トランジスタのチ
ャネル長し″ｌ！ニ一定とし、Ｍｔ（ＰＭＯ８ＩとＭ２
（ＮＭＯＳ ｌのチャネル幅Ｗの比を約ｌ（Ｍ２のＷ
／Ｌ ＝ ２１とし、さらに、このＭｌおよびＭ２の補
償用のＭ３〜Ｍ６のチャネル幅の比を約１：０．５（Ｍ
３〜Ｍ６のＷ／Ｌ＝１１とすることによってフィードス
ルーノイズを最小化できる。上記のごとく各トランジス
タ寸法を設定すると、第７図に対し、２桁近くフィード
スルーノイズを低減できるものである。
ャネル長し″ｌ！ニ一定とし、Ｍｔ（ＰＭＯ８ＩとＭ２
（ＮＭＯＳ ｌのチャネル幅Ｗの比を約ｌ（Ｍ２のＷ
／Ｌ ＝ ２１とし、さらに、このＭｌおよびＭ２の補
償用のＭ３〜Ｍ６のチャネル幅の比を約１：０．５（Ｍ
３〜Ｍ６のＷ／Ｌ＝１１とすることによってフィードス
ルーノイズを最小化できる。上記のごとく各トランジス
タ寸法を設定すると、第７図に対し、２桁近くフィード
スルーノイズを低減できるものである。
一第３実施例−
次ニ、アナログス・ｆツチのオン抵抗とその電圧依存性
についてであるが、前記（３）に示したように、製造プ
ロセスが定まると、各トランジスタのオン抵抗ｒａａは
Ｗ／Ｌによシ定まる。
についてであるが、前記（３）に示したように、製造プ
ロセスが定まると、各トランジスタのオン抵抗ｒａａは
Ｗ／Ｌによシ定まる。
第３図には、第７図の回路におけるスイッチのオン抵抗
の解析例を示す。第３図において、ＡはＭｌ（ＰＭＯ８
ＩとＭ２ （ＮＭＯ８）のチャネル幅Ｗの比を１＝１（
チャネル長は固定）Ｋしたときのスイッチのオン抵抗ｒ
ｏｍの電圧依存特性の解析例（Ｍ２のＷ／Ｌ ＝ ２１
を示す。Ｂは上記したチャネル幅の比ｔ−３： １％Ｃ
は上記比？４ ： ｌにそれぞれしたときのスイッチの
オン抵抗の電圧依存特性の解析例を示す。第３図から明
らかなように、上記したチャネル幅の比を約３：１にす
るとオン抵抗の電圧依存性を最も小さくできることがわ
かる。
の解析例を示す。第３図において、ＡはＭｌ（ＰＭＯ８
ＩとＭ２ （ＮＭＯ８）のチャネル幅Ｗの比を１＝１（
チャネル長は固定）Ｋしたときのスイッチのオン抵抗ｒ
ｏｍの電圧依存特性の解析例（Ｍ２のＷ／Ｌ ＝ ２１
を示す。Ｂは上記したチャネル幅の比ｔ−３： １％Ｃ
は上記比？４ ： ｌにそれぞれしたときのスイッチの
オン抵抗の電圧依存特性の解析例を示す。第３図から明
らかなように、上記したチャネル幅の比を約３：１にす
るとオン抵抗の電圧依存性を最も小さくできることがわ
かる。
一第４実施例−
第２図の（ｆ＞ＩＩＣは、上記したチャネル幅の比を３
：ＩＶｃし、スイッチの回路構成を第８図のごとくし、
ＭｌおよびＭ２とＭ３〜Ｍ６のチャネル幅Ｗの比を１：
０．５（Ｍ２のＷ／Ｌ＝２１としたときのスイッチング
ノイズの解析例を示す。ＭｌとＭ２の比をｌ：１にした
ケースＣ第７図）に対して約３倍大きい。 ゛ すなわち、ＭｌとＭ２のチャネル幅Ｗの比を３： １
（ＭｌおよびＭ２とＭ３〜Ｍ６のチャネル幅Ｗの比は１
：０．５）Ｋすると、オン抵抗ｒ、、の電圧依存性を最
小にすることができる。しかし、スイッチングノイズは
１：１に比較して大きくなる。
：ＩＶｃし、スイッチの回路構成を第８図のごとくし、
ＭｌおよびＭ２とＭ３〜Ｍ６のチャネル幅Ｗの比を１：
０．５（Ｍ２のＷ／Ｌ＝２１としたときのスイッチング
ノイズの解析例を示す。ＭｌとＭ２の比をｌ：１にした
ケースＣ第７図）に対して約３倍大きい。 ゛ すなわち、ＭｌとＭ２のチャネル幅Ｗの比を３： １
（ＭｌおよびＭ２とＭ３〜Ｍ６のチャネル幅Ｗの比は１
：０．５）Ｋすると、オン抵抗ｒ、、の電圧依存性を最
小にすることができる。しかし、スイッチングノイズは
１：１に比較して大きくなる。
以上の説明よシ、第９図の回路構成においては、スイッ
チングノイズＣフィードスルーノイズ）の大きざを第７
図に対して２桁近く低減できる。
チングノイズＣフィードスルーノイズ）の大きざを第７
図に対して２桁近く低減できる。
本発明によれば、第７図に示した従来のスイッチに対し
２桁近いフィードスルーノイズの低減が図れ、モノシリ
ツクＩＣ化した場合入力レンジを広くとることができ、
実用上のメリットは非常に大きい。
２桁近いフィードスルーノイズの低減が図れ、モノシリ
ツクＩＣ化した場合入力レンジを広くとることができ、
実用上のメリットは非常に大きい。
以上の通り、本発明（＝よれば、ＣＭＯＳアナログスイ
ッチのフィールドスルーノイズを低減することができる
。
ッチのフィールドスルーノイズを低減することができる
。
第１図はアナログスイッチのみの場合のフィードスルー
ノイズ解析例を示す特性図、第２図は本発明を適用する
フィードスルーノイズ補償付アナログスイッチのノイズ
解析例を示す特性図、第３図は本発明を適用するフィー
ドスルーノイズ補償付スイッチのオン抵抗解析例を示す
特性図、第４図はＭＯＳトランジスタの構造および寄生
素子の概要図、第５図（ａ）はＭＯＳ）ランソスタの平
面図、（ｂ）は断面図、第６図（ａ）は寄生容量の分布
状態を示す等価回路図、（ｂ）はフィードスルーノイズ
の概要を示す波形図、第７図は一般的なＣＭＯＳアナロ
グスイッチの回路図、第８図はフィードスルーノイズ補
償トランジスタを付加した例を示す回路図、第９図は同
補償トランジスタを入出力端に付加し九回路図である。 Ｍｌ、Ｍ５ｔ Ｍ４・・・ＰＭＯＳトランジスタ、Ｍ２
゜Ｍ５．Ｍ６・・・ＮＭＯＳＭＯＳトランジスタ、Ｐ２
・・・入出力信号線、Ｃ，Ｃ・・・スイッチ制御信号。 代理人 鵜 沼 辰 之 光３図 来４図 （α） （ｂ
）幕板 帛′Ｉ図 亭８図
ノイズ解析例を示す特性図、第２図は本発明を適用する
フィードスルーノイズ補償付アナログスイッチのノイズ
解析例を示す特性図、第３図は本発明を適用するフィー
ドスルーノイズ補償付スイッチのオン抵抗解析例を示す
特性図、第４図はＭＯＳトランジスタの構造および寄生
素子の概要図、第５図（ａ）はＭＯＳ）ランソスタの平
面図、（ｂ）は断面図、第６図（ａ）は寄生容量の分布
状態を示す等価回路図、（ｂ）はフィードスルーノイズ
の概要を示す波形図、第７図は一般的なＣＭＯＳアナロ
グスイッチの回路図、第８図はフィードスルーノイズ補
償トランジスタを付加した例を示す回路図、第９図は同
補償トランジスタを入出力端に付加し九回路図である。 Ｍｌ、Ｍ５ｔ Ｍ４・・・ＰＭＯＳトランジスタ、Ｍ２
゜Ｍ５．Ｍ６・・・ＮＭＯＳＭＯＳトランジスタ、Ｐ２
・・・入出力信号線、Ｃ，Ｃ・・・スイッチ制御信号。 代理人 鵜 沼 辰 之 光３図 来４図 （α） （ｂ
）幕板 帛′Ｉ図 亭８図
Claims (1)
- 【特許請求の範囲】 １、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳ
トランジスタとが相補的に接続されて形成されるスイッ
チ用トランジスタ対と、第１導電型ＭＯＳトランジスタ
と第２導電型ＭＯＳトランジスタとが相補的に接続され
て形成され、前記スイッチ用トランジスタ対の入力端と
出力端のいずれか一方もしくはその両者に接続されたフ
ィードスルーノイズ補償用トランジスタ対とを備えたア
ナログスイッチにおいて、 前記スイッチ用トランジスタ対の第１導電型ＭＯＳトラ
ンジスタと第２導電量ＭＯＳトランジスタとの間におけ
るチャネル幅とチャネル長との比を相対的に３以下に設
定したことを特徴とするアナログスイッチ。 ２、第１導電型ＭＯＳトランジスタと、第２導電量ＭＯ
Ｓトランジスタとが相補的に接続されて形成されるスイ
ッチ用トランジスタ対と、第１導電型ＭＯＳトランジス
タと第２導電量ＭＯＳトランジスタとが相補的に接続さ
れて形成され、前記スイッチ用トランジスタ対の入力端
と出力端のいずれか一方もしくはその両者に接続された
フィードスルーノイズ補償用トランジスタ対とを備えた
アナログスイッチにおいて、 前記フィードスルーノイズ補償用トランジスタ対の第１
導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジ
スタとの間におけるチャネル幅とチャネル長を相対的に
３以下に設定したことを特徴とするアナログスイッチ。 ３、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳ
トランジスタとが相補的に接続されて形成されるスイッ
チ用トランジスタ対と、第１導電型ＭＯＳトランジスタ
と第２導電型ＭＯＳトランジスタとが相補的に接続され
て形成され、前記スイッチ用トランジスタ対の入力端と
出力端のいずれか一方もしくはその両者に接続されたフ
ィードスルーノイズ補償用トランジスタ対とを備えたア
ナログスイッチにおいて、 前記スイッチ用トランジスタ対の第１導電型ＭＯＳトラ
ンジスタと第２導電型ＭＯＳトランジスタとの間におけ
るチャネル幅の比を相対的に３以下に設定したことを特
徴とするアナログスイッチ。 ４、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳ
トランジスタとが相補的に接続されて形成されるスイッ
チ用トランジスタ対と、第１導電型ＭＯＳトランジスタ
と第２導電型ＭＯＳトランジスタとが相補的に接続され
て形成され、前記スイッチ用トランジスタ対の入力端と
出力端のいずれか一方もしくはその両者に接続されたフ
ィードスルーノイズ補償用トランジスタ対とを備えたア
ナログスイッチにおいて、 前記スイッチ用トランジスタ対とフィードスルーノイズ
補償用トランジスタ対との間における各ＭＯＳトランジ
スタのチャネル幅の比を相対的に３以下に設定したこと
を特徴とするアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057226A JPS61214815A (ja) | 1985-03-20 | 1985-03-20 | アナログスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057226A JPS61214815A (ja) | 1985-03-20 | 1985-03-20 | アナログスイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214815A true JPS61214815A (ja) | 1986-09-24 |
Family
ID=13049612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057226A Pending JPS61214815A (ja) | 1985-03-20 | 1985-03-20 | アナログスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214815A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304660A (ja) * | 1987-06-03 | 1988-12-12 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP2006308784A (ja) * | 2005-04-27 | 2006-11-09 | Nec Corp | アクティブマトリクス型表示装置及びその駆動方法 |
| US11094274B2 (en) | 2019-09-18 | 2021-08-17 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
| US11263944B2 (en) | 2019-09-18 | 2022-03-01 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
-
1985
- 1985-03-20 JP JP60057226A patent/JPS61214815A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63304660A (ja) * | 1987-06-03 | 1988-12-12 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
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| US7936329B2 (en) | 2005-04-27 | 2011-05-03 | Nec Corporation | Active matrix type display device and driving method thereof |
| US11094274B2 (en) | 2019-09-18 | 2021-08-17 | Seiko Epson Corporation | Circuit device, electro-optical device, and electronic apparatus |
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