JPH0324809B2 - - Google Patents
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- Publication number
- JPH0324809B2 JPH0324809B2 JP56039205A JP3920581A JPH0324809B2 JP H0324809 B2 JPH0324809 B2 JP H0324809B2 JP 56039205 A JP56039205 A JP 56039205A JP 3920581 A JP3920581 A JP 3920581A JP H0324809 B2 JPH0324809 B2 JP H0324809B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- threshold voltage
- bias potential
- channel
- potential
- Prior art date
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- Expired - Lifetime
Links
- 238000005513 bias potential Methods 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は差動シングルエンド変換回路に関す
る。
る。
一般にリニア回路に於ては差動信号をシングル
エンド信号に変換する必要がしばしば生じる。
エンド信号に変換する必要がしばしば生じる。
従来、MOS FETを使用したリニア回路に於
て広く用いられている差動シングルエンド変換回
路を第１図の回路図に示す。
て広く用いられている差動シングルエンド変換回
路を第１図の回路図に示す。
第１図に於て、５と６とは入力端子であり、入
力動作点を供給する直流バイアス電位を中心とす
る差動信号が印加される。入力に応じたシングル
エンド信号が出力端子７に得られる。MOS
FET１は前記直流バイアス電位により飽和領域
に保たれ、一方MOS FET２はMOS FET３と
４とにより入力端子５に加えられる差動入力の片
方の電位をレベルシフトさせてMOS FET２を
飽和領域に保つような電位が接続点８に供給され
る。
力動作点を供給する直流バイアス電位を中心とす
る差動信号が印加される。入力に応じたシングル
エンド信号が出力端子７に得られる。MOS
FET１は前記直流バイアス電位により飽和領域
に保たれ、一方MOS FET２はMOS FET３と
４とにより入力端子５に加えられる差動入力の片
方の電位をレベルシフトさせてMOS FET２を
飽和領域に保つような電位が接続点８に供給され
る。
こゝで接続点８の直流バイアス電位をVin8と
しMOS FET２の閾値電圧をVT2とし出力端子７
の電位をV07とすると、次の式が成立する場合に
MOS FET２は飽和領域に保たれる。
しMOS FET２の閾値電圧をVT2とし出力端子７
の電位をV07とすると、次の式が成立する場合に
MOS FET２は飽和領域に保たれる。
｜Vin8−VT2｜＜V07｜
以上説明したように従来の方法では差動シング
ルエンド変換を行なうMOS FET１と２の他に
MOS FET２を飽和領域にするためのMOS
FET３と４が必要であり４個ものトランジスタ
を必要とするのが大きな面積を必要とし、また
MOS FET１と２で電力が消費される他にMOS
FET３と４でも電力が消費される欠点があつた。
ルエンド変換を行なうMOS FET１と２の他に
MOS FET２を飽和領域にするためのMOS
FET３と４が必要であり４個ものトランジスタ
を必要とするのが大きな面積を必要とし、また
MOS FET１と２で電力が消費される他にMOS
FET３と４でも電力が消費される欠点があつた。
本発明は、このような従来回路の欠点を除き少
ないMOS FETで回路を構成することにより面
積および消費電力が従来のものに比べ小さな差動
シングルエンド変換回路を提供することにある。
ないMOS FETで回路を構成することにより面
積および消費電力が従来のものに比べ小さな差動
シングルエンド変換回路を提供することにある。
本発明によれば、ある直流バイアス電位を中心
として信号を供給する差動入力信号をシングルエ
ンド信号に変換する回路において、ドレイン電極
を第１の電源に接続しゲート電極を第１の入力端
子としソース電極を出力端子に接続した第１の
MOS FETと、ドレイン電極を前記出力端子に
ゲート電極を第２の入力端子としソース電極を第
２の電源に接続した第２のMOS FETを具備し
第１のMOS FETと第２のMOS FETとは共に
同一導電型で前記第２のMOS FETの閾値電圧
は前記第１のMOS FETの閾値電圧よりｎチヤ
ネルにおいては大きくｐチヤネルにおいては小さ
く設定し、前記第１及び第２の入力端子に共に同
一のきめられた直流バイアス電位を印加した場合
に前記出力端子の電位の絶対値が前記直流バイア
ス電位から前記第１のMOS FETの閾値電圧を
差し引いた値の絶対値より小さくかつ前記直流バ
イアス電位から前記第２のMOS FETの閾値電
圧を差し引いた値の絶対値より大きくなりかつ前
記直流バイアス電位から前記第１の電源の電位を
差し引いた値が前記第１のMOSFETの閾値電圧
よりＮチヤネルに於ては小さくＰチヤネルに於て
は大きくなるように前記第１のMOSFET及び前
記第２のMOS FETがえらばれている回路を用
いる差動シングルエンド変換回路が得られる。
として信号を供給する差動入力信号をシングルエ
ンド信号に変換する回路において、ドレイン電極
を第１の電源に接続しゲート電極を第１の入力端
子としソース電極を出力端子に接続した第１の
MOS FETと、ドレイン電極を前記出力端子に
ゲート電極を第２の入力端子としソース電極を第
２の電源に接続した第２のMOS FETを具備し
第１のMOS FETと第２のMOS FETとは共に
同一導電型で前記第２のMOS FETの閾値電圧
は前記第１のMOS FETの閾値電圧よりｎチヤ
ネルにおいては大きくｐチヤネルにおいては小さ
く設定し、前記第１及び第２の入力端子に共に同
一のきめられた直流バイアス電位を印加した場合
に前記出力端子の電位の絶対値が前記直流バイア
ス電位から前記第１のMOS FETの閾値電圧を
差し引いた値の絶対値より小さくかつ前記直流バ
イアス電位から前記第２のMOS FETの閾値電
圧を差し引いた値の絶対値より大きくなりかつ前
記直流バイアス電位から前記第１の電源の電位を
差し引いた値が前記第１のMOSFETの閾値電圧
よりＮチヤネルに於ては小さくＰチヤネルに於て
は大きくなるように前記第１のMOSFET及び前
記第２のMOS FETがえらばれている回路を用
いる差動シングルエンド変換回路が得られる。
以下本発明の一実施例を第２図に示す回路図に
より説明する。
より説明する。
第２図において第１のMOS FET１１のドレ
イン電極は第１の電源１６に、ゲート電極は第１
の入力端子１３に、ソース電極は出力端子１５に
それぞれ接続されている。第２のMOS FET１
２のドレイン電極は出力端子１５に、ゲート電極
は第２の入力端子１４に、ソース電極は第２の電
源１７にそれぞれ接続されている。
イン電極は第１の電源１６に、ゲート電極は第１
の入力端子１３に、ソース電極は出力端子１５に
それぞれ接続されている。第２のMOS FET１
２のドレイン電極は出力端子１５に、ゲート電極
は第２の入力端子１４に、ソース電極は第２の電
源１７にそれぞれ接続されている。
次に本発明の一実施例の回路動作を説明する。
差動入力信号は入力端子１３，１４に印加され
る出力端子１５にシングルエンド信号が得られ
る。MOSFET１１は第１図に於けるMOSFET
１と全く同様に飽和領域に保たれる。また入力の
直流バイアス電位をVinとし入力端子１３，１４
に共にVinが加わつている場合の出力端子１５の
電位をV0とすると、MOS FET１１と１２のそ
れぞれの電流利得の大きさを調整し、またMOS
FET１１の閾値電圧VT11がMOS FET１２の閾
値電圧VT12よりもｎチヤネルに於ては小さく、ｐ
チヤネルに於ては大きく設定することにより次に
示す式が成立するようにV0をえらぶことができ
る。
る出力端子１５にシングルエンド信号が得られ
る。MOSFET１１は第１図に於けるMOSFET
１と全く同様に飽和領域に保たれる。また入力の
直流バイアス電位をVinとし入力端子１３，１４
に共にVinが加わつている場合の出力端子１５の
電位をV0とすると、MOS FET１１と１２のそ
れぞれの電流利得の大きさを調整し、またMOS
FET１１の閾値電圧VT11がMOS FET１２の閾
値電圧VT12よりもｎチヤネルに於ては小さく、ｐ
チヤネルに於ては大きく設定することにより次に
示す式が成立するようにV0をえらぶことができ
る。
｜Vin−VT12｜＜｜V0｜＜｜Vin−VT11｜
これはMOS FET１１が導通状態でかつMOS
FET１２が飽和状態にあるようにできることを
意味する。
FET１２が飽和状態にあるようにできることを
意味する。
従つてMOS FET１１と１２の閾値電圧をそ
れぞれ異つた値にすることにより入力端子１４に
直接差動信号の片方を加えてもMOS FET１２
を飽和領域にすることができるため、第１図の従
来例におけるMOS FET３と４とからなるレベ
ルシフト回路が不要となる。同一チツプ上に閾値
電圧の異なるMOS FETを製造するためには、
広く用いられているイオン打込みの製造技術を用
いれば実現することができる。
れぞれ異つた値にすることにより入力端子１４に
直接差動信号の片方を加えてもMOS FET１２
を飽和領域にすることができるため、第１図の従
来例におけるMOS FET３と４とからなるレベ
ルシフト回路が不要となる。同一チツプ上に閾値
電圧の異なるMOS FETを製造するためには、
広く用いられているイオン打込みの製造技術を用
いれば実現することができる。
以上説明した如く本発明によれば、差動シング
ルエンド変換回路を従来の回路よりも少ない
MOS FETで実現することができるために、前
記差動シングルエンド変換回路の消費電力および
面積をいちじるしく小さくすることがきる効果が
ある。
ルエンド変換回路を従来の回路よりも少ない
MOS FETで実現することができるために、前
記差動シングルエンド変換回路の消費電力および
面積をいちじるしく小さくすることがきる効果が
ある。
第１図は従来例を示す回路図、第２図は本発明
の実施例を示す回路図である。 図に於て、１，２，３，４，１１，１２…
MOS FET、５，６，１３，１４…入力端子、
７，１５…出力端子、８…接続点、９，１６…ド
レイン電圧VDDの電源、１０，１７…ソース電圧
VSSの電源。
の実施例を示す回路図である。 図に於て、１，２，３，４，１１，１２…
MOS FET、５，６，１３，１４…入力端子、
７，１５…出力端子、８…接続点、９，１６…ド
レイン電圧VDDの電源、１０，１７…ソース電圧
VSSの電源。
Claims (1)
- １ ある直流バイアス電位を中心として信号を供
給する差動入力信号をシングルエンド信号に変換
する回路において、ドレイン電極を第１の電源に
接続しゲート電極を第１の入力端子としソース電
極を出力端子に接続した第１の絶縁ゲート型電界
効果トランジスタ（以下MOSFETと称する）
と、ドレイン電極を前記出力端子にゲート電極を
第２の入力端子としてソース電極を第２の電源に
接続した第２のMOSFETを具備し、第１の
MOSFETと第２のMOSFETとは共に同一導電
型で前記第２のMOSFETの閾値電圧は前記第１
のMOSFETの閾値電圧よりｎチヤネルにおいて
は大きくＰチヤネルにおいては小さく設定し前記
第１及び第２の入力端子に共に同一のきめられた
直流バイアス電位を印加した場合に前記出力端子
の電位の絶対値が前記直流バイアス電位から前記
第１のMOSFETの閾値電圧を差し引いた値の絶
対値より小さくかつ前記直流バイアス電位から前
記第２のMOSFETの閾値電圧を差し引いた値の
絶対値より大きくなりかつ前記直流バイアス電位
から前記第１の電源の電位を差し引いた値が前記
第１のMOSFETの閾値電圧よりＮチヤネルに於
ては小さくＰチヤネルに於ては大きくなるように
前記第１のMOSFET及び前記第２のMOSFET
がえらばれている回路を用いることを特徴する差
動シングルエンド変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039205A JPS57152711A (en) | 1981-03-18 | 1981-03-18 | Differential single end converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039205A JPS57152711A (en) | 1981-03-18 | 1981-03-18 | Differential single end converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152711A JPS57152711A (en) | 1982-09-21 |
| JPH0324809B2 true JPH0324809B2 (ja) | 1991-04-04 |
Family
ID=12546623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56039205A Granted JPS57152711A (en) | 1981-03-18 | 1981-03-18 | Differential single end converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152711A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214311A (ja) * | 1983-05-18 | 1984-12-04 | Mitsubishi Electric Corp | 集積回路装置 |
| KR100951583B1 (ko) | 2008-10-24 | 2010-04-09 | 주식회사 파이칩스 | 차동-단일단 변환기 |
| KR101004902B1 (ko) | 2009-08-11 | 2010-12-28 | 삼성전기주식회사 | 스택구조의 능동 발룬 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056142A (ja) * | 1973-09-13 | 1975-05-16 | ||
| JPS5198938A (ja) * | 1975-02-26 | 1976-08-31 |
-
1981
- 1981-03-18 JP JP56039205A patent/JPS57152711A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056142A (ja) * | 1973-09-13 | 1975-05-16 | ||
| JPS5198938A (ja) * | 1975-02-26 | 1976-08-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152711A (en) | 1982-09-21 |
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