KR0124651B1 - 공정 변화의 보상이 용이한 정전압 회로 - Google Patents

Abstract

본 발명은 정전압 회로에 관한 것으로, 특히 정전압 회로에 출력 전압 보상 회로부를 부가하여 출력 전압을 범위내에서 유지하는데 적당하도록 공정변화의 보상이 용이한 정전압 회로에 관한 것이다.

상기와 같은 본 발명의 공정변화의 보상이 용이한 정전압 회로는 게이트를 공유하고, 공유된 게이트가, 한쪽 트랜지스터(Q₃)의 드레인 단자에 접속되는 pMOS트랜지스터(Q₃), (Q₄)와 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₂)의 드레인 단자와 출력단에 공통 접속되고 상기 pMOS트랜지스터(Q₃)에 직렬 접속되는 nMOS트랜지스터(Q₁)과, 상기 pMOS트랜지스터(Q₄)에 직렬 접속되는 nMOS트랜지스터(Q₂)와, 저항(R)을 통하여 상시 nMOS트랜지스터(Q₁)에 직렬 접속되어 게이트와 소스 단자가 접지전압 단자에 연결되는 pMOS트랜지스터(Q₅)와, 상기 nMOS트랜지스터(Q₂)에 각각 병렬접속되고 각각의 드레인 단자가 접지 전압 단자에 연결되고 게이트 단자에는 출력 전압의 보상을 위한 제어신호가 입력되는 pMOS트랜지스터(Q₆), (Q₇), (Q₈)를 포함하여 구성되는 것으로 이루어진다.

Description

공정 변화의 보상이 용이한 정전압 회로

제1도 (a)는 종래의 정전압 회로의 회로도.

(b)는 제1도(a)에 따른 정전압 출력 파형도.

제2도 (a)는 본 발명의 정전압 회로의 회로도.

(b)는 제2도(a)에 따른 정전압 출력 파형도.

제3도 (a)는 본 발명의 정전압 회로의 제어신호 발생부의 구성도.

(b)는 제3도(a)에 따른 출력을 나타낸 진리표.

* 도면의 주요부분에 대한 부호의 설명

Q₁·Q₂: nMOS트랜지스터

Q₃·Q₄·Q₅·Q₆·Q₇·Q₈: pMOS트랜지스터

29 : 출력 전압 보상 회로부

30a, 30b : 퓨즈

본 발명은 정전압 회로에 관한 것으로, 특히 출력 전압을 일정 범위내에서 유지하는 적당하도록 한 공정 변화의 보상이 용이한 정전압 회로에 관한 것이다.

종래의 정전압회로는 전원 전압에 무관한 정전압을 얻을 수 있는 회로로서, 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₄)의 드레인 단자에 접속되는 pMOS트랜지스터(Q₃), (Q₄)와, 상기 pMOS트랜지스터(Q₄)의 드레인 단자에 접속되는 nMOS트랜지스터(Q₁)와, 상기 pMOS트랜지스터(Q₃)의 드레인 단자에 접속되는 nMOS트랜지스터(Q₂)로 구성된다. Q₁과 Q₂는 게이트를 공유하고 공유된 게이트는 nMOS트랜지스터(Q₂)의 드레인 단자와 출력 단자에 공통으로 접속된다.

그리고 nMOS트랜지스터(Q₁)는 저항(R)을 통하여 접지전압에 연결되고, nMOS트랜지스터(Q₂)는 그냥 접지 전압에 연결된다.

Q₃과 Q₄의 채널 넓이와 채널 길이(W/L)는 동일하고 Q₂의 (W/L)은 Q₁의 (W/L)보다 크다.

Q₃가 Q₄가 동일한 크기이므로 양쪽 소자에 흐르는 전류(1)는 동일하다. 양쪽 노드에 흐르는 전류가 동일하므로 V_GS1＋IR＝V_GS2가 된다.

그러므로 I＝(V_GS2－V_GS1)/R이 된다.

포화 상태에서의 MOS트랜지스터에서

이므로

가 된다.

그러므로이다.

여기서 K(공정변수)＝이다.

그러므로 제1도(a)에 따른 정전압 출력 파형도인 제1도(b)에서와 같이, 전류 I는 전원 전압에 무관하고, 이에 따라 출력 전압 VOUT도 전원 전압에 관계없이 일정한 전압을 얻을 수 있다.

여기서, V_OUT은 V_GS2가 된다.

그러나 상기와 같은 종래의 정전압 회로에 있어서는 공정 변수 K가 변할때 I와 V_OUT이 변하게 된다.

공정변수 K＝μC_OX/2에서 전하의 이동도 μ는 공정의 확산 농도에 따라 변화되고, C_OX는 게이트의 두께와 게이트 산화막의 유전율 변화에 영향을 받는다. 그러므로 공정에 따른 변화에 의해 일정한 출력 전압을 얻을 수 없게 되는 문제점이 있었다.

본 발명은 상기와 같은 종래의 정전압 회로의 문제점을 해결하기 위하여 안출한 것으로써, 공정에 따른 출력 전압의 변화를 보상할 수 있는 정전압 회로를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 공정 변화의 보상이 용이한 정전압 회로는 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₃)의 드레인 단자에 접속되는 pMOS트랜지스터(Q₃), (Q₄)와 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₂)의 드레인 단자와 출력단에 공통 접속되고 상기 pMOS트랜지스터(Q₃)에 직렬 접속되는 nMOS트랜지스터(Q₁)와, 상기 pMOS트랜지스터(Q₄)에 직렬 접속되는 nMOS트랜지스터(Q₂)와, 저항(R)을 통하여 상기 nMOS트랜지스터(Q₁)에 직렬 접속되어 게이트와 소스단자가 접지전압 단자에 연결되는 pMOS트랜지스터(Q₅)와, 상기 nMOS트랜지스터(Q₂)에 각각 병렬 접속되고 각각의 드레인 단자가 접지 전압 단자에 연결되고 게이트 단자에는 출력 전압의 보상을 위한 제어신호가 입력되는 pMOS트랜지스터(Q₆), (Q₇), (Q₈)를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 공정 변화의 보상이 용이한 정전압 회로에 대하여 상세히 설명하면 다음과 같다.

제2도(a)는 본 발명의 정전압 회로의 회로도이고, (b)는 제2도(a)에 따른 정전압 출력 파형도이다.

본 발명의 정전압 회로는 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₃)의 드레인 단자에 접속되는 pMOS트랜지스터(Q₃), (Q₄)와 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₂)의 드레인 단자와 출력단에 공통 접속되고 상기 pMOS트랜지스터(Q₃)에 직렬 접속되는 nMOS트랜지스터(Q₁)와 상기 pMOS트랜지스터(Q₄)에 직렬 접속되는 nMOS트랜지스터(Q₂)로 구성된 정전압 회로에 출력 전압을 보상할 수 있는 출력 전압 보상 회로부(29)를 구성한 것이다.

출력 전압 보상 회로부(29)는 저항(R)을 통하여 상기 nMOS트랜지스터(Q₁)에 직렬 접속되어 게이트와 소스단자가 접지 전압 단자에 연결되는 pMOS트랜지스터(Q₅)와, 상기 nMOS트랜지스터(Q₂)에 각각 병렬 접속되고 각각의 드레인 단자가 접지 전압단자에 연결되고 게이트 단자에는 출력 전압의 보상을 위한 제어신호가 입력되는 pMOS트랜지스터(Q₆), (Q₇), (Q₈)를 포함하여 구성된다.

상기와 같은 본 발명의 공정 변화의 보상이 용이한 정전압 회로는 pMOS트랜지스터(Q₅)의 (W/L)이 pMOS트랜지스터(Q₆)이나 (Q₇)또는 (Q₈)의 (W/L)보다 크고, pMOS트랜지스터(Q₆), (Q₈)는 OFF상태이므로 V_GS1＋IR＋V_GS5＝V_GS2＋V_GS7이다.

이때, V_GS1＝V_GS2이므로

I＝(V_GS7－V_GS5)/R이 된다.

포화 상태에서 MOS트랜지스터가 동작되도록 트랜지스터의 (W/L)을 설정하면

K＝μC_OX/2가 된다.

출력 전압의 보정을 위해 본 발명의 정전압 회로의 제어신호 발생부의 구성도인 제3도(a)와 제3도(a)에 따른 출력을 나타낸 제3도(b)에서와 같이, 초기에는 CT₂가 LOW상태가 되도록 하여 pMOS트랜지스터(Q₇)가 도통 상태가 되게 하고 공정 변화에 의해 출력 전압이 낮아지면 CT₂를 HIGH가 되도록 하고, CT₁을 LOW가 되게하여 pMOS트랜지스터(Q₆)가 도통상태가 되도록 한다. 이렇게 하면 Q₇대신에 Q₆가 정전압 출력에 관계하여 변화된 공정에 따른 정전압 출력을 V_OUT(CT₂)을 매우 근접한 V_OUT'(CT₁)을 얻을 수 있으므로 출력 보정이 가능하다. 여기서V_OUT(CT₁)과 V_OUT(CT₃)는 공정 변화가 없는 경우의 CT₁또는 CT₃에 의해 정전압을 만들때 출력될 수 있는 전압이다.

출력 전압 보상회로(29)에 입력되는 CT₁, CT₂, CT₃의 제어는 제3도(a)에서와 같이, 인가되는 SET신호에 의해 전원 투입시에는 HIGH상태가 되어 노드 A와 B를 퓨즈(30a), (30b)의 절단 상태에 따라서 SET한후, 동작시에는 LOW 상태가 되게 하는 것이다.

일반적으로 고집적화에 따라 칩 내부의 산화막이 얇아지고, 채널 길이는 좁아지게 되어, 외부 전원이 대한 내부 전원의 강하를 위한 정전압 회로를 필요로 하게 되는데, 상기와 같이 구성된 본 발명의 공정 변화의 보상이 용이한 정전압 회로는 정전압 회로구성시에 공정 과정에 의해 변화되는 출력 전압을 효율적으로 보상하게 하는 효과가 있다.

Claims (1)

1. 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₃)의 드레인 단자에 접속되는 pMOS트랜지스터(Q₃), (Q₄)와 게이트를 공유하고, 공유된 게이트가 한쪽 트랜지스터(Q₂)의 드레인 단자와 출력단에 공통 접속되고, 상기 pMOS트랜지스터(Q₃)에 직렬 접속되는 nMOS트랜지스터(Q₁)과 상기 pMOS트랜지스터(Q₄)에 직렬 접속되는 nMOS트랜지스터(Q₂)와, 저항(R)을 통하여 상기 nMOS트랜지스터(Q₁)에 직렬 접속되어 게이트와 소스 단자가 접지 전압 단자에 연결되는 pMOS트랜지스터(Q₅)와, 상기 nMOS트랜지스터(Q₂)에 각각 병렬 접속되고 각각의 드레인 단자가 접지 전압 단자에 연결되고 게이트 단자에는 출력 전압의 보상을 위한 제어신호가 입력되는 pMOS트랜지스터(Q₆), (Q₇), (Q₈)를 포함하여 구성되는 것을 특징으로 하는 공정 변화의 보상이 용이한 정전압 회로.