JPH08204024A - 半導体集積回路装置 - Google Patents
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- 101100261339 Caenorhabditis elegans trm-1 gene Proteins 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 信号増幅回路の入力しきい値レベルを、入力
信号のＤＣレベルに合致させる。 【構成】 信号入力部が一又は二以上の絶縁ゲート型ト
ランジスタ（MISTr）を含む増幅回路で構成された半導
体集積回路装置において、前記信号入力部の一のMISTr
又は二以上のMISTrの内の少なくとも一つ（Ｍ１）は一
導電チャネル型のMISTrであり、該一導電チャネル型のM
ISTr（Ｍ１）は、前記信号入力部以外の回路部に設けら
れた他の一導電チャネル型のMISTr（Ｍ３）と電気的に
分離された半導体領域１０に形成されている。信号入力
部が第一導電チャネル型のMISTr（Ｍ１）と、該第一導
電チャネル型と異なる第二導電チャネル型のMISTr（Ｍ
２）とを含む増幅回路で構成されている。
信号のＤＣレベルに合致させる。 【構成】 信号入力部が一又は二以上の絶縁ゲート型ト
ランジスタ（MISTr）を含む増幅回路で構成された半導
体集積回路装置において、前記信号入力部の一のMISTr
又は二以上のMISTrの内の少なくとも一つ（Ｍ１）は一
導電チャネル型のMISTrであり、該一導電チャネル型のM
ISTr（Ｍ１）は、前記信号入力部以外の回路部に設けら
れた他の一導電チャネル型のMISTr（Ｍ３）と電気的に
分離された半導体領域１０に形成されている。信号入力
部が第一導電チャネル型のMISTr（Ｍ１）と、該第一導
電チャネル型と異なる第二導電チャネル型のMISTr（Ｍ
２）とを含む増幅回路で構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、信号入力部が一又は二
以上の絶縁ゲート型トランジスタを含む増幅回路で構成
され、特に微小信号を扱う半導体集積回路装置に関する
ものである。
以上の絶縁ゲート型トランジスタを含む増幅回路で構成
され、特に微小信号を扱う半導体集積回路装置に関する
ものである。
【０００２】
【従来の技術】従来、簡単な増幅回路として図１２に示
すごとく構成される相補型（以下ＣＭＯＳと記す）イン
バータ回路が考えられる。すなわち、図１２において、
ＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳＴｒと記
す）Ｍ１のソースはＶDD電源端子１００へ接続され、Ｐ
ＭＯＳＴｒＭ１のドレインはＮチャネルＭＯＳトランジ
スタ（以下ＮＭＯＳＴｒと記す）Ｍ２のドレインと共通
に接続され、ＮＭＯＳＴｒＭ２のソースは接地端子１０
１へ接続され、ＰＭＯＳＴｒＭ１とＮＭＯＳＴｒＭ２の
ゲートは入力端子１へ共通に接続され、ＰＭＯＳＴｒＭ
１のバックゲートはＶDD電源端子１００へＮＭＯＳＴｒ
Ｍ２のバックゲートは接地端子１０１へ接続されてＣＭ
ＯＳインバータを構成する。ＰＭＯＳＴｒＭ１とＮＭＯ
ＳＴｒＭ２で構成されるＣＭＯＳインバータの出力は内
部回路（図１２ではＰＭＯＳＴｒＭ１，ＮＭＯＳＴｒＭ
２で構成されるＣＭＯＳインバータと同様にＰＭＯＳＴ
ｒＭ３，ＮＭＯＳＴｒＭ４で構成されるＣＭＯＳインバ
ータ）の入力へ接続されるが、この場合、入力インバー
タのＰＭＯＳＴｒＭ１と内部回路のＰＭＯＳＴｒＭ３と
は図１３に示すごとく同一Ｎウェル１２上に形成され、
入力インバータのＮＭＯＳＴｒＭ２と内部回路のＮＭＯ
ＳＴｒＭ４とはＰ型基板１５上に形成される。
すごとく構成される相補型（以下ＣＭＯＳと記す）イン
バータ回路が考えられる。すなわち、図１２において、
ＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳＴｒと記
す）Ｍ１のソースはＶDD電源端子１００へ接続され、Ｐ
ＭＯＳＴｒＭ１のドレインはＮチャネルＭＯＳトランジ
スタ（以下ＮＭＯＳＴｒと記す）Ｍ２のドレインと共通
に接続され、ＮＭＯＳＴｒＭ２のソースは接地端子１０
１へ接続され、ＰＭＯＳＴｒＭ１とＮＭＯＳＴｒＭ２の
ゲートは入力端子１へ共通に接続され、ＰＭＯＳＴｒＭ
１のバックゲートはＶDD電源端子１００へＮＭＯＳＴｒ
Ｍ２のバックゲートは接地端子１０１へ接続されてＣＭ
ＯＳインバータを構成する。ＰＭＯＳＴｒＭ１とＮＭＯ
ＳＴｒＭ２で構成されるＣＭＯＳインバータの出力は内
部回路（図１２ではＰＭＯＳＴｒＭ１，ＮＭＯＳＴｒＭ
２で構成されるＣＭＯＳインバータと同様にＰＭＯＳＴ
ｒＭ３，ＮＭＯＳＴｒＭ４で構成されるＣＭＯＳインバ
ータ）の入力へ接続されるが、この場合、入力インバー
タのＰＭＯＳＴｒＭ１と内部回路のＰＭＯＳＴｒＭ３と
は図１３に示すごとく同一Ｎウェル１２上に形成され、
入力インバータのＮＭＯＳＴｒＭ２と内部回路のＮＭＯ
ＳＴｒＭ４とはＰ型基板１５上に形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例におけるＣＭＯＳインバータにおいて、微小振幅の
信号を扱う場合、ＣＭＯＳインバータのしきい値レベル
と入力信号のＤＣレベルとが一致していることが重要で
あるのに対して、ＣＭＯＳインバータのしきい値レベル
がわずかでもずれた場合に回路の誤作動等が引き起こる
問題があった。
来例におけるＣＭＯＳインバータにおいて、微小振幅の
信号を扱う場合、ＣＭＯＳインバータのしきい値レベル
と入力信号のＤＣレベルとが一致していることが重要で
あるのに対して、ＣＭＯＳインバータのしきい値レベル
がわずかでもずれた場合に回路の誤作動等が引き起こる
問題があった。
【０００４】以上の点に鑑み、本発明は上記信号増幅回
路のしきい値レベルと微小入力信号のＤＣレベルとの差
異による誤作動等を防止したところの半導体集積回路装
置を提供することを目的とする。
路のしきい値レベルと微小入力信号のＤＣレベルとの差
異による誤作動等を防止したところの半導体集積回路装
置を提供することを目的とする。
【０００５】
【課題を解決するための手段および作用】上記目的を達
成するため、本発明の半導体集積回路装置は、信号入力
部が一又は二以上の絶縁ゲート型トランジスタを含む増
幅回路で構成された半導体集積回路装置において、前記
信号入力部の一の絶縁ゲート型トランジスタ又は二以上
の絶縁ゲート型トランジスタの内の少なくとも一つは一
導電チャネル型の絶縁ゲート型トランジスタであり、該
一導電チャネル型の絶縁ゲート型トランジスタは、前記
信号入力部以外の回路部に設けられた他の一導電チャネ
ル型の絶縁ゲート型トランジスタと電気的に分離された
半導体領域に形成されていることを特徴とする。
成するため、本発明の半導体集積回路装置は、信号入力
部が一又は二以上の絶縁ゲート型トランジスタを含む増
幅回路で構成された半導体集積回路装置において、前記
信号入力部の一の絶縁ゲート型トランジスタ又は二以上
の絶縁ゲート型トランジスタの内の少なくとも一つは一
導電チャネル型の絶縁ゲート型トランジスタであり、該
一導電チャネル型の絶縁ゲート型トランジスタは、前記
信号入力部以外の回路部に設けられた他の一導電チャネ
ル型の絶縁ゲート型トランジスタと電気的に分離された
半導体領域に形成されていることを特徴とする。
【０００６】また本発明の半導体集積回路装置は、信号
入力部が第一導電チャネル型の絶縁ゲート型トランジス
タと、該第一導電チャネル型と異なる第二導電チャネル
型の絶縁ゲート型トランジスタとを含む増幅回路で構成
された半導体集積回路装置において、前記第一導電チャ
ネル型の絶縁ゲート型トランジスタは、前記信号入力部
以外の回路部に設けられた他の第一導電チャネル型の絶
縁ゲート型トランジスタと電気的に分離された半導体領
域に形成されていることを特徴とする。
入力部が第一導電チャネル型の絶縁ゲート型トランジス
タと、該第一導電チャネル型と異なる第二導電チャネル
型の絶縁ゲート型トランジスタとを含む増幅回路で構成
された半導体集積回路装置において、前記第一導電チャ
ネル型の絶縁ゲート型トランジスタは、前記信号入力部
以外の回路部に設けられた他の第一導電チャネル型の絶
縁ゲート型トランジスタと電気的に分離された半導体領
域に形成されていることを特徴とする。
【０００７】
【作用】本発明は、信号入力部の絶縁ゲート型トランジ
スタが形成される半導体領域を、信号入力部以外の回路
部に設けられた同導電チャネル型の絶縁ゲート型トラン
ジスタとは電気的に分離して独立して設けることで、こ
の半導体領域の電位を独立に制御し、信号入力部の絶縁
ゲート型トランジスタのＶth（スレッシュホルド電圧）
を制御することを可能とし、信号増幅回路の入力のしき
い値レベルを入力微小信号のＤＣレベルに一致させるも
のである。
スタが形成される半導体領域を、信号入力部以外の回路
部に設けられた同導電チャネル型の絶縁ゲート型トラン
ジスタとは電気的に分離して独立して設けることで、こ
の半導体領域の電位を独立に制御し、信号入力部の絶縁
ゲート型トランジスタのＶth（スレッシュホルド電圧）
を制御することを可能とし、信号増幅回路の入力のしき
い値レベルを入力微小信号のＤＣレベルに一致させるも
のである。
【０００８】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【０００９】図１及び図２は本発明の第１の実施例を示
す回路図及び断面図であり、図１２に示す従来例の回路
構成に本発明を適用したものである。なお、図１２と同
一構成部分については同一符号を付する。
す回路図及び断面図であり、図１２に示す従来例の回路
構成に本発明を適用したものである。なお、図１２と同
一構成部分については同一符号を付する。
【００１０】同図において、１００は電源端子、１０１
は接地端子、１は信号入力端子、２００は出力端子、Ｍ
１，Ｍ３はＰＭＯＳＴｒ、Ｍ２，Ｍ４はＮＭＯＳＴｒで
あり、ＰＭＯＳＴｒＭ１とＮＭＯＳＴｒＭ２、ＰＭＯＳ
ＴｒＭ３とＮＭＯＳＴｒＭ４でそれぞれ入力ＣＭＯＳイ
ンバータ回路、内部ＣＭＯＳインバータ回路を構成して
おり、ＰＭＯＳＴｒＭ１はＮウェル１０に、ＰＭＯＳＴ
ｒＭ３はＮウェル１２に、ＮＭＯＳＴｒＭ２，Ｍ４はＰ
型基板１５に形成され、Ｎウェル１０はウェル電位制御
端子２０へ接続され、Ｎウェル１２は電源端子１００
へ、Ｐ型基板１５は接地端子１０１へそれぞれ接続され
ている。
は接地端子、１は信号入力端子、２００は出力端子、Ｍ
１，Ｍ３はＰＭＯＳＴｒ、Ｍ２，Ｍ４はＮＭＯＳＴｒで
あり、ＰＭＯＳＴｒＭ１とＮＭＯＳＴｒＭ２、ＰＭＯＳ
ＴｒＭ３とＮＭＯＳＴｒＭ４でそれぞれ入力ＣＭＯＳイ
ンバータ回路、内部ＣＭＯＳインバータ回路を構成して
おり、ＰＭＯＳＴｒＭ１はＮウェル１０に、ＰＭＯＳＴ
ｒＭ３はＮウェル１２に、ＮＭＯＳＴｒＭ２，Ｍ４はＰ
型基板１５に形成され、Ｎウェル１０はウェル電位制御
端子２０へ接続され、Ｎウェル１２は電源端子１００
へ、Ｐ型基板１５は接地端子１０１へそれぞれ接続され
ている。
【００１１】上記構成において、入力端子１に微小振幅
の信号が入力される場合、この信号が上記入力ＣＭＯＳ
インバータのしきい値電圧を横切る度に次段の内部回路
（内部インバータ回路）へ信号が伝達される。
の信号が入力される場合、この信号が上記入力ＣＭＯＳ
インバータのしきい値電圧を横切る度に次段の内部回路
（内部インバータ回路）へ信号が伝達される。
【００１２】ところで、入力ＣＭＯＳインバータへの入
力電圧がしきい値近傍では、ＰＭＯＳＴｒ，ＮＭＯＳＴ
ｒとも、飽和領域で動作しており、それぞれのドレイン
電流は次式となる。
力電圧がしきい値近傍では、ＰＭＯＳＴｒ，ＮＭＯＳＴ
ｒとも、飽和領域で動作しており、それぞれのドレイン
電流は次式となる。
【００１３】
【数１】 ＩDp＝Ｋp （ＶDD−Ｖin＋ＶTp）2 …（１）
【００１４】
【数２】 ＩDn＝Ｋn （Ｖin−ＶTn）2 …（２） ここで、ＶDDは電源電圧、ＶinはＣＭＯＳインバータの
しきい値電圧である。また、Ｋは定数、ＶT はＭＯＳＴ
ｒのしきい値電圧であり、それぞれ次式で与えられる。
しきい値電圧である。また、Ｋは定数、ＶT はＭＯＳＴ
ｒのしきい値電圧であり、それぞれ次式で与えられる。
【００１５】
【数３】
【００１６】
【数４】 μ：移動度、Ｃox：酸化膜容量、（Ｗ／Ｌ）：ＭＯＳＴ
ｒサイズ
ｒサイズ
【００１７】
【数５】
【００１８】
【数６】 ＴTO：ＶSB＝０のときのしきい値 φf ：フェルミレベル電位 ＶSB：ソース・基板間電位 γ ：パラメータ ＣＭＯＳインバータのしきい値電圧は、式（１），
（２）において、ＩDp＝Ｉ Dnとして
（２）において、ＩDp＝Ｉ Dnとして
【００１９】
【数７】 となる。第一実施例におけるウェル電位制御端子２０
は、（５）式におけるＶSB p を制御する手段であり、前
記ウェル電位制御端子２０によってＣＭＯＳインバータ
のしきい値電圧を微小入力信号のＤＣレベルに合致する
様に制御し、正確な動作を実現している。また、式
（７）で表わされるＣＭＯＳインバータのしきい値電圧
はＭＯＳＴｒサイズやプロセスパラメータのばらつき等
により変化することが考えられるが、前記ウェル電位制
御端子２０はこれ等のばらつきを修正することができ
る。
は、（５）式におけるＶSB p を制御する手段であり、前
記ウェル電位制御端子２０によってＣＭＯＳインバータ
のしきい値電圧を微小入力信号のＤＣレベルに合致する
様に制御し、正確な動作を実現している。また、式
（７）で表わされるＣＭＯＳインバータのしきい値電圧
はＭＯＳＴｒサイズやプロセスパラメータのばらつき等
により変化することが考えられるが、前記ウェル電位制
御端子２０はこれ等のばらつきを修正することができ
る。
【００２０】図３，４は本発明の第２の実施例を図１２
に示す従来例の回路構成に適用したものである。図中、
第１の実施例と同一構成部分に対しては同一符号を付け
てある（なお、後述する各実施例についても同様とす
る。）。
に示す従来例の回路構成に適用したものである。図中、
第１の実施例と同一構成部分に対しては同一符号を付け
てある（なお、後述する各実施例についても同様とす
る。）。
【００２１】本第２の実施例においては、ｎ+埋込層を
用いて入力ＣＭＯＳインバータを構成するＮＭＯＳＴｒ
Ｍ２が形成されるＰウェル１１と内部回路中のＮＭＯＳ
ＴｒＭ４が形成されるＰウェル１３とを電気的に分離し
て形成し、Ｐウェル１１はウェル電位制御端子２１へ、
Ｐウェル１３は接地端子１０１へそれぞれ接続してい
る。従って、第１の実施例では入力ＣＭＯＳインバータ
を構成するＰＭＯＳＴｒＭ１のウェル電位のみ制御する
構成であるのに対して、ＮＭＯＳＴｒＭ２のウェル電位
も同時に制御が可能な構成としている。上記構成によっ
て入力ＣＭＯＳインバータのしきい値電圧をより広い範
囲で制御することが可能である。
用いて入力ＣＭＯＳインバータを構成するＮＭＯＳＴｒ
Ｍ２が形成されるＰウェル１１と内部回路中のＮＭＯＳ
ＴｒＭ４が形成されるＰウェル１３とを電気的に分離し
て形成し、Ｐウェル１１はウェル電位制御端子２１へ、
Ｐウェル１３は接地端子１０１へそれぞれ接続してい
る。従って、第１の実施例では入力ＣＭＯＳインバータ
を構成するＰＭＯＳＴｒＭ１のウェル電位のみ制御する
構成であるのに対して、ＮＭＯＳＴｒＭ２のウェル電位
も同時に制御が可能な構成としている。上記構成によっ
て入力ＣＭＯＳインバータのしきい値電圧をより広い範
囲で制御することが可能である。
【００２２】図５，６は本発明の第３の実施例を、図１
２に示す従来例の回路構成に適用したものである。本第
３の実施例においては、半導体基板１５上に形成された
絶縁層１６を有するＳＯＩ基板上に、各々電気的に分離
されたＮウェル１０，１２とＰウェル１１，１３を形成
し、Ｎウェル１０上に入力ＣＭＯＳインバータを構成す
るＰＭＯＳＴｒＭ１を、Ｎウェル１２上に内部回路を構
成するＰＭＯＳＴｒＭ３を、Ｐウェル１１上に前記入力
ＣＭＯＳインバータを構成するＮＭＯＳＴｒＭ２を、そ
してＰウェル１３上に内部回路を構成するＮＭＯＳＴｒ
Ｍ４を形成し、Ｎウェル１０，１２はそれぞれウェル電
位制御端子２０、電源端子１００へ接続し、Ｐウェル１
１，１３はそれぞれウェル電位制御端子２１、接地端子
１０１へ接続する。上記構成によって第２の実施例と同
様に入力ＣＭＯＳインバータのしきい値電圧を、独立に
広い範囲で制御することが可能である。
２に示す従来例の回路構成に適用したものである。本第
３の実施例においては、半導体基板１５上に形成された
絶縁層１６を有するＳＯＩ基板上に、各々電気的に分離
されたＮウェル１０，１２とＰウェル１１，１３を形成
し、Ｎウェル１０上に入力ＣＭＯＳインバータを構成す
るＰＭＯＳＴｒＭ１を、Ｎウェル１２上に内部回路を構
成するＰＭＯＳＴｒＭ３を、Ｐウェル１１上に前記入力
ＣＭＯＳインバータを構成するＮＭＯＳＴｒＭ２を、そ
してＰウェル１３上に内部回路を構成するＮＭＯＳＴｒ
Ｍ４を形成し、Ｎウェル１０，１２はそれぞれウェル電
位制御端子２０、電源端子１００へ接続し、Ｐウェル１
１，１３はそれぞれウェル電位制御端子２１、接地端子
１０１へ接続する。上記構成によって第２の実施例と同
様に入力ＣＭＯＳインバータのしきい値電圧を、独立に
広い範囲で制御することが可能である。
【００２３】図７は本発明の第４の実施例を示す回路で
ある。本実施例は特開平３−６６７９号公報によって発
表されているν−ＭＯＳ回路に適用したものである。図
７中、１，２，３，…ｎは信号入力端子Ｃ1 ，Ｃ2 ，Ｃ
3 ，…Ｃn はキャパシタンスであり、キャパシタンスの
信号入力端子と反対側の端子は各々共通に、ＰＭＯＳＴ
ｒＭ１とＮＭＯＳＴｒＭ２で構成するＣＭＯＳインバー
タの入力へ接続している。
ある。本実施例は特開平３−６６７９号公報によって発
表されているν−ＭＯＳ回路に適用したものである。図
７中、１，２，３，…ｎは信号入力端子Ｃ1 ，Ｃ2 ，Ｃ
3 ，…Ｃn はキャパシタンスであり、キャパシタンスの
信号入力端子と反対側の端子は各々共通に、ＰＭＯＳＴ
ｒＭ１とＮＭＯＳＴｒＭ２で構成するＣＭＯＳインバー
タの入力へ接続している。
【００２４】また、５００は前記ＣＯＭＳインバータの
出力に接続された内部回路であり、２００は出力端子、
２０，２１はそれぞれＰＭＯＳＴｒＭ１とＮＭＯＳＴｒ
Ｍ２が形成されるウェルの電位制御端子である。
出力に接続された内部回路であり、２００は出力端子、
２０，２１はそれぞれＰＭＯＳＴｒＭ１とＮＭＯＳＴｒ
Ｍ２が形成されるウェルの電位制御端子である。
【００２５】上記構成において、ＰＭＯＳＴｒＭ１とＮ
ＭＯＳＴｒＭ２とで構成されるＣＭＯＳインバータの入
力電圧振幅は、入力端子１，２，３…，ｎへ入力される
電圧をそれぞれＶ1 ，Ｖ2 ，Ｖ3 ，…，Ｖn とすると、 となる。例えば、 Ｖ1 ＝Ｖ，Ｖ2 ＝Ｖ3 ＝…＝Ｖn ＝０の場合、それぞれ
前記インバータの入力振幅は と非常に小さくなる。この場合においても、前記ウェル
電位制御端子２０，２１の電圧を適当に制御することに
よって、前記ＣＭＯＳインバータのしきい値電圧を入力
ＤＣレベルに合致させることによって、正確に動作させ
ることが可能となる。
ＭＯＳＴｒＭ２とで構成されるＣＭＯＳインバータの入
力電圧振幅は、入力端子１，２，３…，ｎへ入力される
電圧をそれぞれＶ1 ，Ｖ2 ，Ｖ3 ，…，Ｖn とすると、 となる。例えば、 Ｖ1 ＝Ｖ，Ｖ2 ＝Ｖ3 ＝…＝Ｖn ＝０の場合、それぞれ
前記インバータの入力振幅は と非常に小さくなる。この場合においても、前記ウェル
電位制御端子２０，２１の電圧を適当に制御することに
よって、前記ＣＭＯＳインバータのしきい値電圧を入力
ＤＣレベルに合致させることによって、正確に動作させ
ることが可能となる。
【００２６】図８は本発明の第５の実施例を示す回路図
であり、前記ν−ＭＯＳを用いて構成したマルチステッ
プ型８ｂｉｔＡ／Ｄ変換器である。
であり、前記ν−ＭＯＳを用いて構成したマルチステッ
プ型８ｂｉｔＡ／Ｄ変換器である。
【００２７】図８において、５０〜５４は本発明のＣＭ
ＯＳインバータ、５５〜６３はＣＭＯＳインバータ、Ｃ
１〜Ｃ１７はキャパシタンス、２００〜２０４はディジ
タル出力端子、１はアナログ入力端子である。アナログ
入力端子１は、インバータ５０の入力へ接続されるとと
もに、キャパシタンスＣ２，Ｃ５，Ｃ９，Ｃ１７を経て
それぞれインバータ５１，５２，５３，５４の入力へ接
続され、前記インバータ５０の出力はインバータ５５を
経てディジタル出力端子（ＭＳＢ）２００へ接続される
と共にインバータ５６、キャパシタンスＣ１，Ｃ４，Ｃ
８，Ｃ１６を経て前記インバータ５１，５２，５３，５
４の入力へ接続される。インバータ５１の出力はインバ
ータ５７を経てディジタル出力端子２０１へ接続される
とともに、インバータ５８、キャパシタンスＣ３，Ｃ
７，Ｃ１５を通してインバータ５２，５３，５４へ接続
される。以下、順次上位ｂｉｔの出力がインバータとキ
ャパシタンスを経て下位の全てのインバータの入力へ接
続される。
ＯＳインバータ、５５〜６３はＣＭＯＳインバータ、Ｃ
１〜Ｃ１７はキャパシタンス、２００〜２０４はディジ
タル出力端子、１はアナログ入力端子である。アナログ
入力端子１は、インバータ５０の入力へ接続されるとと
もに、キャパシタンスＣ２，Ｃ５，Ｃ９，Ｃ１７を経て
それぞれインバータ５１，５２，５３，５４の入力へ接
続され、前記インバータ５０の出力はインバータ５５を
経てディジタル出力端子（ＭＳＢ）２００へ接続される
と共にインバータ５６、キャパシタンスＣ１，Ｃ４，Ｃ
８，Ｃ１６を経て前記インバータ５１，５２，５３，５
４の入力へ接続される。インバータ５１の出力はインバ
ータ５７を経てディジタル出力端子２０１へ接続される
とともに、インバータ５８、キャパシタンスＣ３，Ｃ
７，Ｃ１５を通してインバータ５２，５３，５４へ接続
される。以下、順次上位ｂｉｔの出力がインバータとキ
ャパシタンスを経て下位の全てのインバータの入力へ接
続される。
【００２８】上記構成の動作を、簡単のため図９に示す
上位２ｂｉｔについて説明する。入力端子１にインバー
タ５０のしきい値より十分低い電圧Ｖ1 が入力されると
インバータ５０，５５を経てディジタル出力端子２００
はＬｏｗに確定する。この結果は、インバータ５６によ
り反転され、キャパシタンスＣ１の一方端子が電源電圧
と等しくなり、従ってインバータ５１の入力点ａの電圧
はＶ1 を基準として電源電圧とＶ1 との差をＣ１とＣ２
の容量比で分割した値 となる。この時、Ｖ1 は十分低い値であるためＶa はイ
ンバータ５１のしきい値より小さく、従って出力端子２
０１はＬｏｗに確定する。Ｖ1 の増加とともにＶ a も増
加するが、Ｖ1 ＜Ｖa であるので、Ｖa が先にインバー
タ５１のしきい値を越えるので、出力２０１が先に反転
してＨｉｇｈとなる。さらにＶ1が増加して、インバー
タ５０のしきい値を越えると、出力２００が反転してＨ
ｉｇｈとなり、この結果、Ｃ１の一方端子が接地電位と
等しくなる。この時ａ点の電位はＶ 1 をＣ１と きい値より低くなるので、５１は反転し、従って出力２
０１はＬｏｗとなる。さらにＶ1 が増加すると、それに
比例してＶa が増加し、再びインバータ５１のしきい値
より大きくなると出力２０１が反転してＨｉｇｈとなる
（図１０参照）。
上位２ｂｉｔについて説明する。入力端子１にインバー
タ５０のしきい値より十分低い電圧Ｖ1 が入力されると
インバータ５０，５５を経てディジタル出力端子２００
はＬｏｗに確定する。この結果は、インバータ５６によ
り反転され、キャパシタンスＣ１の一方端子が電源電圧
と等しくなり、従ってインバータ５１の入力点ａの電圧
はＶ1 を基準として電源電圧とＶ1 との差をＣ１とＣ２
の容量比で分割した値 となる。この時、Ｖ1 は十分低い値であるためＶa はイ
ンバータ５１のしきい値より小さく、従って出力端子２
０１はＬｏｗに確定する。Ｖ1 の増加とともにＶ a も増
加するが、Ｖ1 ＜Ｖa であるので、Ｖa が先にインバー
タ５１のしきい値を越えるので、出力２０１が先に反転
してＨｉｇｈとなる。さらにＶ1が増加して、インバー
タ５０のしきい値を越えると、出力２００が反転してＨ
ｉｇｈとなり、この結果、Ｃ１の一方端子が接地電位と
等しくなる。この時ａ点の電位はＶ 1 をＣ１と きい値より低くなるので、５１は反転し、従って出力２
０１はＬｏｗとなる。さらにＶ1 が増加すると、それに
比例してＶa が増加し、再びインバータ５１のしきい値
より大きくなると出力２０１が反転してＨｉｇｈとなる
（図１０参照）。
【００２９】上記構成のインバータ５０〜５４の入力電
圧は、第４の実施例から明らかな様に下位ｂｉｔに行く
に従って容量分割比が小さく振幅が小さくなる。また、
インバータ５０〜５４を構成するＭＯＳＴｒＭ１〜Ｍ１
０には寄生ゲート容量が存在するために前記各インバー
タに入力される電圧は図１０のＶa ′に示すごとくオフ
セット電圧ＶOS分ＤＣレベルにずれが生じる。この場
合、ディジタル出力は図１０のＶ２０１の点線で示すご
とくタイミングにずれが生じ、誤動作を引き起こすこと
となる。ところで、インバータ５０〜５４には本発明に
よるしきい値を制御可能なＣＭＯＳインバータを適用し
ているので、各段のＤＣレベルに合致する様に各インバ
ータのしきい値を制御することによって上記誤動作を防
止することが可能である。
圧は、第４の実施例から明らかな様に下位ｂｉｔに行く
に従って容量分割比が小さく振幅が小さくなる。また、
インバータ５０〜５４を構成するＭＯＳＴｒＭ１〜Ｍ１
０には寄生ゲート容量が存在するために前記各インバー
タに入力される電圧は図１０のＶa ′に示すごとくオフ
セット電圧ＶOS分ＤＣレベルにずれが生じる。この場
合、ディジタル出力は図１０のＶ２０１の点線で示すご
とくタイミングにずれが生じ、誤動作を引き起こすこと
となる。ところで、インバータ５０〜５４には本発明に
よるしきい値を制御可能なＣＭＯＳインバータを適用し
ているので、各段のＤＣレベルに合致する様に各インバ
ータのしきい値を制御することによって上記誤動作を防
止することが可能である。
【００３０】図１１は本発明の第６の実施例を示す回路
図であり、差動増幅回路に適用したものである。Ｍ１
１，Ｍ１２はＮＭＯＳＴｒであり、ＮＭＯＳＴｒＭ１１
のゲートは信号入力端子１へ接続され、ドレインは抵抗
Ｒ１を経て電源１００へ接続され、ソースはＮＭＯＳＴ
ｒＭ１２のソースと共に電流源５０１を経て接地端子１
０１へ接続される。ＮＭＯＳＴｒＭ１２のゲートは信号
入力端子２へ接続され、ドレインは抵抗Ｒ２を経て電源
１００へ接続され、ＮＭＯＳＴｒＭ１１，Ｍ１２のドレ
インはそれぞれ内部回路５００へ接続される。また、Ｎ
ＭＯＳＴｒＭ１１，Ｍ１２は各々内部回路に含まれるＮ
ＭＯＳＴｒと電気的に分離されたウェルに形成されてお
り、各ウェルはウェル電位制御端子２０，２１へ接続さ
れる。
図であり、差動増幅回路に適用したものである。Ｍ１
１，Ｍ１２はＮＭＯＳＴｒであり、ＮＭＯＳＴｒＭ１１
のゲートは信号入力端子１へ接続され、ドレインは抵抗
Ｒ１を経て電源１００へ接続され、ソースはＮＭＯＳＴ
ｒＭ１２のソースと共に電流源５０１を経て接地端子１
０１へ接続される。ＮＭＯＳＴｒＭ１２のゲートは信号
入力端子２へ接続され、ドレインは抵抗Ｒ２を経て電源
１００へ接続され、ＮＭＯＳＴｒＭ１１，Ｍ１２のドレ
インはそれぞれ内部回路５００へ接続される。また、Ｎ
ＭＯＳＴｒＭ１１，Ｍ１２は各々内部回路に含まれるＮ
ＭＯＳＴｒと電気的に分離されたウェルに形成されてお
り、各ウェルはウェル電位制御端子２０，２１へ接続さ
れる。
【００３１】上記構成の差動増幅器においては、入力Ｍ
ＯＳＴｒＭ１１とＭ１２の特性が等しくなる様設計され
るが、ここで製造時のばらつきにより特性がずれた場
合、制御端子２０，２１により、しきい値を調整して誤
動作を防止することが可能である。
ＯＳＴｒＭ１１とＭ１２の特性が等しくなる様設計され
るが、ここで製造時のばらつきにより特性がずれた場
合、制御端子２０，２１により、しきい値を調整して誤
動作を防止することが可能である。
【００３２】実施例１〜５では信号増幅手段としてＣＭ
ＯＳインバータを、実施例６では差動増幅回路を例とし
て示したが、本発明は信号を増幅する手段であれば他の
形式でも適用できる。
ＯＳインバータを、実施例６では差動増幅回路を例とし
て示したが、本発明は信号を増幅する手段であれば他の
形式でも適用できる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
信号入力手段の増幅器を構成する絶縁ゲート型トランジ
スタのしきい値を制御することによって、入力信号のＤ
Ｃレベルに合致させることが可能な半導体集積回路装置
を得ることができる。
信号入力手段の増幅器を構成する絶縁ゲート型トランジ
スタのしきい値を制御することによって、入力信号のＤ
Ｃレベルに合致させることが可能な半導体集積回路装置
を得ることができる。
【図１】本発明の第１の実施例であるＣＭＯＳインバー
タ回路図である。
タ回路図である。
【図２】第１の実施例であるＣＭＯＳインバータ回路の
縦構造を示す断面図である。
縦構造を示す断面図である。
【図３】本発明の第２の実施例であるＣＭＯＳインバー
タ回路図である。
タ回路図である。
【図４】第２の実施例であるＣＭＯＳインバータ回路の
縦構造を示す断面図である。
縦構造を示す断面図である。
【図５】本発明の第３の実施例であるＣＭＯＳインバー
タ回路図である。
タ回路図である。
【図６】第３の実施例であるＣＭＯＳインバータ回路の
縦構造を示す断面図である。
縦構造を示す断面図である。
【図７】本発明の第４の実施例であるν−ＭＯＳインバ
ータ回路図である。
ータ回路図である。
【図８】本発明の第５の実施例であるν−ＭＯＳインバ
ータを用いた８ｂｉｔＡ／Ｄ変換器の回路図である。
ータを用いた８ｂｉｔＡ／Ｄ変換器の回路図である。
【図９】第５の実施例である８ｂｉｔＡ／Ｄ変換器の上
位２ｂｉｔを示す回路図である。
位２ｂｉｔを示す回路図である。
【図１０】第５の実施例である８ｂｉｔＡ／Ｄ変換器の
上位２ｂｉｔの動作を示すタイミング図である。
上位２ｂｉｔの動作を示すタイミング図である。
【図１１】本発明の第６の実施例である差動増幅回路で
ある。
ある。
【図１２】従来例を示すＣＭＯＳインバータ回路図であ
る。
る。
【図１３】従来例であるＣＭＯＳインバータ回路の縦構
造を示す断面図である。
造を示す断面図である。
Ｍ１，Ｍ３ Ｐチャネル型ＭＯＳトランジスタ Ｍ２，Ｍ４ Ｎチャネル型ＭＯＳトランジスタ １ 信号入力端子 １０，１２ Ｎウェル １１，１３ Ｐウェル １５ Ｐ型基板 ２０ ウェル電位制御端子 ２１ ウェル電位制御端子 １００ ＶDD電源端子 １０１ 接地端子 ２００ 出力端子
Claims (4)
- 【請求項１】 信号入力部が一又は二以上の絶縁ゲート
型トランジスタを含む増幅回路で構成された半導体集積
回路装置において、 前記信号入力部の一の絶縁ゲート型トランジスタ又は二
以上の絶縁ゲート型トランジスタの内の少なくとも一つ
は一導電チャネル型の絶縁ゲート型トランジスタであ
り、 該一導電チャネル型の絶縁ゲート型トランジスタは、前
記信号入力部以外の回路部に設けられた他の一導電チャ
ネル型の絶縁ゲート型トランジスタと電気的に分離され
た半導体領域に形成されていることを特徴とする半導体
集積回路装置。 - 【請求項２】 信号入力部が第一導電チャネル型の絶縁
ゲート型トランジスタと、該第一導電チャネル型と異な
る第二導電チャネル型の絶縁ゲート型トランジスタとを
含む増幅回路で構成された半導体集積回路装置におい
て、 前記第一導電チャネル型の絶縁ゲート型トランジスタ
は、前記信号入力部以外の回路部に設けられた他の第一
導電チャネル型の絶縁ゲート型トランジスタと電気的に
分離された半導体領域に形成されていることを特徴とす
る半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記第二導電チャネル型の絶縁ゲート型トランジ
スタは、前記信号入力部以外の回路部に設けられた他の
第二導電チャネル型の絶縁ゲート型トランジスタと電気
的に分離された半導体領域に形成されていることを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項２又は請求項３記載の半導体集積
回路装置において、前記信号入力部の第一導電チャネル
型の絶縁ゲート型トランジスタと前記第二導電チャネル
型の絶縁ゲート型トランジスタとは、相補型トランジス
タを構成していることを特徴とする半導体集積回路装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01409595A JP3406949B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体集積回路装置 |
| DE69622292T DE69622292T2 (de) | 1995-01-31 | 1996-01-24 | Halbleiteranordnung |
| EP96300501A EP0725443B1 (en) | 1995-01-31 | 1996-01-24 | Semiconductor device |
| KR1019960002039A KR100227583B1 (ko) | 1995-01-31 | 1996-01-30 | 반도체 장치 |
| CN96101335A CN1074167C (zh) | 1995-01-31 | 1996-01-31 | 半导体装置 |
| US08/834,770 US6097067A (en) | 1995-01-31 | 1997-04-03 | Semiconductor device with electrically isolated transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH08204024A true JPH08204024A (ja) | 1996-08-09 |
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ID=11851562
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| Application Number | Title | Priority Date | Filing Date |
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| EP (1) | EP0725443B1 (ja) |
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| KR (1) | KR100227583B1 (ja) |
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| US6207998B1 (en) * | 1998-07-23 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with well of different conductivity types |
| JP3950294B2 (ja) | 2000-11-16 | 2007-07-25 | シャープ株式会社 | 半導体装置 |
| US6664909B1 (en) * | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
| US7203097B2 (en) * | 2004-07-27 | 2007-04-10 | Samsung Electronics Co., Ltd. | Method of operating a semiconductor device and the semiconductor device |
| CN1993827A (zh) * | 2004-08-10 | 2007-07-04 | 富士通株式会社 | 半导体存储装置 |
| US7825473B2 (en) * | 2005-07-21 | 2010-11-02 | Industrial Technology Research Institute | Initial-on SCR device for on-chip ESD protection |
| US7378317B2 (en) * | 2005-12-14 | 2008-05-27 | Freescale Semiconductor, Inc. | Superjunction power MOSFET |
| KR100773740B1 (ko) * | 2006-12-22 | 2007-11-09 | 삼성전자주식회사 | 반도체 기판과 동일한 전압 레벨을 갖는 패드 및 이를포함하는 반도체 장치 |
| JP5259246B2 (ja) * | 2008-05-09 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8610169B2 (en) * | 2012-05-21 | 2013-12-17 | Nanya Technology Corporation | Electrostatic discharge protection circuit |
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| JPS60154553A (ja) * | 1984-01-23 | 1985-08-14 | Nec Corp | 相補型ｍｏｓ集積回路の駆動方法 |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| JPH0681029B2 (ja) * | 1985-12-27 | 1994-10-12 | 株式会社東芝 | 出力回路装置 |
| JPH0372669A (ja) * | 1989-05-17 | 1991-03-27 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| JP2810526B2 (ja) * | 1989-11-21 | 1998-10-15 | キヤノン株式会社 | 光電変換装置及び該装置を搭載した装置 |
| EP0510604A3 (en) * | 1991-04-23 | 2001-05-09 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JPH05283626A (ja) * | 1991-07-12 | 1993-10-29 | Nec Corp | 半導体集積回路装置 |
| JP3246807B2 (ja) * | 1993-07-07 | 2002-01-15 | 株式会社東芝 | 半導体集積回路装置 |
| US5389811A (en) * | 1994-04-14 | 1995-02-14 | Analog Devices, Incorporated | Fault-protected overvoltage switch employing isolated transistor tubs |
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