DE69622292T2

DE69622292T2 - Halbleiteranordnung

Info

Publication number: DE69622292T2
Application number: DE69622292T
Authority: DE
Inventors: Hayao Ohzu; Akihiro Ouchi; Yukihiko Sakashita
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-01-31
Filing date: 1996-01-24
Publication date: 2003-03-20
Anticipated expiration: 2016-01-25
Also published as: EP0725443B1; KR100227583B1; CN1074167C; CN1135681A; EP0725443A1; US6097067A; JPH08204024A; DE69622292D1; JP3406949B2

Description

Die Erfindung betrifft einen Inverter mit einem oder zwei Transistoren mit isoliertem Gate wie etwa MOS- Transistoren, der insbesondere ein Mikrosignal verarbeiten kann. Sie betrifft außerdem ein Verfahren zum Betreiben eines derartigen Inverters. Ein derartiger Inverter oder derartige Inverter finden beispielsweise bei Zweistufeninverterschaltungen und Multistufen-analog-zu-digital-Wandlern Anwendung, wie es nachstehend betrachtet wird.
Nachstehend wird ein Inverter unter Verwendung von MOS- Transistoren komplementärer Art (nachstehend mit CMOS bezeichnet) betrachtet, der gemäß dem Schaltbild von Fig. 1 aufgebaut ist. Genauer ist in Fig. 1 ein Sourceanschluss eines P-Kanal-MOS-Transistors (nachstehend mit PMOS Tr bezeichnet) M1 mit einem VDD- Energieversorgungsanschluss 100 verbunden, ein Drainanschluss des PMOS Tr M1 ist gemeinsam mit einem Drainanschluss eines N-Kanal-MOS-Transistors (nachstehend mit NMOS Tr bezeichnet) M2 verbunden, ein Sourceanschluss des NMOS Tr M2 ist mit einem Masseanschluss 101 verbunden, die Gateanschlüsse des PMOS Tr M1 bzw. NMOS Tr M2 sind gemeinsam mit einem Eingangsanschluss 1 verbunden, ein Rückseitengateanschluss des PMOS Tr M1 ist mit dem VDD-Energieversorgungsanschluss 100 verbunden, und ein Rückseitengateanschluss des NMOS Tr M2 ist mit dem Massenanschluss 101 verbunden, wodurch ein CMOS- Inverter aufgebaut ist. Ein Ausgang des durch den PMOS Tr M1 und den NMOS Tr M2 aufgebauten CMOS-Inverter ist mit einem Eingang einer internen Schaltung (ein durch einen PMOS Tr M3 und einen NMOS Tr M4 aufgebauter CMOS- Inverter, der ähnlich zu dem durch den PMOS Tr M1 und den NMOS Tr M2 aufgebauten CMOS-Inverter gemäß Fig. 1 ist) verbunden. Dabei sind der PMOS Tr M1 des Eingangsinverters und der PMOS Tr M3 der internen Schaltung auf derselben N-Wanne 12 gemäß Fig. 2 ausgebildet, und der NMOS Tr M2 des Eingangsinverters und der NMOS Tr M4 der internen Schaltung sind auf einem P- Substrat 15 ausgebildet.
Bei Fig. 2 bezeichnet das Bezugszeichen 2001 ein in dem P-Substrat 15 ausgebildeten n&supmin;-Bereich. Die PMOS-Transistoren M1 und M3 sind in diesem n&supmin;-Bereich ausgebildet. Die Bezugszeichen 2002, 2003, 2004, 2005 bezeichnet jeweils in dem n&supmin;-Bereich 2001 ausgebildete p&spplus;-Bereiche. Bei Fig. 2 wird der p&spplus;-Bereich 2003 ein Sourcebereich des PMOS Tr M1, der p&spplus;-Bereich 2005 wird ein Sourcebereich des PMOS Tr M3, der p&spplus;-Bereich 2002 wird ein Drainbereich des PMOS Tr M1 und der p&spplus;-Bereich 2004 wird ein Drainbereich des PMOS Tr M3. Die Bezugszeichen 2007, 2008, 2009 und 2010 bezeichnen jeweils Gateelektroden der MOS-Transistoren; die Bezugszeichen 2006 und 2015 bezeichnen Rückseitengateelektroden; und die Bezugszeichen 2011, 2012, 2013 und 2014 bezeichnen n&spplus;-Bereiche. In Fig. 2 wird der n&spplus;-Bereich 2011 ein Sourcebereich des NMOS Tr M2, der n&spplus;-Bereich 2013 wird ein Sourcebereich des NMOS Tr M4, der n&spplus;-Bereich 2012 wird ein Drainbereich des NMOS Tr M2 und der n&spplus;-Bereich 2014 wird ein Drainbereich des NMOS Tr M4. Die Rückseitengateelektrode 2006 wird auf einen n&spplus;-Bereich eingestellt, damit sie das Potential des n&supmin;-Bereich 2001 erhält. Die Rückseitengateele ktrode 2015 wird auf einen p&spplus;-Bereich eingestellt, damit sie das Potential des P-Substrats 15 erhält.
Bei dem vorstehend beschriebenen CMOS-Inverter ist jedoch wichtig, das der Schwellenwertpegel des CMOS-Inverters und der Gleichstrompegel eines Eingangssignals übereinstimmen, wenn ein Signal einer Mikroamplitude gehandhabt wird. Wenn der Schwellenwertpegel das CMOS- Inverters leicht abweicht, tritt ein fehlerhafter Betrieb der Schaltung oder dergleichen auf.
Die Erfindung kam in Anbetracht des vorstehend beschriebenen Problems zustande, und ihr liegt die Aufgabe zugrunde, einen Inverter anzugeben, der einen fehlerhaften Betrieb aufgrund einer Differenz zwischen dem Schwellenwertpegel des Inverters eines Mikroeingangssignals vermeidet.
Der vorliegend betrachtete Inverter ist von der in der US-Patentschrift US-A-4 791 321 offenbarten Bauart, mit: einem P-Kanal-Transistor mit isoliertem Gate, der in einem n-Halbleiter definiert ist; einem N-Kanal- Transistor mit isoliertem Gate, der in einem p-Halbleiter definiert ist, und der so konfiguriert ist, dass er mit dem p-Kanal-Transistor mit isoliertem Gate einen Inverter ausbildet, wobei die jeweiligen Gateanschlüsse der Transistoren mit einem Eingangsanschluss verbunden sind, und die jeweiligen Drainanschlüsse der Transistoren miteinander verbunden sind; einem Paar Versorgungsleitungen, die jeweils mit den jeweiligen Sourceanschlüssen der Transistoren verbunden sind, um jeweilige Versorgungspotentiale daran anzulegen; einer Versorgungspotentialquelle, die mit dem Paar Versorgungsleitungen zum Anlegen der jeweiligen Versorgungspotentiale daran verbunden ist; wobei der Sourceanschluss von zumindest einem entsprechenden der Transistoren mit der jeweiligen Versorgungsleitung verbunden ist, ohne außerdem mit dem jeweiligen Halbleiter verbunden zu sein, in dem der entsprechende der Transistoren definiert ist, dabei ist der jeweilige Halbleiter isoliert, so dass er ein von dem des entsprechenden Sourceanschlusses verschiedenes Potential annehmen kann.
Erfindungsgemäß ist ein derartiger Inverter gekennzeichnet durch: einen Sourceanschluss mit einstellbarem Potential, der mit zumindest dem jeweiligen Halbleiter verbunden ist, damit daran ein Potential oder entsprechende Potentiale angelegt wird bzw. werden, das bzw. die zum Ausgleichen des entsprechenden oder beider Schwellenwertpegel der Transistoren des Inverters und des Gleichstrompegels eines an den Eingangsanschluss des Inverters angelegten Signals eingestellt wird bzw. werden.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 zeigt ein Schaltbild zur Beschreibung eines Beispiels einer CMOS-Inverterschaltung;
Fig. 2 zeigt eine vertikale Schnittansicht eines Aufbaubeispiels der Inverter-Schaltung gemäß Fig. 1;
die Fig. 3, 5, 7 zeigen jeweils Schaltbilder zur Beschreibung eines Beispiels der erfindungsgemäßen CMOS- Inverterschaltung;
die Fig. 4, 6 und 8 zeigen vertikale Schnittansichten zur Beschreibung von Aufbaubeispielen für die in den Fig. 3, 5 bzw. 7 gezeigte CMOS-Inverterschaltung;
Fig. 9 zeigt ein Schaltbild zur Beschreibung eines Aufbaubeispiels einer Schaltung bei dem Fall, wo die Erfindung auf eine ν-MOS-Schaltung angewendet wird;
Fig. 10 zeigt ein Schaltbild zur Beschreibung eines Beispiels eines erfindungsgemäßen 8-Bit-A/D-Wandlers;
Fig. 11 zeigt ein Schaltbild zur Beschreibung eines Beispiels der Operation der oberen beiden Bits der Schaltung gemäß Fig. 10;
Fig. 12 zeigt einen Zeitverlauf zur Beschreibung eines Beispiels des Betriebs, der bei dem Schaltbild gemäß Fig. 11 gezeigten zwei Bits; und
Fig. 13 zeigt ein Schaltbild für den Fall der Anwendung eines Sourceanschlusses von einstellbarem Potential auf eine Differenzenverstärkerschaltung.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Schematisch gesprochen wird erfindungsgemäß ein Halbleiterbereich eines Signaleingangsabschnitts, in dem ein Transistor mit isoliertem Gate ausgebildet ist, unabhängig bereitgestellt, so dass er von einem Transistor mit isoliertem Gate derselben Leitfähigkeitskanalart elektrisch isoliert ist, der in einem von dem Signaleingangsabschnitt verschiedenen Schaltungsabschnitt bereitgestellt ist. Mit einem derartigen Aufbau wird das Potential des Halbleiterbereichs unabhängig gesteuert und Vth (Schwellenwertspannung) des Transistors mit isoliertem Gate des Signaleingangsabschnitts kann gesteuert werden, wodurch ein Schwellenwertpegel des Eingangs einer Signalverstärkungsschaltung mit einem Gleichstrompegel eines Eingangsmikrosignals übereinstimmen kann.
Nachstehend wird ein Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Zeichnung näher beschrieben.
Die Fig. 3 und 4 zeigen ein Schaltbild und eine vertikale Schnittansicht, die jeweils das erste Ausführungsbeispiel der Erfindung darstellen, und die Anwendung der Erfindung auf den in Fig. 1 gezeigten Schaltungsaufbau zeigen. Die zu Fig. 1 selben Bestandteilelemente sind mit denselben Bezugszeichen bezeichnet.
Bei den Fig. 3 und 4 bezeichnet das Bezugszeichen 100 den Energieversorgungsanschluss; 101 den Masseanschluss; 1 den Signaleingangsanschluss; 200 einen Ausgangsanschluss; M1 und M3 die PMOS-Transistoren; und M2 und M4 die NMOS-Transistoren. Eine Eingangs-CMOS- Inverterschaltung ist durch den PMOS Tr M1 und den NMOS Tr M2 aufgebaut und eine interne CMOS-Inverterschaltung ist durch den PMOS Tr M3 und den NMOS Tr M4 aufgebaut. Der PMOS Tr M1 ist in einer N-Wanne 10 ausgebildet, der PMOS Tr M3 ist in eine N-Wanne 12 ausgebildet und die NMOS-Transistoren M2 und M4 sind auf dem P-Substrat 15 ausgebildet. Die N-Wanne 10 ist mit einem Wannenpotentialsteueranschluss 20 durch eine Rückseitengateelektrode 2006-1 als n&spplus;-Bereich verbunden. Die N-Wanne 12 ist mit dem Energieversorgungsanschluss 100 durch die Rückseitengateelektrode 2006 verbunden. Das P-Substrat 15 ist mit dem Masseanschluss 101 durch die Rückseitengateeleketrode 2015 als ein p&spplus;-Bereich verbunden.
Bei dem vorstehend beschriebenen Aufbau wird bei Zufuhr eines Signals einer Mikroamplitude zum Eingangsanschluss 1, jedes Mal, wenn das Signal eine Schwellenwertspannung eines Eingangs-CMOS-Inverters kreuzt, das Signal an eine interne Schaltung (interne Inverterschaltung) in der nächsten Stufe übertragen.
Wenn der Wert der Eingangsspannung an den Eingangs-CMOS- Inverter nahe bei einem Schwellenwert liegt, arbeiten sowohl der PMOS Tr als auch der NMOS Tr im Sättigungsbereich. Diese Drainströme werden jeweils durch die nachstehenden Gleichungen erhalten.
IDp = Kp (VDD - Vin + VTp)² (1)
IDn = Kn (Vin - VTn)² (2),
wobei VDD eine Energieversorgungsspannung bezeichnet; Vin eine Schwellenwertspannung des CMOS-Inverters bezeichnet; IDP einen Drainstrom des PMOS Tr bezeichnet; IDn einen Drainstrom des NMOS Tr bezeichnet; K eine Konstante bezeichnet; und VT eine Schwellenwertspannung des MOS Tr bezeichnet. Diese Größen sind jeweils durch die nachstehend aufgeführten Gleichungen gegeben.
wobei u die Ladungsträgerbeweglichkeit bezeichnet; Cox eine Oxidschichtkapazität bezeichnet; (Wp/Lp) oder (Wn/Ln) die Größe des PMOS Tr oder des NMOS Tr bezeichnen; Wp und Wn die Breiten der Transistoren bezeichnen; und Lp und Ln die Längen der Transistoren bezeichnen.
VTp = TTOp + γ( - 2φf) (5)
VTn = TTOn + γ( - 2φf) (6)
mit TTO: ein Schwellenwert, wenn VSB = 0 (VTOp und VTOn bezeichnen Schwellenwerte des PMOS Tr bzw. des NMOS Tr)
φf: das Ferminiveaupotential
VSB: ein Potential zwischen dem Sourceanschluss und dem Substrat (VSBn bezeichnet ein Source-Substrat-Potential des NMOS Tr und VSBp bezeichnet ein Source-Substrat- Potential des PMOS Tr)
γ: ein Parameter
Die Schwellenwertspannung des CMOS-Inverters wird gemäß Nachstehendem und unter der Annahme erhalten, dass bei den Gleichungen (1) und (2) IDP = IDn gilt.
Der Wannenpotentialsteueranschluss 20 bei dem ersten Ausführungsbeispiel ist eine Einrichtung zum Steuern von VSBp bei der Gleichung (5) und steuert die Schwellenwertspannung des CMOS-Inverters, damit sie mit dem Gleichstrompegel eines Mikroeingangssignals übereinstimmt, so dass ein genauer Betrieb verwirklicht werden kann. Es wird davon ausgegangen, dass die Schwellenwertspannung des CMOS-Inverters, welche durch in die Gleichung (7) wiedergegeben ist, sich aufgrund von Größenveränderungen des MOS Tr, Prozessparametern und dergleichen verändert. Der Wannenpotentialsteueranschluss 20 kann jedoch derartige Variationen korrigieren.
Die Fig. 5 und 6 zeigen die Anwendung des zweiten Ausführungsbeispiels der Erfindung auf den in Fig. 1 gezeigten Schaltungsaufbau. Bei den Fig. 5 und 6 sind die zu Fig. 1 selben Bestandteilelemente durch dieselben Bezugszeichen bezeichnet (für die nachstehend beschriebenen Ausführungsbeispiele soll dasselbe gelten).
Bei dem zweiten Ausführungsbeispiel werden eine P-Wanne 11, in welcher der den Eingangs-CMOS-Inverter aufbauende NMOS Tr M2 ausgebildet ist, und eine P-Wanne 13, in welcher der NMOS Tr M4 in der internen Schaltung ausgebildet ist, unter Verwendung von vergrabenen n&spplus;- Schichten 2060-1 bis 2060-4 ausgebildet, so dass sie elektrisch isoliert sind. Die p-Wanne 11 ist mit einem Wannenpotentialsteueranschluss 21 durch einen p&spplus;-Bereich 2015-1 verbunden. Die P-Wanne 13 ist mit dem Massepotential 101 durch den p&spplus;-Bereich 2015 verbunden. Im Vergleich zu dem ersten Ausführungsbeispiel, bei dem lediglich das Wannenpotential des den Eingangs-CMOS- Inverter aufbauenden PMOS Tr M1 gesteuert wird, ist daher das zweite Ausführungsbeispiel in einer derartigen Weise aufgebaut, dass das Wannenpotential des NMOS Tr M2 ebenfalls gleichzeitig gesteuert werden kann.
Mit einem derartigen Aufbau kann die Schwellenwertspannung des Eingangs-CMOS-Inverters in einem breiteren Bereich gesteuert werden. Bei Fig. 6 bezeichnen die Bezugszeichen 2061-1 bzw. 2061-2 p&spplus;- Bereiche.
Die Fig. 7 und 8 zeigen die Anwendung des dritten Ausführungsbeispiels der Erfindung auf den in Fig. 1 gezeigten Schaltungsaufbau. Bei dem dritten Ausführungsbeispiel sind die N-Wannen 10 und 12 und die P-Wannen 11 und 13, die jeweils elektrisch isoliert sind, auf einem SOI-Substrat mit einer auf einem Substrat 8001 wie etwa einem Halbleitersubstrat oder dergleichen ausgebildeten isolierenden Schicht 10 ausgebildet, der den Eingangs-CMOS-Inverter aufbauende PMOS Tr M1 ist auf der N-Wanne ausgebildet, der die interne Schaltung aufbauende PMOS Tr M3 ist auf der N-Wanne 12 ausgebildet, der den Eingangs-CMOS-Inverter aufbauende NMOS Tr M2 ist auf der P-Wanne 11 ausgebildet und der die interne Schaltung aufbauende NMOS Tr M4 ist auf der P-Wanne 13 ausgebildet. Die N-Wannen 10 und 12 sind mit dem Wannenpotentialsteueranschluss 20 bzw. dem Energiequellenanschluss 100 verbunden. Die P-Wannen 11 und 13 sind mit dem Wannenpotentialsteueranschluss 21 bzw. dem Masseanschluss 101 verbunden. Mit einem derartigen Aufbau kann die Schwellenwertspannung des Eingangs-CMOS-Inverters in einer zu dem zweiten Ausführungsbeispiel ähnlichen Weise in einem breiten Bereich unabhängig gesteuert werden.
Fig. 9 zeigt eine Schaltung gemäß dem vierten Ausführungsbeispiel der Erfindung. Das Ausführungsbeispiel zeigt die Anwendung der Erfindung auf eine ν-MOS-Schaltung. Bei Fig. 9 bezeichnen die Bezugszeichen 9001, 9002, 9003..., 900n Signaleingangsanschlüsse und C&sub1;, C&sub2;, C&sub3;, ... Cn bezeichnen Kondensatoren. Die Anschlüsse auf der den Signaleingangsanschlüssen der Kapazitäten gegenüberliegenden Seite sind mit einem Eingang des durch den PMOS Tr M1 bzw. den NMOS Tr M2 aufgebauten CMOS- Inverters gemeinsam verbunden.
Wenn den Signaleingangsanschlüssen 9001 bis 900n Signale zugeführt werden, sammeln sich den Signaleingaben entsprechende Ladungen in den Kondensatoren C&sub1; bis Cn durch die jeweiligen Signaleingaben an. Dem CMOS-Inverter wird ein Signal entsprechend der Summe der angesammelten Ladungsmenge zugeführt.
Das Bezugszeichen 500 bezeichnet eine mit einem Ausgang des CMOS-Inverters verbundene interne Schaltung; 200 bezeichnet den Ausgangsanschluss; und 20 und 21 bezeichnen die Potentialsteueranschlüsse der Wannen, in der PMOS Tr M1 bzw. der NMOS Tr M2 ausgebildet sind.
Bei dem vorstehend beschriebenen Aufbau wird eine Eingangsspannungsamplitude des durch den PMOS Tr M1 und den NMOS Tr M2 aufgebauten CMOS-Tnverters durch den nachstehend angeführten unter der Annahme Ausdruck wiedergegeben, dass den Eingangsanschlüssen 1, 2, 3, n zugeführte Spannungen auf V&sub1;, V&sub2;, V&sub3;, ..., Vn eingestellt sind.
Wenn beispielsweise C&sub1; = C&sub2; = C&sub3; = ... = Cn = C, gilt
wenn
gilt
Für den Fall V&sub1; = V und V&sub2; = V&sub3; ... = Vn = 0 verringern sich die Eingangsamplituden der Inverter extrem, wie nachstehend angegeben ist.
Selbst bei dem vorstehend angeführten Fall wird erfindungsgemäß durch eine genaue Steuerung der Spannungen an den Wannenpotentialsteuerungsanschlüssen 20 und 21 die Schwellenwertspannung der CMOS-Inverter zur Übereinstimmung mit dem Eingangsgleichstrompegel gebracht, wodurch eine genaue Durchführung des Betriebes ermöglicht wird.
Fig. 10 zeigt ein Schaltbild des fünften Ausführungsbeispiels der Erfindung und stellt ein Beispiel für einen 8-Bit-A/D-Wandler (analog - digital) in Multistufenbauart dar, das unter Verwendung des vorstehend beschriebenen ν-MOS aufgebaut ist.
In Fig. 10 bezeichnen die Bezugszeichen 50 bis 54 erfindungsgemäße CMOS-Inverter; 55 bis 63 CMOS-Inverter; C&sub1; bis C&sub1;&sub7; die Kondensatoren; 200 bis 204 digitale Ausgangsanschlüsse; und 1 den analogen Eingangsanschluss. Der analoge Eingangsanschluss 1 ist mit dem Eingang des Inverters 50 und außerdem mit den Eingängen der Inverter 51, 52, 53 und 54 durch die Kondensatoren C&sub2;, C&sub5;, C&sub9; und C&sub1;&sub7; verbunden. Ein Ausgang des Signals 50 ist mit dem digitalen Ausgangsanschluss (MSB) 200 durch den Inverter 55 und außerdem mit den Eingängen der Inverter 51, 52, 53 und 54 durch die Kondensatoren C&sub1;, C&sub4;, C&sub8; und C&sub1;&sub6; verbunden. Ein Ausgang des Inverters 51 ist mit dem digitalen Ausgangsanschluss 201 durch den Inverter 51 ist außerdem mit dem Inverter 51, 52, 53 und 54 durch die Kondensatoren C&sub3;, C&sub7; und C&sub1;&sub5; verbunden. Im Weiteren sind die Ausgänge von vorhergehenden Bits mit den Eingängen aller nachfolgenden Inverter durch die Inverter und durch die Kondensatoren sequenziell verbunden. Somit wird ein von dem digitalen Ausgangsanschluss 200 eingegebenes analoges Signal in ein digitales Signal umgewandelt und ausgegeben.
Die Betriebsweise beim vorstehend beschriebenen Aufbau wird nachstehend zur Vereinfachung bezüglich der in Fig. 11 gezeigten oberen zwei Bits beschrieben. Wenn die Spannung V1, die ausreichend niedriger als der Schwellenwert des Inverters 50 ist, dem Eingangsanschluss 1 zugeführt wird, wird der digitale Ausgangsanschluss 200 durch die Inverter 50 und 55 auf die niederen Pegel spezifiziert. Das resultierende Signal wird durch den Inverter 56 invertiert. Die Spannung an einem Ende des Kondensators C&sub1; ist gleich der Energieversorgungsspannung. Daher wird die Spannung am Eingangspunkt (a) des Inverters 51 auf einen Wert eingestellt, der durch Division einer Differenz zwischen der Energieversorgungsspannung und der Spannung V&sub1; durch das Kapazitätsverhältnis der Kondensatoren C&sub1; und C&sub2; gemäß Nachstehendem durch Einstellen von V&sub1; als Bezug erhalten wird.
Da die Spannung V&sub1; ausreichend gering ist, ist dabei eine Spannung Va kleiner als der Schwellenwert des Inverters 51, so dass der Ausgangsanschluss 201 auf den niederen Pegel spezifiziert ist. Mit steigendem V&sub1; steigt Va ebenso. Da jedoch V&sub1; < Va ist, überschreitet Va zuerst den Schwellenwert des Inverters 51. Daher wird ein Ausgang 201 zuerst invertiert und auf den hohen Pegel eingestellt. Wenn zudem V&sub1; steigt und den Schwellenwert des Inverters 50 überschreitet, wird der Ausgang 200 invertiert und auf den hohen Pegel eingestellt. Somit ist eine Spannung an einem Ende von C&sub1; gleich einem Massepotential. Dabei wird ein Potential an dem (a)-Punkt auf den nachstehend beschriebenen Wert Va eingestellt, der durch Division von V&sub1; durch das Kapazitätsverhältnis von C&sub1; und C&sub2; erhalten wird.
Da der Wert Va kleiner als der Schwellenwert des Inverters 51 wird, wird das Signal des Inverters 51 invertiert, so dass der Ausgang 201 auf den niederen Pegel eingestellt wird. Wenn V&sub1; weiter steigt, steigt Va proportional zu dem Wert V&sub1;. Wenn Va den Schwellenwert des Inverters 51 überschreitet, wird der Ausgang 201 invertiert und auf den hohen Pegel eingestellt (vergleiche Fig. 12).
Wie aus der Beschreibung des vierten Ausführungsbeispiels offensichtlich ersichtlich ist, wird bezüglich der Eingangsspannungen der Inverter 50 bis 54 bei dem vorstehend beschriebenen Aufbau das Kapazitäts-Divisions- Verhältnis geringer und die Amplitude verringert sich mit niedererem Bit. Da in jedem der die Inverter 50 bis 54 aufbauenden MOS-Transistoren M1 bis M10 eine parasitäre Gatekapazität existiert, weicht die jedem der Inverter zugeführte Spannung von dem Gleichstrompegel durch eine Offset-Spannung VOS ab, wie es in Fig. 12 durch Va' gezeigt ist. Dabei tritt eine Abweichung bei dem Zeitverlauf der digitalen Ausgabe auf, wie es durch eine gestrichelte Linie V201 in Fig. 12 gezeigt ist, so dass eine fehlerhafte Betriebsweise verursacht wird. Da als Inverter 50 bis 54 die CMOS-Inverter verwendet werden, bei denen die Schwellenwerte erfindungsgemäß gesteuert werden können, wird der Schwellenwert jedes Inverters so gesteuert, dass er mit dem Gleichstrompegel bei jeder Stufe übereinstimmt, wodurch die fehlerhafte Betriebsweise vermieden werden kann.
Fig. 13 zeigt ein Schaltbild eines Beispiels für die Anwendung einer Quelle mit einstellbarem Potential auf eine Differenzenverstärkerschaltung. Die Bezugszeichen M11 und M12 bezeichnen NMOS Transistoren. Eine Gateelektrode des NMOS Tr M11 ist mit dem Signaleingangsanschluss 1 verbunden, ein Drainanschluss ist mit der Energieversorgung 100 durch einen Widerstand R1 verbunden, und ein Sourceanschluss ist mit dem Masseanschluss 101 zusammen mit einem Sourceanschluss des NMOS Tr M12 durch eine Stromquelle 501 verbunden. Ein Gateanschluss des NMOS Tr M12 ist mit einem Signaleingangsanschluss 2 verbunden, und ein Drainanschluss ist mit der Energieversorgungsquelle 100 durch einen Widerstand R2 verbunden. Die Drainanschlüsse der NMOS Transistoren M11 und M12 sind jeweils mit einer internen Schaltung 500 verbunden. Die NMOS Transistoren M11 und M12 sind in Wannen ausgebildet, die von den in der internen Schaltung beinhalteten NMOS-Transistoren elektrisch isoliert sind. Die Wannen sind mit dem Wannenpotentialsteueranschluss 20 bzw. 21 verbunden.
Bei der Differenzenverstärkerschaltung mit dem vorstehend beschriebenen Aufbau sind die Eigenschaften der Eingangs- MOS-Transistoren M11 und M12 so entworfen, dass sie abgeglichen sind. Bei dem Fall, wenn die Eigenschaften durch Variationen zum Zeitpunkt der Herstellung abweichen, werden jedoch die Schwellenwerte durch die Steueranschlüsse 20 und 21 eingestellt, wodurch eine fehlerhafte Betriebsweise vermieden wird.
Als Potentialquelle, die mit dem Wannenpotentialsteueranschluss des Inverters verbunden ist, kann ein willkürlicher Aufbau verwendet werden, solange die Wanne auf ein gewünschtes Potential gesteuert werden kann. Damit ein gewünschtes Potential vergeben wird, ist es jedoch zu bevorzugen, dass die Amplitude der Spannung nicht groß ist. Daher wird im allgemeinen eine Konstantspannungsquelle vorzugsweise verwendet. Selbst wenn die konstante Spannungsquelle verwendet wird, ist es ersichtlich, dass die Einstellung des Spannungswertes selbst variiert werden kann, um das nötige Potential zu vergeben.
Ferner ist die vorliegende Erfindung nicht auf die vorstehend beschriebenen Ausführungsbeispiele beschränkt, sondern viele Abwandlungen und Variationen sind innerhalb des Bereichs der beigefügten Ansprüche möglich.
Vorstehend ist eine erfindungsgemäße integrierte Halbleiterschaltungsvorrichtung beschrieben, bei der durch die Steuerung des Schwellenwerts des den Verstärker der Signaleingangseinrichtung aufbauenden Transistors mit isoliertem Gate dieser zur Übereinstimmung mit dem Gleichstrompegel des Eingangssignals gebracht werden kann.
Somit können fehlerhafte Betriebsweisen des Inverters vermieden werden, und eine genaue Betriebsweise kann selbst für Mikrosignale durchgeführt werden.

Claims

1. Inverter mit:

einem p-Kanal-Transistor (M1) mit isoliertem Gate, der in einem n-Halbleiter (10) definiert ist;

einem n-Kanal-Transistor (M2) mit isoliertem Gate, der in einem p-Halbleiter (15; 11) definiert ist, und der so konfiguriert ist, dass er mit dem p-Kanal-Transistor (M1) mit isoliertem Gate einen Inverter (M1, M2) ausbildet, wobei die jeweiligen Gateanschlüsse (2007, 2009) der Transistoren mit einem Eingangsanschluss (1) verbunden sind, und die jeweiligen Drainanschlüsse (2002, 2012) der Transistoren (M1, M2) miteinander verbunden sind;

einem Paar Versorgungsleitungen (100, 101), die jeweils mit den jeweiligen Sourceanschlüssen (2003, 2011) der Transistoren (M1, M2) verbunden sind, um jeweilige Versorgungspotentiale (VDD, VGND) daran anzulegen;

einer Versorgungspotentialquelle, die mit dem Paar Versorgungsleitungen (100, 101) zum Anlegen der jeweiligen Versorgungspotentiale daran verbunden ist; wobei

der Sourceanschluss (2003) von zumindest einem Entsprechenden (M1) der Transistoren (M1, M2) mit der jeweiligen Versorgungsleitung (100) verbunden ist, ohne außerdem auch mit dem jeweiligen Halbleiter (10) verbunden zu sein, in dem der Entsprechende (M1) der Transistoren (M1, M2) definiert ist, dabei ist der jeweilige Halbleiter (10) isoliert, so dass er ein von dem des entsprechenden Sourceanschlusses verschiedenes Potential annehmen kann;

gekennzeichnet durch:

einen Sourceanschluss mit einstellbarem Potential, der mit zumindest dem jeweiligen Halbleiter (10) verbunden ist, damit daran ein Potential oder entsprechende Potentiale angelegt wird bzw. werden, das bzw. die zum Ausgleichen des Entsprechenden oder beider Schwellenwertpegel der Transistoren (M1; M1, M2; M1, M2; M1, M2, M3, M4, ...) des Inverters (50, 51, ... 54) und des Gleichstrompegels eines an den Eingangsanschluss (1) des Inverters angelegten Signals eingestellt wird bzw. werden.

2. Inverter nach Anspruch 1, wobei:

die jeweiligen Sourceanschlüsse (2003, 2011) beider Transistoren (M1, M2) mit den jeweiligen Versorgungsleitungen (100, 101) verbunden sind, ohne außerdem auch mit dem jeweiligen Halbleiter (10, 15; 10, 11) verbunden zu sein, in dem der jeweilige Transistor mit dem jeweiligen Sourceanschluss definiert ist; und

beide Halbleiter (10, 15; 10, 11) isoliert und mit dem Sourceanschluss mit einstellbarem Potential verbunden sind.

3. Inverter nach einem der Ansprüche 1 oder 2, wobei einer (15) der Halbleiter ein Substrathalbleiter und der andere (10) der Halbleiter ein in dem Substrathalbleiter bereitgestellter Wannenbereichhalbleiter ist.

4. Inverter nach einem der Ansprüche 1 oder 2, wobei die Halbleiter (10, 11) auf einem Isolator (16) bereitgestellte jeweilige diskrete Inselhalbleiter sind.

5. Zweistufeninverterschaltung mit:

einem Erststufeninverter (M1, M2), der ein Inverter gemäß einem der vorstehenden Ansprüche ist; und

einem Zweitstufeninverter (M3, M4) mit P-Kanal- (M3) und N-Kanal- (M4) Transistoren mit isoliertem Gate, dabei sind deren Gateanschlüsse (2008 & 2010) mit den verbundenen Drainanschlüssen (2002, 2012) des Erststufeninverters verbunden.

6. Schaltung nach Anspruch 5, wobei:

der Erststufeninverter ein Inverter gemäß dem von Anspruch 1 abhängenden Anspruch 3 ist;

der Erststufeninverter (M1, M2) und der Zweitstufeninverter (M3, M4) in einem gemeinsamen Substrat (15) integriert sind, wobei die Transistoren (M1, M3; M2, M4) mit isoliertem Gate von einer Kanalart p oder n in einem gemeinsamen Substrathalbleiter (15) definiert sind, und die Transistoren (M2, M4; M1, M3) mit isoliertem Gate der anderen Kanalart n oder p in jeweiligen in dem gemeinsamen Substrat (15) bereitgestellten diskreten Wannen (10, 12) definiert sind; und

der Wannenhalbleiter (10) mit dem Sourceanschluss mit einstellbarem Potential verbunden ist.

7. Schaltung nach Anspruch 5, wobei:

der Erststufeninverter (M1, M2) ein Inverter gemäß Anspruch 2 ist; und

jeder Transistor (M1 bis M4) mit isoliertem Gate in einem jeweiligen Wannenbereich (10 bis 13) eines gemeinsamen Halbleitersubstrats (15) definiert ist.

8. Schaltung nach Anspruch 5, wobei:

jeder Transistor (M1 bis M4) mit isoliertem Gate in einem jeweiligen diskreten Inselhalbleiter (10 bis 13) auf einem gemeinsamen Isolator (16) definiert ist.

9. Multistufen-A/D-Wandler, wobei jede Stufe (50 bis 54) ein Inverter gemäß einem der Ansprüche 1 bis 4 ist.

10. Multistufen-A/D-Wandler nach Anspruch 9, wobei der Gateeingangsanschluss der zweiten und jeder nachfolgenden Inverterstufe (51 bis 54) mit dem Eingangsanschluss (1) des Erststufeninverters (50) über einen jeweiligen Kondensator (C2, C5, C9, ..., C17) und mit den verbundenen Drainanschlüssen von allen vorhergehenden Inverterstufen (50 bis 53) über jeweilige Kondensatoren (C1, C3 & C4, C6 bis C8, ...) verbunden ist.

11. Multistufen-A/D-Wandler nach Anspruch 10, wobei die verbundenen Drainanschlüsse der jeweiligen Inverterstufen (50 bis 54) mit einem jeweiligen Ausgangsanschluss (200 bis 204) über jeweilige invertierende Verstärker (55, 57, 59, 61, 63) verbunden sind, und jeder Ausgangsanschluss mit dem jeweiligen Kondensator an dem Eingangsanschluss jeder nachfolgenden Inverterstufe über einen weiteren invertierenden Verstärker (56, 58, 60, 62) verbunden ist.

12. Verfahren zum Betreiben des Inverters (M1, M2) nach Anspruch 1, wobei

Versorgungspotentiale (VDD, VGND) an dessen Versorgungsleitungen (100, 101) angelegt werden;

ein Signal an dessen Eingangsanschluss (1) angelegt wird; und

ein Potential oder entsprechende Potentiale an einen oder beide der jeweiligen Halbleiter (10; 10, 11) mit derartigem Wert angelegt wird bzw. werden, sodass dies zu einem Ausgleich des oder beider jeweiliger Transistorschwellenwerte sowie des Gleichstrompegels des an den Eingangsanschluss angelegten Signals führt.