DE69804423T2

DE69804423T2 - Mit Sicherheit auch bei niedriger Betriebsspannung betreibbare Pegelumsetzerschaltung

Info

Publication number: DE69804423T2
Application number: DE69804423T
Authority: DE
Inventors: Hiroshi Shimoda
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1997-11-13
Filing date: 1998-11-13
Publication date: 2002-10-10
Anticipated expiration: 2018-11-14
Also published as: EP0935346A3; KR100282282B1; EP0935346A2; EP0935346B1; US6060904A; KR19990045238A; CN1219030A; DE69804423D1; CN1145260C; JPH11145820A; JP3037236B2

Description

Hintergrund der Erfindung

Die Erfindung betrifft eine Pegelumwandlungsschaltung zur Verwendung in einer integrierten Halbleiterschaltung, und bezieht sich insbesondere auf eine Pegelschieberschaltung zur Durchführung einer Pegelumwandlung auf einem niedrigen Pegel.
Wie im Stand der Technik gut bekannt ist, werden Metalloxid (MOS)-Halbleiter in N-Kanal-MOS-Transistoren und P-Kanal-MOS- Transistoren klassifiziert. Jeder N-Kanal-Transistor ist auf einem P-Quellen-Substrat ausgebildet, während jeder P-Kanal- Transistor auf einem N-Quellen-Substrat ausgebildet ist. Darüber hinaus weist jeder MOS-Transistor Gate-, Source- und Drain-Elektroden auf. Jeder MOS-Transistor kann eine Backgate-Elektrode aufweisen, welche vorwiegend mit dessen Source-Elektrode verbunden ist.
Auf die Art und Weise, wie später in Verbindung mit Fig. 3A bis 3E im Einzelnen beschrieben wird, umfaßt eine konventionelle Pegelschieberschaltung einen Inverter, erste bis sechste P-Kanal- MOS-Transistoren, und erste bis vierte N-Kanal-MOS-Transistoren. Der Inverter invertiert ein Eingangssignal, um ein invertiertes Eingangssignal zu erzeugen. Der erste P-Kanal-MOS-Transistor hat eine Source-Elektrode, der eine Leistungsversorgungsspannung zugeführt wird, und eine Gate-Elektrode, der das Eingangssignal zugeführt wird. Der zweite P-Kanal-MOS-Transistor hat eine Source-Elektrode, der die Leistungsversorgungsspannung zugeführt wird, und eine Gate-Elektrode, der das invertierte Eingangssignal zugeführt wird. Der erste N-Kanal-MOS-Transistor hat eine Drain-Elektrode, die mit einem ersten Knoten verbunden ist, eine Gate-Elektrode, die mit einem zweiten Knoten verbunden ist, und eine Source-Elektrode, der eine variable Pegelschiebespannung zugeführt wird. Der zweite N-Kanal-MOS-Transistor hat eine Drain-Elektrode, die mit einem zweiten Knoten verbunden ist, eine Gate-Elektrode, die mit dem ersten Knoten verbunden ist, und eine Source-Elektrode, der die variable Pegelschiebespannung zugeführt wird.
Der dritte P-Kanal-MOS-Transistor ist zwischen einer Drain-Elektrode des ersten P-Kanal-MOS-Transistors und einem invertierenden Ausgangsanschluß verschaltet. Der dritte P-Kanal-MOS-Transistor hat eine Gate-Elektrode, der ein Schaltsignal zugeführt wird. Der dritte P-Kanal-MOS-Transistor dient als eine erste Durchbruchverhinderungsanordnung zum Verhindern des Durchbrechens des ersten P-Kanal-MOS-Transistors. Der vierte P-Kanal- MOS-Transistor ist zwischen einer Drain-Elektrode des zweiten P-Kanal-MOS-Transistors und einem nicht invertierenden Ausgangsanschluß verschaltet. Der vierte P-Kanal-MOS-Transistor hat eine Gate-Elektrode, der das Schaltsignal zugeführt wird. Der vierte P-Kanal-MOS-Transistor wirkt als eine zweite Durchbruchverhinderungsanordnung zum Verhindern des Durchbrechens des zweiten P-Kanal-MOS-Transistors.
Der dritte N-Kanal-MOS-Transistor ist zwischen dem ersten Knoten (der Drain-Elektrode des ersten N-Kanal-MOS-Transistors) und dem invertierenden Ausgangsanschluß verschaltet. Der dritte N-Kanal- MOS-Transistor dient als eine erste Gate-Zerstörungsverhinderungsanordnung zum Verhindern der Zerstörung der Gate-Elektrode des ersten N-Kanal-MOS-Transistors. Der vierte N-Kanal-MOS- Transistor ist zwischen dem zweiten Knoten (der Drain-Elektrode des zweiten N-Kanal-MOS-Transistors) und dem nicht invertierenden Ausgangsanschluß verschaltet. Der vierte N-Kanal-MOS-Transistor wirkt als eine zweite Gate-zerstörungsverhinderungsanordnung zum Verhindern der Zerstörung der Gate-Elektrode des zweiten N-Kanal-MOS-Transistors.
Der fünfte P-Kanal-MOS-Transistor hat eine Source-Elektrode, der das Schaltsignal zugeführt wird, eine Gate-Elektrode, die mit dem zweiten Knoten verbunden ist, und eine Drain-Elektrode, die mit dem ersten Knoten verbunden ist. Der sechste P-Kanal-MOS- Transistor hat eine Source-Elektrode, der das Schaltsignal zugeführt wird, eine Gate-Elektrode, die mit dem ersten Knoten verbunden ist, und eine Drain-Elektrode, die mit dem zweiten Knoten verbunden ist. Eine Kombination des fünften und des sechsten P-Kanal-MOS-Transistors ist als eine Beschleunigungsanordnung zum Beschleunigen der Schaltgeschwindigkeit für Signale betreibbar.
Bei der konventionellen Pegelschieberschaltung tritt jedoch dann ein Problem auf, wenn die Leistungsversorgungsspannung eine niedrige Spannung ist. Dies ist deshalb so, weil bei der konventionellen Pegelschieberschaltung eine Signalumschaltung für invertierte und nicht invertierte Ausgangssignale nicht auftritt, obwohl eine Umschaltung des Eingangssignals auf eine später klar werdende Art und Weise ausgeführt wird.

Kurzbeschreibung der Erfindung

Der Erfindung liegt daher die Aufgabe zugrunde, eine Pegelschieberschaltung bereitzustellen, welche in der Lage ist, sicher zu arbeiten, obwohl die Betriebsleistungsversorgungsspannung eine niedrige Spannung ist.
Weitere Ziele dieser Erfindung sind der weiteren Beschreibung entnehmbar.
Eine Pegelschieberschaltung, auf welche die vorliegende Erfindung anwendbar ist, weist einen Eingangsanschluß, dem ein Eingangssignal mit einem niedrigen Pegel zugeführt wird, einen Schaltanschluß, dem ein Schaltsignal zugeführt wird, einen invertierenden Ausgangsanschluß zum Ausgeben eines invertierten Ausgangssignals mit zu dem Eingangssignal inverser Phase, einen nicht invertierenden Ausgangsanschluß zum Ausgeben eines nicht invertierten Ausgangssignals mit zu dem Eingangssignal gleicher Phase, einen Leistungsversorgungsanschluß, dem eine Leistungsversorgungsspannung zugeführt wird, und einen Anschluß für variable Spannung, dem eine variable Pegelschiebespannung zum Variieren des niedrigen Pegels des Eingangssignals von einer Nullspannung auf eine vorbestimmte negative Spannung zugeführt wird, auf. Die Pegelschiebespannung führt einen Pegelumwandlungsvorgang für das Eingangssignal in Antwort auf das Schaltsignal aus. Die Pegelschieberschaltung schiebt einen niedrigen Pegel des invertierten Ausgangssignals und des nicht invertierten Ausgangssignals in die variable Pegelschiebespannung, wenn das Schaltsignal eine Pegelverschiebung anzeigt.
In Übereinstimmung mit einem Gesichtspunkt dieser Erfindung umfaßt die vorstehend erwähnte Pegelschieberschaltung einen Inverter, der mit dem Eingangsanschluß verbunden ist, zum Invertieren des Eingangssignals. Der Inverter hat einen Ausgangsanschluß zum Erzeugen eines invertierten Ausgangssignals. Ein erster P-Kanal- Transistor hat eine Source-Elektrode, die mit dem Leistungsversorgungsanschluß verbunden ist, eine Gate-Elektrode, die mit dem Eingangsanschluß verbunden ist, und eine Drain-Elektrode. Ein zweiter P-Kanal-Transistor hat eine Source-Elektrode, die mit dem Leistungsversorgungsanschluß verbunden ist, eine Gate- Elektrode, die mit dem Ausgangsanschluß des Inverters verbunden ist, und eine Drain-Elektrode. Ein erster N-Kanal-Transistor hat eine Source-Elektrode, die mit dem Anschluß für variable Spannung verbunden ist, eine Drain-Elektrode, die mit einem ersten Knoten verbunden ist, und eine Gate-Elektrode, die mit einem zweiten Knoten verbunden ist. Ein zweiter N-Kanal-Transistor hat eine Source-Elektrode, die mit dem Anschluß für variable Spannung verbunden ist, eine Drain-Elektrode, die mit dem zweiten Knoten verbunden ist, und eine Gate-Elektrode, die mit dem ersten Knoten verbunden ist. Zwischen der Drain-Elektrode des ersten P-Kanal-Transistors und dem invertierenden Ausgangsanschluß verschaltet, verhindert eine erste Durchbruchverhinderungsanordnung das Durchbrechen des ersten P-Kanal-MOS-Transistors. Zwischen der Drain-Elektrode des zweiten P-Kanal-Transistors und dem nicht invertierenden Ausgangsanschluß verschaltet, verhindert eine zweite Durchbruchverhinderungsanordnung das Durchbrechen des zweiten P-Kanal-MOS-Transistors. Verbunden mit dem ersten Knoten, dem Schaltanschluß und dem invertierenden Ausgangsanschluß, verhindert eine erste Gate-Zerstörungsverhinderungsanordnung die Zerstörung der Gate-Elektrode des ersten N-Kanal-Transistors. Verbunden mit dem zweiten Knoten, dem Schaltanschluß und dem nicht invertierenden Ausgangsanschluß, verhindert eine zweite Gate-Zerstörungsverhinderungsanordnung die Zerstörung der Gate-Elektrode des zweiten N-Kanal-Transistors. Verbunden zwischen dem ersten und dem zweiten Knoten und dem Schaltanschluß, beschleunigt eine Beschleunigungsanordnung die Schaltgeschwindigkeit für Signale. Verbunden mit dem Eingangsanschluß, dem Umschaltanschluß und dem ersten Knoten, legt eine erste Knotenpotential-Festlegeeinrichtung ein Potential des ersten Knotens fest. Verbunden mit dem Ausgangsanschluß des Inverters, dem Schaltanschluß und dem zweiten Knoten, legt eine zweite Knotenpotential-Festlegeeinrichtung ein Potential des zweiten Knotens fest.
Bei der vorstehend erwähnten Pegelschieberschaltung können der erste P-Kanal-Transistor, die erste Durchbruchverhinderungsanordnung und die erste Gate-Zerstörungsverhinderungsanordnung weggelassen sein, und kann der erste Knoten direkt mit dem invertierenden Ausgangsanschluß verbunden sein. Darüber hinaus kann die Beschleunigungsanordnung weggelassen sein.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Schaltungsdiagramm einer grundlegenden Pegelschieberschaltung;
Fig. 2 ist ein Schaltungsdiagramm einer konventionellen Pegelschieberschaltung;
Fig. 3A bis 3E zeigen ein Zeitverlaufsdiagramm zur Verwendung bei der Beschreibung des Betriebsablaufs der in Fig. 2 dargestellten Pegelschieberschaltung;
Fig. 4 ist ein Schaltungsdiagramm einer Pegelschieberschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung;
Fig. 5 ist ein Schaltungsdiagramm einer Pegelschieberschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Fig. 6 ist ein Schaltungsdiagramm einer Pegelschieberschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung;
Fig. 7 ist ein Schaltungsdiagramm einer Pegelschieberschaltung gemäß einem vierten Ausführungsbeispiel der Erfindung;
Fig. 8 ist ein Schaltungsdiagramm einer Pegelschieberschaltung gemäß einem fünften Ausführungsbeispiel der Erfindung; und
Fig. 9 ist ein Schaltungsdiagramm einer Pegelschieberschaltung gemäß einem sechsten Ausführungsbeispiel der Erfindung;

Beschreibung der bevorzugten Ausführungsbeispiele

Bezugnehmend auf Fig. 1 wird nachstehend eine grundlegende Pegelschieberschaltung zum Durchführen einer Pegelumwandlung auf einem niedrigen Pegel beschrieben, um das Verständnis der vorliegenden Erfindung zu erleichtern. In Fig. 1 bezeichnet ein Bezugszeichen IN1 ein Eingangssignal oder einen Eingangsanschluß, bezeichnet ein Bezugszeichen OUTA ein invertiertes Ausgangssignal oder einen invertierenden Ausgangsanschluß, und bezeichnet ein Bezugszeichen OUTB ein nicht invertiertes Ausgangssignal oder einen nicht invertierenden Ausgangsanschluß. Darüber hinaus bezeichnet ein Bezugszeichen VCC eine Leistungsversorgungsspannung oder einen Leistungsversorgungsanschluß, und bezeichnet ein Bezugszeichen VNEG einen Anschluß für variable Spannung oder eine variable Pegelschiebespannung. Die variable Pegelschiebespannung variiert zwischen einer Nullspannung und einer vorbestimmten negativen Spannung.
Die dargestellte Pegelschieberschaltung umfaßt einen Inverter INV1, einen ersten und einen zweiten P-Kanal-MOS-Transistor MP1 und MP2, und einen ersten und einen zweiten N-Kanal-MOS-Transistor MN1 und MN2. Der Inverter INV1 weist einen Eingangsanschluß auf, dem das Eingangssignal IN1 zugeführt wird, und der Inverter INV1 invertiert das Eingangssignal IN1, um an einem Ausgangsanschluß desselben ein invertiertes Eingangssignal zu erzeugen.
Der erste P-Kanal-MOS-Transistor MP1 weist eine Source-Elektrode auf, der die Leistungsversorgungsspannung VCC zugeführt wird, und eine Gate-Elektrode, der das Eingangssignal IN1 zugeführt wird. Der zweite P-Kanal-MOS-Transistor MP2 weist eine Source- Elektrode auf, der die Leistungsversorgungsspannung VCC zugeführt wird, und eine Gate-Elektrode, der das invertierte Eingangssignal aus dem Inverter INV1 zugeführt wird. Darüber hinaus weist der erste P-Kanal-MOS-Transistor MP1 eine Drain-Elektrode auf, die mit dem invertierenden Ausgangsanschluß OUTA verbunden ist, während der zweite P-Kanal-MOS-Transistor MP2 eine Drain- Elektrode aufweist, die mit dem nicht invertierenden Ausgangsanschluß OUTB verbunden ist.
Der erste N-Kanal-MOS-Transistor MN1 weist eine Drain-Elektrode auf, die mit einem ersten Knoten #1 verbunden ist, eine Gate- Elektrode, die mit einem zweiten Knoten #2 verbunden ist, und eine Source-Elektrode, der die variable Pegelschiebespannung VNEG zugeführt wird. Der zweite N-Kanal-MOS-Transistor MN2 weist eine Drain-Elektrode auf, die mit dem zweiten Knoten #2 verbunden ist, eine Gate-Elektrode, die mit dem ersten Knoten #1 verbunden ist, und eine Source-Elektrode, der die variable Pegelschiebespannung VNEG zugeführt wird. Das heißt, die Gate-Elektroden des ersten und des zweiten N-Kanal-MOS-Transistors MN1 und MN2 sind kreuzweise mit den Drain-Elektroden des ersten und des zweiten MOS-Transistors MN1 und MN2 verschaltet. Der erste Knoten #1 ist direkt mit dem invertierenden Ausgangsanschluß OUTA verbunden, während der zweite Knoten #2 direkt mit dem nicht invertierenden Ausgangsanschluß OUTB verbunden ist.
Es sei angenommen, daß das Eingangssignal IN1 gleich der Leistungsversorgungsspannung VCC in Fig. 1 ist. In diesem Fall wird das invertierte Ausgangssignal OUTA zu der variablen Pegelschiebespannung VNEG, während das nicht invertierte Ausgangssignal OUTB zu der Leistungsversorgungsspannung VCC wird. Die Aufmerksamkeit wird nun auf den ersten P-Kanal-MOS-Transistor MP1 gelenkt. Eine Potentialdifferenz zwischen dem N-Quellen-Substrat und der Drain-Elektrode wird zu VCC + VNEG , so daß hinsichtlich einer Übergangshaltespannung des Transistors nichts unternommen wird. Demgemäß übersteigt die Potentialdifferenz zwischen dem N-Quellen-Substrat und der Drain-Elektrode drastisch die Übergangshaltespannung des ersten P-Kanal-MOS-Transistors MP1, so daß eine Zerstörung des ersten P-Kanal-MOS-Transistors MP1 auftreten kann.
Darüber hinaus gilt dies auch für die N-Kanal-MOS-Transistoren. Die Aufmerksamkeit wird auf den zweiten N-Kanal-MOS-Transistor MN2 gelenkt. Eine Potentialdifferenz zwischen dem P-Quellen-Substrat und der Drain-Elektrode wird zu VCC + VNEG , so daß hinsichtlich einer Übergangshaltespannung des Transistors nichts unternommen wird. Darüber hinaus wird die Aufmerksamkeit auf den ersten N-Kanal-MOS-Transistor MN1 gelenkt. Eine Potentialdifferenz zwischen der Gate-Elektrode und dem Substrat wird zu VCC + VNEG , so daß hinsichtlich einer Übergangshaltespannung des Transistors nichts unternommen wird. Demgemäß übersteigt die Potentialdifferenz zwischen der Gate-Elektrode und dem Substrat drastisch die Übergangshaltespannung des ersten N-Kanal-MOS- Transistors, und kann eine Zerstörung der Gate-Elektrode auftreten.
Es sei angenommen, daß die Leistungsversorgungsspannung VCC gleich 5 V ist, und daß die variable Pegelschiebespannung VNEG gleich -12 V ist. Unter diesen Umständen hat die Pegelschieberschaltung eine Potentialdifferenz von 17 V, die drastisch eine Haltespannung eines allgemeinen Transistors übersteigt. Um solche Probleme zu lösen, wird im Stand der Technik folgendes vorgeschlagen.
Fig. 2 zeigt eine konventionelle Pegelschieberschaltung zum Ausführen einer Pegelumwandlung auf einem niedrigen Pegel. In dieser Figur bezeichnet ein Bezugszeichen IN1 ein Eingangssignal oder einen Eingangsanschluß, und bezeichnet ein Bezugszeichen IN2 ein Schaltsignal oder einen Schaltanschluß. Darüber hinaus bezeichnet ein Bezugszeichen OUTA ein invertiertes Ausgangssignal oder einen invertierenden Ausgangsanschluß, während ein Bezugszeichen OUTB ein nicht invertiertes Ausgangssignal oder einen nicht invertierenden Ausgangsanschluß bezeichnet. Ferner bezeichnet ein Bezugszeichen VCC eine Leistungsversorgungsspannung oder einen Leistungsversorgungsanschluß, bezeichnet ein Bezugszeichen VNEG eine variable Pegelschiebespannung oder einen Anschluß für variable Spannung, und bezeichnet ein Bezugszeichen GND ein Massepotential oder einen Masse (Erde)- Anschluß, d. h. eine Nullspannung.
Die dargestellte Pegelschieberschaltung umfaßt nicht nur den Inverter INV1, den ersten und den zweiten P-Kanal-MOS-Transistor MP1 und MP2 und den ersten und den zweiten N-Kanal-MOS-Transistor MN1 und MN2, sondern darüber hinaus dritte bis sechste P-Kanal-MOS-Transistoren MP3, MP4, MP5 und MP6 sowie einen dritten und einen vierten N-Kanal-MOS-Transistor MN3 und MN4.
Der dritte P-Kanal-MOS-Transistor MP3 ist zwischen der Drain- Elektrode des ersten P-Kanal-MOS-Transistors MP1 und dem invertierenden Ausgangsanschluß OUTA verschaltet. Im Einzelnen weist der dritte P-Kanal-MOS-Transistor MP3 eine Source-Elektrode, die mit der Drain-Elektrode des ersten P-Kanal-MOS-Transistors MP1 verbunden ist, eine Gate-Elektrode, der das Massepotential GND zugeführt wird, und eine Drain-Elektrode, die mit dem invertierenden Ausgangsanschluß OUTA verbunden ist, auf. Ebenso ist der vierte P-Kanal-MOS-Transistor MP4 zwischen der Drain-Elektrode des zweiten P-Kanal-MOS-Transistors MP2 und dem nicht invertierenden Ausgangsanschluß OUTB verschaltet. Insbesondere weist der vierte P-Kanal-MOS-Transistor MP4 eine Source-Elektrode, die mit der Drain-Elektrode des zweiten P-Kanal-MOS-Transistors MP2 verbunden ist, eine Gate-Elektrode, der das Massepotential GND zugeführt wird, und eine Drain-Elektrode, die mit dem nicht invertierenden Ausgangsanschluß OUTB verbunden ist, auf.
Der dritte N-Kanal-MOS-Transistor MN3 ist zwischen der Drain- Elektrode (dem ersten Knoten #1) des ersten N-Kanal-MOS-Transistors MN1 und dem invertierenden Ausgangsanschluß OUTA verschaltet. Im Einzelnen weist der dritte N-Kanal-MOS-Transistor MN3 eine Source-Elektrode, die mit der Drain-Elektrode (dem ersten Knoten #1) des ersten N-Kanal-MOS-Transistors MN1 verbunden ist, eine Gate-Elektrode, der das Schaltsignal IN2 zugeführt wird, und eine Drain-Elektrode, die mit dem invertierenden Ausgangsanschluß OUTA verbunden ist, auf. Auf vergleichbare Art und Weise ist der vierte N-Kanal-MOS-Transistor MN4 zwischen der Drain- Elektrode (dem zweiten Knoten #2) des zweiten N-Kanal-MOS-Transistors MN2 und dem nicht invertierenden Ausgangsanschluß OUTB verschaltet. Insbesondere weist der vierte N-Kanal-MOS-Transistor MN4 eine Source-Elektrode, die mit der Drain-Elektrode (dem zweiten Knoten #2) des zweiten N-Kanal-MOS-Transistors MN2 verbunden ist, eine Gate-Elektrode, der das Schaltsignal IN2 zugeführt wird, und eine Drain-Elektrode, die mit dem nicht invertierenden Ausgangsanschluß OUTB verbunden ist, auf.
Darüber hinaus weist der fünfte P-Kanal-MOS-Transistor MP5 eine Source-Elektrode, der das Umschaltsignal IN2 zugeführt wird, eine Gate-Elektrode, welche mit der Drain-Elektrode (dem zweiten Knoten #2) des zweiten N-Kanal-MOS-Transistors MN2 und einer Drain-Elektrode des sechsten P-Kanal-MOS-Transistors MP6 verbunden ist, und eine Drain-Elektrode, die mit der Drain-Elektrode (dem ersten Knoten #1) des ersten N-Kanal-MOS-Transistors MN1 verbunden ist, auf. Der sechste P-Kanal-MOS-Transistor MP6 weist eine Source-Elektrode, der das Umschaltsignal IN2 zugeführt wird, eine Gate-Elektrode, welche mit der Drain-Elektrode (dem ersten Knoten #1) des ersten N-Kanal-MOS-Transistors MN1 und der Drain-Elektrode des fünften P-Kanal-MOS-Transistors MP5 verbunden ist, und eine Drain-Elektrode, die mit der Drain-Elektrode (dem zweiten Knoten #2) des zweiten N-Kanal-MOS-Transistors MN2 verbunden ist, auf. Das heißt, die Gate-Elektroden des fünften und des sechsten P-Kanal-MOS-Transistors MP5 und MP6 sind kreuzweise mit den Drain-Elektroden des sechsten und des fünften P-Kanal-MOS-Transistors MP6 und MP5 verschaltet.
Darüber hinaus ist in Fig. 2 ein Knoten, welcher eine Verbindung zwischen der Drain-Elektrode des ersten P-Kanal-MOS-Transistors MP1 und der Source-Elektrode des dritten P-Kanal-MOS-Transistors MP3 bildet, durch "A001" angegeben, während ein weiterer Knoten, welcher eine weitere Verbindung zwischen der Drain-Elektrode des zweiten P-Kanal-MOS-Transistors MP2 und der Source-Elektrode des vierten P-Kanal-MOS-Transistors MP4 bildet, durch "B001" angegeben ist.
Die Bereitstellung des dritten und des vierten P-Kanal-MOS-Transistors MP3 und MP4, deren Gate-Elektroden jeweils mit dem Masseanschluß GND verbunden sind, dient dazu, hinsichtlich der Durchbruchspannungen BVds zwischen den Drain-Elektroden und den Source-Elektroden des ersten und des zweiten P-Kanal-MOS-Transistors MP1 und MP2 Wirkung zu zeigen. Die Durchbruchspannung BVds wird wie folgt bestimmt. Die Drain-Spannung wird angehoben, wobei sowohl die Source-Spannung als auch die Gate-Spannung auf eine Nullspannung festgelegt sind. Wenn zu dieser Zeit der Drain-Strom gemessen wird, fließt der Drain-Strom zunächst allmählich, und dann bei einer bestimmten Spannung drastisch erhöht. Die bestimmte Spannung, bei der der Drain-Strom drastisch erhöht fließt (die Spannung, bei der der Drain-Strom einen vorbestimmten Stromwert übersteigt), wird als eine Drain-Source- Durchbruchspannung BVds oder nur als die Durchbruchspannung BVds bezeichnet.
Es wird nun angenommen, daß das Eingangssignal IN1 einen logisch hohen Pegel "H" hat (IN1 = "H"). In diesem Fall ist der Knoten A001 in einen potentialfreien Zustand versetzt. Infolgedessen wird eine Potentialdifferenz zwischen dem N-Quellen-Substrat und der Drain-Elektrode des dritten P-Kanal-MOS-Transistors MP3 zu 0V + VNEG . Es sei angenommen, daß die Leistungsversorgungsspannung VCC gleich 5 V ist, und daß die variable Pegelschiebespannung VNEG gleich -12 V ist. Unter diesen Umständen wird die Potentialdifferenz zu 12 V, und ist es daher möglich, die auf den dritten P-Kanal-MOS-Transistor MP3 wirkende Belastung zu verringern. In dem ersten P-Kanal-MOS-Transistor MP1, der mit dem dritten P-Kanal-MOS-Transistor MP3 verbunden ist, wird eine Potentialdifferenz zwischen der Gate-Elektrode und der Drain-Elektrode zu 0V + VCC und ist somit mit einem Betrieb auf einem normalen CMOS-Niveau vergleichbar. Das heißt, der dritte P-Kanal-MOS-Transistor MP3 dient als eine erste Durchbruchverhinderungsanordnung zum Verhindern des Durchbrechens des ersten P- Kanal-MOS-Transistors MP1.
Dies gilt auch für den vierten P-Kanal-MOS-Transistor MP4 und den zweiten P-Kanal-MOS-Transistor MP2, der mit diesem verbunden ist. Das heißt, der vierte P-Kanal-MOS-Transistor MP4 dient als eine zweite Durchbruchverhinderungsanordnung zum Verhindern des Durchbrechens des zweiten P-Kanal-MOS-Transistors MP2.
Bezugnehmend auf Fig. 3A bis 3E gilt dies auch für den dritten und den vierten N-Kanal-MOS-Transistor MN3 und MN4, deren Gate- Elektroden jeweils mit dem Schaltanschluß IN2 verbunden sind. Fig. 3A zeigt die variable Pegelschiebespannung VNEG. Fig. 3B zeigt das Eingangssignal IN1, während Fig. 3C das Schaltsignal IN2 zeigt. Fig. 3D zeigt das invertierte Ausgangssignal OUTA, während Fig. 3E das nicht invertierte Ausgangssignal OUTB zeigt.
Wie in Fig. 3A und 3C gezeigt, hat das Schaltsignal IN2 einen logisch hohen Pegel "H" (IN2 = "H"), wenn die variable Pegelschiebespannung VNEG gleich einer Nullspannung ist (VNEG = "GND"). Das Schaltsignal IN2 hat einen logisch niedrigen Pegel "L" (IN2 = "L"), wenn die variable Pegelschiebespannung VNEG gleich einer "negativen Spannung" ist.
Es sei angenommen, daß die variable Pegelschiebespannung VNEG gleich der "negativen Spannung" ist. Die Aufmerksamkeit wird auf den zweiten N-Kanal-MOS-Transistor MN2 gelenkt. Insoweit als der Gate-Elektrode des vierten N-Kanal-MOS-Transistors MN4 das Schaltsignal IN2 des logisch niedrigen Pegels "L" zugeführt wird, wird eine Potentialdifferenz zwischen dem P-Quellen-Substrat und der Drain-Elektrode zu 0V + VNEG . Die Aufmerksamkeit wird auf den ersten N-Kanal-MOS-Transistor MN1 gelenkt. Eine Potentialdifferenz zwischen der Gate-Elektrode und dem Substrat wird zu 0V + VNEG .
Es sei angenommen, daß die Pegelschieberschaltung VCC gleich 5 V ist, und daß die variable Pegelschiebespannung VNEG gleich der negativen Spannung von -12 V ist. Unter diesen Umständen wird die Potentialdifferenz zwischen der Gate-Elektrode und dem Substrat zu einer Potentialdifferenz von 12 V, so daß es daher möglich ist, die Zerstörung der Gate-Elektroden des ersten und des zweiten N-Kanal-MOS-Transistors MN1 und MN2 zu verhindern. Mit anderen Worten wirkt der dritte N-Kanal-MOS-Transistor MN3 als eine erste Gate-Zerstörungsverhinderungsanordnung zum Verhindern der Zerstörung der Gate-Elektrode des ersten N-Kanal-MOS-Transistors MN1, während der vierte N-Kanal-MOS-Transistor MN4 als eine zweite Gate-Zerstörungsverhinderungsanordnung zum Verhindern der Zerstörung der Gate-Elektrode des zweiten N-Kanal-MOS-Transistors MN2 betreibbar ist.
Die Aufmerksamkeit wird für einen Fall, in dem die variable Pegelschiebespannung VNEG gleich der Nullspannung ist (VNEG = "GND"), auf den fünften und den sechsten P-Kanal-MOS-Transistor MP5 und MP6 gelenkt.
Es sei angenommen, daß der fünfte und der sechste P-Kanal-MOS- Transistor MP5 und MP6 fehlen. Darüber hinaus ist eine Verbindung zwischen der Drain-Elektrode des ersten N-Kanal-MOS-Transistors MN1 und der Source-Elektrode des dritten N-Kanal-MOS-Transistors MN3 der erste Knoten #1, während eine weitere Verbindung zwischen der Drain-Elektrode des zweiten N-Kanal-MOS-Transistors MN2 und der Source-Elektrode des vierten N-Kanal-MOS-Transistors MN4 der zweite Knoten #2 ist. In diesem Fall haben aufgrund des schützenden Vorhandenseins des dritten und des vierten N-Kanal- MOS-Transistors MN3 und MN4 der erste und der zweite Knoten #1 und #2 Potentiale wie nachstehend beschrieben. Das heißt, das Potential des ersten Knotens #1 fällt durch den dritten N-Kanal- MOS-Transistor MN3 um eine Stufe ab und hat einen Wert, der durch teilende Widerstände des ersten und des dritten N-Kanal- MOS-Transistors MN1 und MN3 erhalten wird. Andererseits fällt das Potential des zweiten Knotens #2 durch den vierten N-Kanal- MOS-Transistor MN4 um eine Stufe ab und hat einen Wert, der durch teilende Widerstände des zweiten und des vierten N-Kanal- MOS-Transistors MN4 erhalten wird. Demgemäß sind die Potentiale des ersten und des zweiten Knotens #1 und #2 niedrig, und ist es unmöglich, schnell den EIN/AUS-Zustand der N-Kanal-MOS-Transistoren zu entscheiden. Daher hilft die Verwendung des fünften und des sechsten P-Kanal-MOS-Transistors MP5 und MP6, die Potentiale auf die Leistungsversorgungsspannung VCC anzuheben. Infolgedessen vereinfachen der fünfte und der sechste P-Kanal-MOS-Transistor MP5 und MP6 die Beschleunigung der Signalumschaltung durch schnelles Entscheiden von VNEG/GND oder VCC/GND. Das heißt, eine Kombination des fünften und des sechsten P-Kanal-MOS-Transistors MP5 und MP6 dient als eine Beschleunigungsanordnung zum Beschleunigen der Schaltgeschwindigkeit für Signale.
Die in Fig. 2 dargestellte konventionelle Pegelschieberschaltung verursacht jedoch das nachstehende Problem. Wenn die Leistungsversorgungsspannung VCC eine niedrige Spannung von zum Beispiel 3 V ist, tritt ein Problem auf, weil in der Pegelschieberschaltung eine Signalumschaltung für das invertierte Ausgangssignal OUTA und das nicht invertierte Ausgangssignal OUTB nicht auftritt, obwohl eine Umschaltung des Eingangssignals IN1 durchgeführt wird. Dies tritt auf, wenn die variable Pegelschiebespannung VNEG gleich dem Massepotential ist (VNEG = "GND") und das Schaltsignal den logisch hohen Pegel hat (IN2 = "H").
Dies ist deshalb so, weil - um die Zerstörung der Transistoren zu verhindern - die Pegelschieberschaltung mit dem dritten und dem vierten N-Kanal-MOS-Transistor MN3 und MN4 versehen ist, deren Gate-Elektroden jeweils mit dem Schaltanschluß IN2 verbunden sind. Im Einzelnen sei angenommen, daß die Leistungsversorgungsspannung VCC die niedrige Spannung ist, und daß die variable Pegelschiebespannung VNEG = "GND" und das Schaltsignal IN2 = "H" sind. Unter diesen Umständen fällt beispielsweise dann, wenn das Eingangssignal IN1 = "H" ist, das Potential des zweiten Knotens #2 durch den vierten N-Kanal-MOS-Transistor MN4 um eine Stufe ab und wird durch teilende Widerstände des zweiten und des vierten N-Kanal-MOS-Transistors MN2 und MN4 bestimmt, wie vorstehend beschrieben wurde. Infolgedessen ist es unmöglich, den fünften P- Kanal-MOS-Transistor MP5 auszuschalten, weil das Potential des zweiten Knotens #2 in einem Anfangszustand nicht auf eine Spannung größer als die Schwellenspannung des fünften P-Kanal-MOS- Transistors MP5 ansteigt. Auf eine zu dem Fall des Eingangssignals IN1 = "L" vergleichbare Art und Weise ist es unmöglich, den sechsten P-Kanal-MOS-Transistor MP6 auszuschalten. In diesem Fall ist eine Funktion als Pegelschieberschaltung unmöglich, wie eingangs der vorliegenden Beschreibung erwähnt.
Bezugnehmend auf Fig. 4 wird nachstehend eine Pegelschieberschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben. Die Pegelschieberschaltung ist in Aufbau und Funktionsweise ähnlich der in Fig. 2 dargestellten konventionellen Pegelschieberschaltung, mit der Ausnahme, daß die Pegelschieberschaltung ferner siebte bis zehnte P-Kanal-MOS-Transistoren MP7, MP8, MP9 und MP10 umfaßt. Daher sind für Elemente mit zu in Fig. 2 gezeigten Elementen vergleichbaren Funktionen dieselben Bezugszeichen verwendet, und wird zur Vereinfachung der Beschreibung eine Beschreibung derselben weggelassen.
Der siebte P-Kanal-MOS-Transistor MP7 weist eine Gate-Elektrode, die mit dem Eingangsanschluß IN1 verbunden ist, eine Source- Elektrode, die mit dem Schaltanschluß IN2 verbunden ist, und eine Drain-Elektrode, die mit einer Source-Elektrode des neunten P-Kanal-MOS-Transistors MP9 verbunden ist, auf. Ebenso weist der achte P-Kanal-MOS-Transistor MP8 eine Gate-Elektrode, die mit dem Ausgangsanschluß des Inverters INV1 verbunden ist, eine Source-Elektrode, die mit dem Schaltanschluß IN2 verbunden ist, und eine Drain-Elektrode, die mit einer Source-Elektrode des zehnten P-Kanal-MOS-Transistors MP10 verbunden ist, auf. Darüber hinaus weist der neunte P-Kanal-MOS-Transistor MP9 eine Gate- Elektrode, die mit dem Masseanschluß GND verbunden ist, und eine Drain-Elektrode, die mit dem ersten Knoten #1 verbunden ist, auf. Der zehnte P-Kanal-MOS-Transistor MP10 weist eine Gate- Elektrode, die mit dem Masseanschluß GND verbunden ist, und eine Drain-Elektrode, die mit dem zweiten Knoten #2 verbunden ist, auf.
Auf Fig. 3A bis 3E Rückbezug nehmend, wird nachstehend die Funktionsweise der in Fig. 4 dargestellten Pegelschieberschaltung beschrieben.
Die Aufmerksamkeit wird zunächst auf einen ersten Zustand gelenkt, in dem das Einganssignal IN1 den logisch hohen Pegel hat (IN1 = "H"). In diesem Fall ist der achte P-Kanal-MOS-Transistor MP8 eingeschaltet, ist der erste N-Kanal-MOS-Transistor MN1 eingeschaltet, ist der dritte N-Kanal-MOS-Transistor MN3 eingeschaltet, ist der erste P-Kanal-MOS-Transistor MP1 ausgeschaltet, ist das invertierte Ausgangssignal OUTA gleich der variablen Pegelschiebespannung VNEG, ist der siebte P-Kanal-MOS- Transistor MP7 ausgeschaltet, ist der zweite N-Kanal-MOS-Transistor MN2 ausgeschaltet, ist der vierte N-Kanal-MOS-Transistor MN4 eingeschaltet, ist der zweite P-Kanal-MOS-Transistor MP2 eingeschaltet, und ist das nicht invertierte Ausgangssignal OUTB gleich der Leistungsversorgungsspannung VCC.
Nun wird die Aufmerksamkeit auf einen zweiten Zustand gelenkt, in dem das Eingangssignal IN2 den logisch niedrigen Pegel hat (IN1 = "L"). In diesem Fall ist der achte P-Kanal-MOS-Transistor MP8 ausgeschaltet, ist der erste N-Kanal-MOS-Transistor MN1 ausgeschaltet, ist der dritte N-Kanal-MOS-Transistor MN3 eingeschaltet, ist der erste P-Kanal-MOS-Transistor MP1 eingeschaltet, ist das invertierte Ausgangssignal OUTA gleich der Leistungsversorgungsspannung VCC, ist der siebte P-Kanal-MOS-Transistor MP7 eingeschaltet, ist der zweite N-Kanal-MOS-Transistor MN2 eingeschaltet, ist der vierte N-Kanal-MOS-Transistor MN4 eingeschaltet, ist der zweite P-Kanal-MOS-Transistor MP2 eingeschaltet, und ist das nicht invertierte Ausgangssignal OUTB gleich der variablen Pegelschiebespannung VNEG.
In sowohl dem ersten als auch dem zweiten Zustand ist das Schaltsignal IN2 gleich dem logisch hohen Pegel "H", wenn die variable Pegelschiebespannung VNEG gleich der Massespannung "GND" ist, während das Schaltsignal IN2 gleich dem niedrigen logischen Pegel "L" ist, wenn die variable Pegelschiebespannung VNEG gleich der "negativen Spannung" ist, wobei die variable Pegelschiebespannung VNEG = die "negative Spannung" eine Spannung zwischen dem Massepotential GND oder der Nullspannung und der vorbestimmten negativen Spannung angibt. Darüber hinaus ist ein Zeitpunkt, in dem das Schaltsignal IN2 von dem logisch hohen Pegel "H" auf den logisch niedrigen Pegel "L" wechselt, so erforderlich, daß die variable Pegelschiebespannung VNEG zumindest einen Wert der negativen Spannung hat, welcher größer ist als das Zweifache der Schwellenspannung des N-Kanal-MOS-Transistors. Beispielsweise sei angenommen, daß die Schwellenspannung des N- Kanal-MOS-Transistors gleich 1 V ist. In diesem Fall wechselt das Schaltsignal IN2 von dem logisch hohen Pegel "H" auf den logisch niedrigen Pegel "L", wenn die variable Pegelschiebespannung VNEG gleich etwa -4 V und damit größer als zumindest -2 V ist. Dies ist deshalb so, weil der N-Kanal-MOS-Transistor, dessen Gate-Elektrode das Schaltsignal IN2 zugeführt wird, nicht in einen AUS-Zustand geschaltet wird.
Bei der in Fig. 2 dargestellten konventionellen Pegelschieberschaltung werden, wie vorstehend beschrieben wurde, die Potentiale des ersten und des zweiten Knotens #1 und #2 durch Abfallenlassen des N-Kanal-MOS-Transistors um eine Stufe und durch Widerstandsteilen der in Serie verschalteten N-Kanal-MOS-Transistoren festgelegt. Dies ist deshalb so, weil der dritte und der vierte N-Kanal-MOS-Transistor MN3 und MN4 vorhanden sind.
Im Gegensatz hierzu ist es in dem ersten Ausführungsbeispiel insoweit als zwei neu hinzugefügte P-Kanal-MOS-Transistoren, d. h. der siebte und der achte P-Kanal-MOS-Transistor MP7 und MP8, Gate-Elektroden aufweisen, denen direkt das Eingangssignal IN1 bzw. das invertierte Eingangssignal zugeführt wird, möglich, mit Sicherheit den Pegel der Leistungsversorgungsspannung VCC oder des Massepotentials GND an den ersten und den zweiten Knoten #1 und #2 zu übertragen. Dies ist deshalb so, weil es möglich ist, den Pegel der Leistungsversorgungsspannung VCC so wie er ist an den ersten und den zweiten Knoten #1 und #2 zu übertragen, ohne einen Abfall der Schwellenspannung Vt um eine Stufe in dem N-Kanal-MOS-Transistor zu bewirken, weil jeder der Transistoren MP7, MP8, MP9 und MP10 ein P-Kanal-Transistor ist.
Wie vorstehend beschrieben wurde, ist eine Kombination des siebten und des neunten P-Kanal-MOS-Transistors MP7 und MP9 mit dem Eingangsanschluß IN1, dem Schaltanschluß IN2 und dem ersten Knoten #1 verbunden und dient als eine erste Knotenpotential-Festlegeanordnung zum Festlegen eines Potentials des ersten Knotens #1. Auf vergleichbare Art und Weise ist eine Kombination des achten und des zehnten P-Kanal-MOS-Transistors MP8 und MP10 mit dem Eingangsanschluß des Inverters INV1, dem Schaltanschluß IN2 und dem zweiten Knoten #2 verbunden und wirkt als eine zweite Knotenpotential-Festlegeanordnung zum Festlegen eines Potentials des zweiten Knotens #2.
Darüber hinaus ist die Pegelschieberschaltung mit dem neunten und dem zehnten P-Kanal-MOS-Transistor MP9 und MP10 versehen, deren Gate-Elektroden jeweils mit dem Masseanschluß GND verbunden ist. Dies ist aus demselben Grund so, aus dem die Pegelschieberschaltung mit dem dritten und dem vierten P-Kanal-MOS- Transistor MP3 und MP4 versehen ist, und der neunte und der zehnte P-Kanal-MOS-Transistor MP9 und MP10 dienen dazu, hinsichtlich der Durchbruchspannungen BVds zwischen der Drain-Elektrode und der Source-Elektrode des siebten bzw. des achten P-Kanal-MOS-Transistors MP7 bzw. MP8 Wirkung zu zeigen. Mit anderen Worten ist der neunte P-Kanal-MOS-Transistor MP9 als eine erste zusätzliche Durchbruchverhinderungsanordnung zum Verhinderndes Durchbrechens des siebten P-Kanal-MOS-Transistors MP7 betreibbar, während der zehnte P-Kanal-MOS-Transistor MP10 als eine zweite zusätzliche Durchbruchverhinderungsanordnung zum Verhindern des Durchbrechens des achten P-Kanal-MOS-Transistors MP8 betreibbar ist.
Bezugnehmend auf Fig. 5 wird nachstehend eine Pegelschieberschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben. Die dargestellte Pegelschieberschaltung ist in Aufbau und Funktionsweise zu der in Fig. 4 dargestellte Pegelschieberschaltung ähnlich, mit der Ausnahme, daß der erste P-Kanal- MOS-Transistor MP1 und der dritte P-Kanal-MOS-Transistor MP3, die als die erste Durchbruchverhinderungsanordnung dienen, und der dritte P-Kanal-MOS-Transistor MP3, der als die erste Gate- Zerstörungsverhinderungsanordnung wirkt, aus der in Fig. 4 dargestellten Pegelschieberschaltung weggelassen sind und der erste Knoten #1 direkt mit dem invertierenden Ausgangsanschluß OUTA verbunden ist.
Das zweite Ausführungsbeispiel ist unter der Voraussetzung verwirklicht, daß eine Pegelumschaltung nicht ausgeführt wird, wenn die variable Pegelschiebespannung VNEG gleich der "negativen Spannung" ist. Ein Eingangswert des Eingangssignals IN1 wird bestimmt, wenn die variable Pegelschiebespannung VNEG gleich dem Massepotential "GND" ist, und danach wird die variable Pegelschiebespannung VNEG abwärts auf die negative Spannung gezogen.
Der invertierende Ausgangsanschluß OUTA erzeugt entweder die variable Pegelschiebespannung VNEG oder einen Wert des Schaltsignals IN2, während der nicht invertierende Ausgangsanschluß OUTB entweder die variable Pegelschiebespannung VNEG oder die Leistungsversorgungsspannung VCC erzeugt.
Dies ist wirksam in einem Fall, in dem der invertierende Ausgangsanschluß OUTA nicht dazu veranlaßt wird, die Leistungsversorgungsspannung VCC zu erzeugen, wenn die variable Pegelschiebespannung VNEG gleich der negativen Spannung ist. Beispielsweise kann der invertierende Ausgangsanschluß OUTA als ein Toreingang eines Übertragungstors verwendet werden, das einen N-Kanal-MOS-Transistor mit einer Source-Elektrode umfaßt, der die variable Pegelschiebespannung VNEG = "-12 V" zugeführt wird. Falls der invertierende Ausgangsanschluß OUTA die Leistungsversorgungsspannung VCC = "3 V" erzeugt, wird eine Belastung von 15 V zwischen die Gate-Elektrode und das Substrat des Transistors gelegt, so daß sich die Gatehaltespannung nicht verbraucht. Das zweite Ausführungsbeispiel ist wirksam bei der Übertragung einer solchen negativen Spannung.
Bezugnehmend auf Fig. 6 wird nachstehend eine Pegelschieberschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben. Die dargestellte Pegelschieberschaltung ist in Aufbau und Funktionsweise zu der in Fig. 4 dargestellten Pegelschieberschaltung ähnlich, mit der Ausnahme, daß der fünfte und der sechste P-Kanal-MOS-Transistor MP5 und MP6, die als die Beschleunigungsanordnung dienen, aus der in Fig. 4 dargestellten Pegelschieberschaltung weggelassen sind.
Wenn die variable Pegelschiebespannung VNEG gleich der negativen Spannung ist, arbeitet die dargestellte Pegelschieberschaltung bis auf eine etwas langsame Invertierungsgeschwindigkeit ohne Probleme, obwohl die Leistungsversorgungsspannung VCC die niedrige Spannung ist. Die Funktionsweise der Pegelschieberschaltung ist ähnlich zu der in Fig. 4 dargestellten Pegelschieberschaltung.
Insoweit als der fünfte und der sechste P-Kanal-MOS-Transistor MP5 und MP6, die als die Beschleunigungsanordnung dienen, in dem dritten Ausführungsbeispiel fehlen, ist es möglich, die Schaltungsfläche zu reduzieren.
Da die Erfindung soweit in Verbindung mit einigen wenigen bevorzugten Ausführungsbeispielen derselben beschrieben wurde, ist es nun für den Fachmann leicht möglich, die Erfindung auf verschiedene andere Weisen umzusetzen. Beispielsweise können der dritte und der vierte P-Kanal-MOS-Transistor MP3 und MP4, welche in Serie mit dem ersten und dem zweiten P-Kanal-MOS-Transistor MP1 und MP2 verschaltet sind, die mit der Leistungsversorgungsspannung VCC verbunden sind, Backgate-Elektroden aufweisen, die mit dem Leistungsversorgungsanschluß VCC verbunden sind, wie in Fig. 7 bis 9 gezeigt, falls die Übergangshaltespannungen der Transistoren in dem vorstehend erwähnten ersten, zweiten und dritten Ausführungsbeispiel nicht berücksichtigt werden dürfen, obwohl der dritte und der vierte P-Kanal-MOS-Transistor MP3 und MP4 Backgate-Elektroden aufweisen, die mit den Source-Elektroden (A001, B001) derselben verbunden sind. Infolgedessen ist es möglich, die Schaltungsfläche zu reduzieren, weil keine Quellenteilung erforderlich ist.
Darüber hinaus können der dritte und der vierte N-Kanal-MOS- Transistor MN3 und MN4, welche in Serie mit dem ersten und dem zweiten N-Kanal-MOS-Transistor MN1 und MN2 verschaltet sind, die mit dem Anschluß für die variable Pegelschiebespannung VNEG verbunden sind, Backgate-Elektroden aufweisen, die mit dem Anschluß für die variable Pegelschiebespannung VNEG verbunden sind, wie in Fig. 7 bis 9 gezeigt, falls die Haltespannungen der Transistoren in dem vorstehend erwähnten ersten, zweiten und dritten Ausführungsbeispiel nicht berücksichtigt werden dürfen. Ferner können der neunte und der zehnte P-Kanal-MOS-Transistor MP9 und MP10, welche in Serie mit dem siebten und dem achten P-Kanal- MOS-Transistor MP7 und MP8 verschaltet sind, die mit dem Schaltanschluß IN2 verbunden sind, Backgate-Elektroden aufweisen, die mit dem Schaltanschluß IN2 verbunden sind, wie in Fig. 7 bis 9 gezeigt. Mit dieser Struktur ist es möglich, die Schaltungsfläche zu reduzieren.
Ferner können Junction-Feldeffekt-Transistoren (FETs) als Transistoren verwendet werden, obwohl in den vorstehend erwähnten Ausführungsbeispielen Metalloxid-Halbleiter (MOS)-FETs als Transistoren verwendet werden.

Claims

1. Pegelschieberschaltung mit einem Eingangsanschluß (IN1), dem ein Eingangssignal mit einem niedrigen Pegel zugeführt wird, einem Schaltanschluß (IN2), dem ein Schaltsignal zugeführt wird, einem invertierenden Ausgangsanschluß (OUTA) zum Ausgeben eines invertierten Ausgangssignals mit zu dem Eingangssignal inverser Phase, einem nicht invertierenden Ausgangsanschluß (OUTB) zum Ausgeben eines nicht invertierten Ausgangssignals mit zu dem Eingangssignal gleicher Phase, einem Leistungsversorgungsanschluß (VCC), dem eine Leistungsversorgungsspannung zugeführt wird, und einem Anschluß für variable Spannung (VNEG), dem eine variable Pegelschiebespannung zugeführt wird zum Variieren des niedrigen Pegels des Eingangssignals von einer Nullspannung auf eine vorbestimmte negative Spannung, wobei die Pegelschieberschaltung dazu dient, einen Pegelumwandlungsvorgang des Eingangssignals in Antwort auf das Schaltsignal auszuführen, die Pegelschieberschaltung einen niedrigen Pegel des invertierten Ausgangssignals und des nicht invertierten Ausgangssignals in die variable Pegelschiebespannung schiebt, wenn das Schaltsignal eine Pegelverschiebung anzeigt, und die Pegelschieberschaltung einen Inverter (INV1) zum Invertieren des Eingangssignals in ein invertiertes Eingangssignal an einem Ausgangsanschluß desselben; einen ersten P-Kanal-Transistor (MP1) mit einer mit dem Leistungsversorgungsanschluß verbundenen Source-Elektrode, einer mit dem Eingangsanschluß verbundenen Gate-Elektrode und einer Drain-Elektrode; einen zweiten P-Kanal-Transistor (MP2) mit einer mit dem Leistungsversorgungsanschluß verbundenen Source- Elektrode, einer mit dem Ausgangsanschluß des Inverters verbundenen Gate-Elektrode und einer Drain-Elektrode; einen ersten N-Kanal-Transistor (MN1) mit einer mit dem Anschluß für variable Spannung verbundenen Source-Elektrode, einer mit einem ersten Knoten (#1) verbundenen Drain-Elektrode und einer mit einem zweiten Knoten (#2) verbundenen Gate-Elektrode; einen zweiten N-Kanal-Transistor (MN2) mit einer mit dem Anschluß für variable Spannung verbundenen Source-Elektrode, einer mit dem zweiten Knoten verbundenen Drain-Elektrode und einer mit dem ersten Knoten verbundenen Gate-Elektrode; eine erste Durchbruchverhinderungseinrichtung (MP3), die zwischen der Drain-Elektrode des ersten P-Kanal-Transistors und dem invertierenden Ausgangsanschluß verschaltet ist, zum Verhindern des Durchbrechens des ersten P-Kanal-Transistors; eine zweite Durchbruchverhinderungseinrichtung (MP4), die zwischen der Drain-Elektrode des zweiten P-Kanal-Transistors und dem nicht invertierenden Ausgangsanschluß verschaltet ist, zum Verhindern des Durchbrechens des zweiten P-Kanal-Transistors; eine erste Gate-Zerstörungsverhinderungseinrichtung (MN3), die mit dem ersten Knoten, dem Schaltanschluß und dem invertierenden Ausgangsanschluß verbunden ist, zum Verhindern der Zerstörung der Gate-Elektrode des ersten N-Kanal-Transistors; eine zweite Gate-Zerstörungsverhinderungseinrichtung (MN4), die mit dem zweiten Knoten, dem Schaltanschluß und dem nicht invertierenden Ausgangsanschluß verbunden ist, zum Verhindern der Zerstörung der Gate-Elektrode des zweiten N-Kanal-Transistors; und eine Beschleunigungseinrichtung (MP5, MP6), die zwischen dem ersten und dem zweiten Knoten und dem Schaltanschluß verschaltet ist, zum Beschleunigen einer Schaltgeschwindigkeit für Signale, umfaßt, gekennzeichnet durch eine erste Knotenpotential-Festlegeeinrichtung (MP7, MP9), die mit dem Eingangsanschluß, dem Schaltanschluß und dem ersten Knoten verbunden ist, zum Festlegen eines Potentials des ersten Knotens, und eine zweite Knotenpotential-Festlegeeinrichtung (MP8, MP10), die mit dem Ausgangsanschluß des Inverters, dem Schaltanschluß und dem zweiten Knoten verbunden ist, zum Festlegen eines Potentials des zweiten Knotens.

2. Pegelschieberschaltung nach Anspruch 1, bei der: die erste Durchbruchverhinderungseinrichtung aus einem dritten P-Kanal-Transistor (MP3) mit einer Gate-Elektrode, die auf Masse gelegt ist, einer Source-Elektrode, die mit der Drain-Elektrode des ersten P-Kanal-Transistors verbunden ist, und einer Drain- Elektrode, die mit dem invertierenden Ausgangsanschluß verbunden ist, besteht, und

die zweite Durchbruchverhinderungseinrichtung aus einem vierten P-Kanal-Transistor (MP4) mit einer Gate-Elektrode, die auf Masse gelegt ist, einer Source-Elektrode, die mit der Drain-Elektrode des zweiten P-Kanal-Transistors verbunden ist, und einer Drain- Elektrode, die mit dem nicht invertierenden Ausgangsanschluß verbunden ist, besteht.

3. Pegelschieberschaltung nach Anspruch 2, bei der der dritte P- Kanal-Transistor (MP3) eine Backgate-Elektrode aufweist, die mit dem Leistungsversorgungsanschluß (VCC) verbunden ist, und der vierte P-Kanal-Transistor (MP4) eine Backgate-Elektrode aufweist, die mit dem Leistungsversorgungsanschluß (VCC) verbunden ist.

4. Pegelschieberschaltung nach Anspruch 2, bei der:

die erste Gate-Zerstörungsverhinderungseinrichtung aus einem dritten N-Kanal-Transistor (MN3) mit einer Gate-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Source-Elektrode, die mit dem ersten Knoten verbunden ist, und einer Drain-Elektrode, die mit dem invertierenden Ausgangsanschluß verbunden ist, besteht, und

die zweite Gate-Zerstörungsverhinderungseinrichtung aus einem vierten N-Kanal-Transistor (MN4) mit einer Gate-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Source-Elektrode, die mit dem zweiten Knoten verbunden ist, und einer Drain-Elektrode, die mit dem nicht invertierenden Ausgangsanschluß verbunden ist, besteht.

5. Pegelschieberschaltung nach Anspruch 4, bei der der dritte N- Kanal-Transistor (MN3) eine Backgate-Elektrode aufweist, die mit dem Anschluß für variable Spannung (VNEG) verbunden ist, und der vierte N-Kanal-Transistor (MN4) eine Backgate-Elektrode aufweist, die mit dem Anschluß für variable Spannung (VNEG) verbunden ist.

6. Pegelschieberschaltung nach Anspruch 4, bei der die Beschleunigungseinrichtung umfaßt:

einen fünften P-Kanal-Transistor (MP5) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate-Elektrode, die mit dem zweiten Knoten verbunden ist, und einer Drain-Elektrode, die mit dem ersten Knoten verbunden ist; und

einen sechsten P-Kanal-Transistor (MP6) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate- Elektrode, die mit dem ersten Knoten verbunden ist, und einer Drain-Elektrode, die mit dem zweiten Knoten verbunden ist.

7. Pegelschieberschaltung nach Anspruch 6, bei der die erste Knotenpotential-Festlegeeinrichtung umfaßt:

einen siebten P-Kanal-Transistor (MP7) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate-Elektrode, die mit dem Eingangsanschluß verbunden ist, und einer Drain-Elektrode; und

eine erste zusätzliche Durchbruchverhinderungseinrichtung (MP9), die zwischen der Drain-Elektrode des siebten P-Kanal-Transistors und dem ersten Knoten verschaltet ist, zum Verhindern des Durchbrechens des siebten P-Kanal-Transistors,

und bei der die zweite Knotenpotential-Festlegeeinrichtung umfaßt:

einen achten P-Kanal-Transistor (MP8) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate-Elektrode, die mit dem Ausgangsanschluß des Inverters verbunden ist, und einer Drain-Elektrode; und

eine zweite zusätzliche Durchbruchverhinderungseinrichtung (MP10), die zwischen der Drain-Elektrode des achten P-Kanal- Transistors und dem zweiten Knoten verschaltet ist, zum Verhindern des Durchbrechens des achten P-Kanal-Transistors.

8. Pegelschieberschaltung nach Anspruch 7, bei der:

die erste zusätzliche Durchbruchverhinderungseinrichtung aus einem neunten P-Kanal-Transistor (MP9) mit einer Source-Elektrode, die mit der Drain-Elektrode des siebten P-Kanal-Transistors verbunden ist, einer Gate-Elektrode, welche auf Masse gelegt ist, und einer Drain-Elektrode, die mit dem ersten Knoten verbunden ist, besteht, und

die zweite zusätzliche Durchbruchverhinderungseinrichtung aus einem zehnten P-Kanal-Transistor (MP10) mit einer Source-Elektrode, die mit der Drain-Elektrode des achten P-Kanal-Transistors verbunden ist, einer Gate-Elektrode, welche auf Masse gelegt ist, und einer Drain-Elektrode, die mit dem zweiten Knoten verbunden ist, besteht.

9. Pegelschieberschaltung nach Anspruch 8, bei der der neunte P- Kanal-Transistor (MP9) eine Backgate-Elektrode aufweist, die mit dem Schaltanschluß (IN2) verbunden ist, und der zehnte

P-Kanal-Transistor (MP10) eine Backgate-Elektrode aufweist, die mit dem Schaltanschluß (IN2) verbunden ist.

10. Pegelschieberschaltung mit einem Eingangsanschluß (IN1), dem ein Eingangssignal mit einem niedrigen Pegel zugeführt wird, einem Schaltanschluß (IN2), dem ein Schaltsignal zugeführt wird, einem invertierenden Ausgangsanschluß (OUTA) zum Ausgeben eines invertierten Ausgangssignals mit zu dem Eingangssignal inverser Phase, einem nicht invertierenden Ausgangsanschluß (OUTB) zum Ausgeben eines nicht invertierten Ausgangssignals mit zu dem Eingangssignal gleicher Phase, einem Leistungsversorgungsanschluß (VCC), dem eine Leistungsversorgungsspannung zugeführt wird, und einem Anschluß für variable Spannung (VNEG), dem eine variable Pegelschiebespannung zugeführt wird zum Variieren des niedrigen Pegels des Eingangssignals von einer Nullspannung auf eine vorbestimmte negative Spannung, wobei die Pegelschieberschaltung dazu dient, einen Pegelumwandlungsvorgang des Eingangssignals in Antwort auf das Schaltsignal auszuführen, die Pegelschieberschaltung einen niedrigen Pegel des invertierten Ausgangssignals und des nicht invertierten Ausgangssignals in die variable Pegelschiebespannung schiebt, wenn das Schaltsignal eine Pegelverschiebung anzeigt, und die Pegelschieberschaltung einen Inverter (INV1) zum Invertieren des Eingangssignals in ein invertiertes Eingangssignal an einem Ausgangsanschluß desselben; einen ersten P-Kanal-Transistor (MP2) mit einer mit dem Leistungsversorgungsanschluß verbundenen Source-Elektrode, einer mit dem Ausgangsanschluß des Inverters verbundenen Gate-Elektrode und einer Drain-Elektrode; einen ersten N-Kanal-Transistor (MN1) mit einer mit dem Anschluß für variable Spannung verbundenen Source-Elektrode, einer mit einem ersten Knoten (#1) verbundenen Gate-Elektrode und einer mit einem zweiten Knoten (#2) verbundenen Drain-Elektrode, wobei der erste Knoten (#1) direkt mit dem invertierenden Ausgangsanschluß (OUTA) verbunden ist; einen zweiten N-Kanal-Transistor (MN2) mit einer mit dem Anschluß für variable Spannung verbundenen Source-Elektrode, einer mit dem zweiten Knoten verbundenen Drain-Elektrode und einer mit dem ersten Knoten verbundenen Gate-Elektrode; eine Durchbruchverhinderungseinrichtung (MP4), die zwischen der Drain-Elektrode des ersten P-Kanal-Transistors und dem nicht invertierenden Ausgangsanschluß verschaltet ist, zum Verhindern des Durchbrechens des ersten P-Kanal-Transistors; eine Gate-Zerstörungsverhinderungseinrichtung (MN4), die mit dem zweiten Knoten, dem Schaltanschluß und dem nicht invertierenden Ausgangsanschluß verbunden ist, zum Verhindern der Zerstörung der Gate-Elektrode des zweiten N-Kanal-Transistors; und eine Beschleunigungseinrichtung (MP5, MP6), die zwischen dem ersten und dem zweiten Knoten und dem Schaltanschluß verschaltet ist, zum Beschleunigen einer Schaltgeschwindigkeit für Signale, umfaßt, gekennzeichnet durch eine erste Knotenpotential-Festlegeeinrichtung (MP7, MP9), die mit dem Eingangsanschluß, dem Schaltanschluß und dem ersten Knoten verbunden ist, zum Festlegen eines Potentials des ersten Knotens, und eine zweite Knotenpotential-Festlegeeinrichtung (MP8, MP10), die mit dem Ausgangsanschluß des Inverters, dem Schaltanschluß und dem zweiten Knoten verbunden ist, zum Festlegen eines Potentials des zweiten Knotens.

11. Pegelschieberschaltung nach Anspruch 10, bei der die Durchbruchverhinderungseinrichtung aus einem zweiten P-Kanal-Transistor (MP4) mit einer Gate-Elektrode, die auf Masse gelegt ist, einer Source-Elektrode, die mit der Drain-Elektrode des ersten P-Kanal-Transistors verbunden ist, und einer Drain-Elektrode, die mit dem nicht invertierenden Ausgangsanschluß verbunden ist, besteht.

12. Pegelschieberschaltung nach Anspruch 11, bei der der zweite P-Kanal-Transistor (MP4) eine Backgate-Elektrode aufweist, die mit dem Leistungsversorgungsanschluß (VCC) verbunden ist.

13. Pegelschieberschaltung nach Anspruch 11, bei der die Gate- Zerstörungsverhinderungseinrichtung aus einem dritten N-Kanal- Transistor (MN4) mit einer Gate-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Source-Elektrode, die mit dem zweiten Knoten verbunden ist, und einer Drain-Elektrode, die mit dem nicht invertierenden Ausgangsanschluß verbunden ist, besteht.

14. Pegelschieberschaltung nach Anspruch 13, bei der der dritte N-Kanal-Transistor (MN4) eine Backgate-Elektrode aufweist, die mit dem Anschluß für variable Spannung (VNEG) verbunden ist.

15. Pegelschieberschaltung nach Anspruch 13, bei der die Beschleunigungseinrichtung umfaßt:

einen dritten P-Kanal-Transistor (MP5) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate-Elektrode, die mit dem zweiten Knoten verbunden ist, und einer Drain-Elektrode, die mit dem ersten Knoten verbunden ist; und

einen vierten P-Kanal-Transistor (MP6) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate-Elektrode, die mit dem ersten Knoten verbunden ist, und einer Drain- Elektrode, die mit dem zweiten Knoten verbunden ist.

16. Pegelschieberschaltung nach Anspruch 15, bei der die erste Knotenpotential-Festlegeeinrichtung umfaßt:

einen fünften P-Kanal-Transistor (MP7) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate-Elektrode, die mit dem Eingangsanschluß verbunden ist, und einer Drain-Elektrode; und

eine erste zusätzliche Durchbruchverhinderungseinrichtung (MP9), die zwischen der Drain-Elektrode des fünften P-Kanal-Transistors und dem ersten Knoten verschaltet ist, zum Verhindern des Durchbrechens des fünften P-Kanal-Transistors,

und bei der die zweite Knotenpotential-Festlegeeinrichtung umfaßt:

einen sechsten P-Kanal-Transistor (MP8) mit einer Source-Elektrode, die mit dem Schaltanschluß verbunden ist, einer Gate- Elektrode, die mit dem Ausgangsanschluß des Inverters verbunden ist, und einer Drain-Elektrode; und

eine zweite zusätzliche Durchbruchverhinderungseinrichtung (MP10), die zwischen der Drain-Elektrode des sechsten P-Kanal- Transistors und dem zweiten Knoten verschaltet ist, zum Verhindern des Durchbrechens des sechsten P-Kanal-Transistors.

17. Pegelschieberschaltung nach Anspruch 16, bei der:

18. Pegelschieberschaltung nach Anspruch 17, bei der der siebte P-Kanal-Transistor (MP9) eine Backgate-Elektrode aufweist, die mit dem Schaltanschluß (IN2) verbunden ist, und der achte P-Kanal-Transistor (MP10) eine Backgate-Elektrode aufweist, die mit dem Schaltanschluß (IN2) verbunden ist.

19. Pegelschieberschaltung mit einem Eingangsanschluß (IN1), dem ein Eingangssignal mit einem niedrigen Pegel zugeführt wird, einem Schaltanschluß (IN2), dem ein Schaltsignal zugeführt wird, einem invertierenden Ausgangsanschluß (OUTA) zum Ausgeben eines invertierten Ausgangssignals mit zu dem Eingangssignal inverser Phase, einem nicht invertierenden Ausgangsanschluß (OUTB) zum Ausgeben eines nicht invertierten Ausgangssignals mit zu dem Eingangssignal gleicher Phase, einem Leistungsversorgungsanschluß (VCC), dem eine Leistungsversorgungsspannung zugeführt wird, und einem Anschluß für variable Spannung (VNEG), dem eine variable Pegelschiebespannung zugeführt wird zum Variieren des niedrigen Pegels des Eingangssignals von einer Nullspannung auf eine vorbestimmte negative Spannung, wobei die Pegelschieberschaltung dazu dient, einen Pegelumwandlungsvorgang des Eingangssignals in Antwort auf das Schaltsignal auszuführen, die Pegelschieberschaltung einen niedrigen Pegel des invertierten Ausgangssignals und des nicht invertierten Ausgangssignals in die variable Pegelschiebespannung schiebt, wenn das Schaltsignal eine Pegelverschiebung anzeigt, und die Pegelschieberschaltung einen Inverter (INV1) zum Invertieren des Eingangssignals in ein invertiertes Eingangssignal an einem Ausgangsanschluß desselben; einen ersten P-Kanal-Transistor (MP1) mit einer mit dem Leistungsversorgungsanschluß verbundenen Source-Elektrode, einer mit dem Eingangsanschluß verbundenen Gate-Elektrode und einer Drain-Elektrode; einen zweiten P-Kanal-Transistor (MP2) mit einer mit dem Leistungsversorgungsanschluß verbundenen Source- Elektrode, einer mit dem Ausgangsanschluß des Inverters verbundenen Gate-Elektrode, und einer Drain-Elektrode; einen ersten N-Kanal-Transistor (MN1) mit einer mit dem Anschluß für variable Spannung verbundenen Source-Elektrode, einer mit einem ersten Knoten (#1) verbundenen Drain-Elektrode und einer mit einem zweiten Knoten (#2) verbundenen Gate-Elektrode; einen zweiten N-Kanal-Transistor (MN2) mit einer mit dem Anschluß für variable Spannung verbundenen Source-Elektrode, einer mit dem zweiten Knoten verbundenen Drain-Elektrode und einer mit dem ersten Knoten verbundenen Gate-Elektrode; eine erste Durchbruchverhinderungseinrichtung (MP3), die zwischen der Drain-Elektrode des ersten P-Kanal-Transistors und dem invertierenden Ausgangsanschluß verschaltet ist, zum Verhindern des Durchbrechens des ersten P-Kanal-Transistors; eine zweite Durchbruchverhinderungseinrichtung (MP4), die zwischen der Drain-Elektrode des zweiten P-Kanal-Transistors und dem nicht invertierenden Ausgangsanschluß verschaltet ist, zum Verhindern des Durchbrechens des zweiten P-Kanal-Transistors: eine erste Gate-Zerstörungsverhinderungseinrichtung (MN3), die mit dem ersten Knoten, dem Schaltanschluß und dem invertierenden Ausgangsanschluß verbunden ist, zum Verhindern der Zerstörung der Gate-Elektrode des ersten N-Kanal-Transistors; und eine zweite Gate-Zerstörungsverhinderungseinrichtung (MN4), die mit dem zweiten Knoten, dem Schaltanschluß und dem nicht invertierenden Ausgangsanschluß verbunden ist, zum Verhindern der Zerstörung der Gate-Elektrode des zweiten N-Kanal-Transistors, umfaßt, gekennzeichnet durch eine erste Knotenpotential-Festlegeeinrichtung (MP7, MP9), die mit dem Eingangsanschluß, dem Schaltanschluß und dem ersten Knoten verbunden ist, zum Festlegen eines Potentials des ersten Knotens, und eine zweite Knotenpotential-Festlegeeinrichtung (MP8, MP10), die mit dem Ausgangsanschluß des Inverters, dem Schaltanschluß und dem zweiten Knoten verbunden ist, zum Festlegen eines Potentials des zweiten Knotens.

20. Pegelschieberschaltung nach Anspruch 19, bei der:

die erste Durchbruchverhinderungseinrichtung aus einem dritten P-Kanal-Transistor (MP3) mit einer Gate-Elektrode, die auf Masse gelegt ist, einer Source-Elektrode, die mit der Drain-Elektrode des ersten P-Kanal-Transistors verbunden ist, und einer Drain- Elektrode, die mit dem invertierenden Ausgangsanschluß verbunden ist, besteht, und

21. Pegelschieberschaltung nach Anspruch 20, bei der der dritte P-Kanal-Transistor (MP3) eine Backgate-Elektrode aufweist, die mit dem Leistungsversorgungsanschluß (VCC) verbunden ist, und der vierte P-Kanal-Transistor (MP4) eine Backgate-Elektrode aufweist, die mit dem Leistungsversorgungsanschluß (VCC) verbunden ist.

22. Pegelschieberschaltung nach Anspruch 20, bei der:

23. Pegelschieberschaltung nach Anspruch 22, bei der der dritte N-Kanal-Transistor (MN3) eine Backgate-Elektrode aufweist, die mit dem Anschluß für variable Spannung (VNEG) verbunden ist, und der vierte N-Kanal-Transistor (MN4) eine Backgate-Elektrode aufweist, die mit dem Anschluß für variable Spannung (VNEG) verbunden ist.

24. Pegelschieberschaltung nach Anspruch 22, bei der die erste Knotenpotential-Festlegeeinrichtung umfaßt:

und bei der die zweite Knotenpotential-Festlegeeinrichtung umfaßt:

25. Pegelschieberschaltung nach Anspruch 24, bei der:

die erste zusätzliche Durchbruchverhinderungseinrichtung aus einem siebten P-Kanal-Transistor (MP9) mit einer Source-Elektrode, die mit der Drain-Elektrode des fünften P-Kanal-Transistors verbunden ist, einer Gate-Elektrode, welche auf Masse gelegt ist, und einer Drain-Elektrode, die mit dem ersten Knoten verbunden ist, besteht, und

die zweite zusätzliche Durchbruchverhinderungseinrichtung aus einem achten P-Kanal-Transistor (MP10) mit einer Source-Elektrode, die mit der Drain-Elektrode des sechsten P-Kanal-Transistors verbunden ist, einer Gate-Elektrode, welche auf Masse gelegt ist, und einer Drain-Elektrode, die mit dem zweiten Knoten verbunden ist, besteht.

26. Pegelschieberschaltung nach Anspruch 25, bei der der siebte P-Kanal-Transistor (MP9) eine Backgate-Elektrode aufweist, die mit dem Schaltanschluß (IN2) verbunden ist, und der achte P-Kanal-Transistor (MP10) eine Backgate-Elektrode aufweist, die mit dem Schaltanschluß (IN2) verbunden ist.