DE3881855T2 - Signalverzögerungsschaltung. - Google Patents

Signalverzögerungsschaltung.

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DE3881855T2 DE88119927T DE3881855T DE3881855T2 DE 3881855 T2 DE3881855 T2 DE 3881855T2 DE 88119927 T DE88119927 T DE 88119927T DE 3881855 T DE3881855 T DE 3881855T DE 3881855 T2 DE3881855 T2 DE 3881855T2
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Description

  • Die Erfindung bezieht sich auf eine SignalVerzögerungsschaltung und insbesondere auf eine SignalVerzögerungsschaltung mit komplementären Metall-Oxid-Halbleiter (CMOS)-Feldfeffekttransitoren von der Art der integrierten Schaltungen, die auf einem Halbleitersubstrat, wie z.B. Silicium, gebildet werden können.
  • Verschiedentlich ist es erwünscht, Signale zu verzögern, wie z.B. binäre logische Signale aus Taktüberlegungen, wie z.B. Laufbedingungen, die durch schnelle Schaltungen oder Wege verursacht werden, Bitversatz beim Schalten von Treibern für abgehende Signale, um die Störspannungen auf den Stromversorgungsleitungen zu verringern oder aus anderen solchen Gründen.
  • Schaltungen zum Erzeugen von Signalverzögerungen sind aus dem Stand der Technik bekannt. Eine bekannte Art einer Signalverzögerungsschaltung ist die grundlegende Widerstands-Kondensator- oder RC-Schaltung. Diese Art der Verzögerungschaltung ist z.B. offenbart in US Patent US-A-4 430 587, angemeldet am 13. Januar 1992, betitelt "MOS FIXED DELAY CIRCUIT", und im US Patent US-A-4 516 312, angemeldet am 10. Februar 1982, betitelt "METHOD FOR CONSTRUCTING DELAY CIRCUITS IN A MASTER SLICE IC". Eine andere bekannte Art der Verzögerungsschaltung wird durch Inverter oder eine Reihe von Invertern implementiert, wie das z.B. beschrieben ist im US Patent US-A-4 476 401, angemeldet am 31. Januar 1983, betitelt "RIGHT STROBE GENERATOR FOR CLOCK SYNCRONIZED MEMORY", und im US Patent US-A-4 700 089, angemeldet am 20. August 1985, betitelt "DELAY CIRCUIT FOR GATE-ARRAY LSI". Eine weitere bekannte Art einer Verzögerungsschaltung ist in dem US Patent US-A-4 388 538 beschrieben, angemeldet am 29. September 1980, betitelt "DELAY SIGNAL GENERATING CIRCUIT", die in N-Kanal-FeIdeffekttransistor- oder NMOS-Technologie implementiert ist und einen Bootstrap-Vorgang und Verarmungsbauelemente verwendet. Obgleich sie nicht als eine Signalverzögerungsschaltung entworfen wurde, offenbart das US-Patent US-A-4 511 814, angemeldet am 29. November 1982, betitelt "SEMICONDUCTOR ANALOG SWITCH CIRCUIT WITH COMPENSATTON MEANS TO MINMIZE OFFSET CIRCUIT VOLTAGE", eine Schaltung, die eine Durchlauf-Schaltung enthält oder genauer, parallel geschaltete CMOS-Transistoren, über die Signale von einem Eingangsanschluß zu einem Ausgangsanschluß laufen.
  • Die in den Ansprüchen gekennzeichnete Erfindung löst das Problem, eine verbesserte Signalverzögerungsschaltung anzugeben, die einen minimalen Flächenbereich auf einem Halbleitersubstrat oder Chip benutzt und minimale Leistung, die aber doch erweiterbar ist für wählbare und verschieden große Zeitverzögerungen, während die Fragen der Testbarkeit verringert werden.
  • Die durch die Erfindung gebotenen Vorteile werden erreicht durch eine Verzögerungsschaltung, die erste und zweite Schaltungen einschließt, die zischen einem ersten und einem zweiten Anschluß parallel geschaltet sind. Die erste Schaltung schließt in Reihe geschaltete erste und zweite Transistoren eines ersten Leitfähikgkeitstyps ein, und die zweite Schaltung schließt in Reihe geschaltet dritte und vierte Transistoren eines Leitfähigkeitstyps ein, der dem ersten entgegengesetzt ist. Ein fünfter Transistor des ersten Leitfähigkeitstyps und ein sechster des entgegengesetzten Leitfähigkeitstpys sind an dem gemeinsamen Punkt, der zwischen dem ersten und zweiten Transistor vorgesehen ist, und dem gemeinsamen Punkt zwischen den dritten und vierten Transistoren parallel geschaltet. Ein zu verzögerndes Signal wird dem ersten Anschluß der parallel angeordneten ersten und zweiten Schaltungen zugeführt und ein zu diesem Signal komplementäres Signal den Steuerelektroden der Transistoren.
  • Die Erfindung wird im einzelnen unten beschrieben unter Bezugnahme auf die Zeichnungen, von denen:
  • Fig. 1 ein Schaltbild eines bevorzugten Ausführungsbeispieles der vorliegenden Erfindung ist,
  • Fig. 2 eine Querschnittsansicht eines Siliciumsubstrates darstellt mit einer ersten Serienschaltung von P-Kanal-Transistoren und einer zweiten Reihenschaltung von N-Kanal-Ttansistoren, die in der Schaltung nach Fig. 1 verwendet werden,
  • Fig. 3 ein Impulsprogramm der Spannungen an verschiedenen Punkten oder Knoten in der Schaltung nach Fig. 1 als Funktion der Zeit ist und
  • Fig. 4 ein Schaltbild ähnlich dem nach Fig. 1 ist, aber mit zusätzlichen Puffern und Stufen, für eine verlängerte Verzögerung des invertierten Ausgangssignals sorgt.
  • Es wird auf die Fig. 1 der Zeichnungen näher eingegangen. Dort ist ein Schaltbild eines bevorzugten Ausführungsbeispieles der CMOS-FET-Verzögerungsschaltung der vorliegenden Erfindung gezeigt. In der Schaltung, die in CMOS-Technologie hergestellt ist, sind P-Kanal Feldeffekttransistoren durch ein Rechteck mit einer Diagonale darin und einer dazu benachbart angeordneten Gate-Elektrode dargestellt und N-Kanal Feldeffekttransistoren durch ein Rechteck ohne eine Diagonale und mit einer daneben angeordneten Gate-Elektrode.
  • Die CMOS-FET-Verzögerungsschaltung der vorliegenden Erfindung, die in Fig. 1 dargestellt ist, schließt eine erste Reihenschaltung 10 ein, die erste und zweite Feldeffekttransistoren 12 bzw. 14 vom P-Kanaltyp aufweist, die zwischen einem ersten Knoten A und einem Ausgangsanschluß angeschlossen sind, und eine zweite Reihenschaltung 16, hei der dritte und vierte Feldeffekttransistoren 18 bzw. 20 von N-Kanaltvp zwischen dem ersten Knoten A und dem Ausgangsanschluß angeschlossen sind. Ein zweiter Knoten B befindet sich an dein gemeinsamen Punkt zwischen den dritten und vierten N-Kanal-Transistoren 18 bzw. 20, und ein dritter Knoten C befindet sich an dem gemeinsamen Punkt zwischen den ersten und zweiten Transistoren 12 und 14. Ein fünfter Feldeffekttransistor 22 vom P-Kanaltyp ist zwischen dem Knoten B und dem Knoten C angeschlossen, und ein sechster Feldeffekttransistor 24 vom N-Kanaltyp ist ebenfalls zwischen den Knoten B und dem Knoten C angeschlossen.
  • Diffusionen von P-Typ, vorzugsweise P+, sind durch P bezeichnet für die Source/Drain-Zonen der P-Kanaltransistoren 12, 14 und 22, bezeichnet, und Diffusionen vom N-Typ, vorzugsweise N+, sind durch N bezeichnet für die Source/Drain-Zonen der N-Kanaltransistoren 18, 20 und 24, was unten genauer diskutiert wird.
  • Ein Eingangsanschluß EIN ist zum Empfangen eines Eingangssignals, wie beispielsweise eines binären logischen Signals, vorgesehen, der mit jedem der Steuerelektroden der Transistoren 12, 14, 18, 20, 22 und 24 verbunden ist. Ein Inverter 26 von vorzugsweise irgendeinem bekannten CMOS-Typ ist zwischen dein Eingangsanschluß EIN und dem ersten Knoten A angeschlossen.
  • In Fig. 2 der Zeichnungen ist eine Querschnittsansicht der P-Kanal-Transistoren 12 und 14 und der N-Kanal-Transistoren 18 und 20, die in Fig. 1 dargestellt sind, gezeigt, die durch ein Siliciumsubstrat 28 geführt wurde, das eine Leitfähigkeit vom P-Typ besitzt. Elemente in Fig. 2, die den entsprechenden Elementen in FIG. 1 gleich sind, sind mit den gleichen Bezugszeichen versehen. Wie in Fig. 2 dargestellt ist, enthält das Substrat 28 eine N-Wanne 30 mit einer dünnen Schicht von Siliciumdioxid 32, das auf seiner Oberfläche gebildet wurde. Zonen mit eingelassenem Oxid ROX sind an den Rändern der N-Wanne angeordnet, um die N-Wanne elektrisch von dem Rest des Substrates zu isolieren, wie das bekannt ist. Wie aus Fig. 2 ersichtlich, sind der erste und zweite P-Kanal-Transistor 12 und 14 in der N-Wanne 30 gebildet. Der Transistor 12 schließt die Diffusionen P vom P-Typ der Source/Drain-Regionen ein, die kapazitive oder PN-Übergänge mit der N-Wanne 30 vom N-Leitfähigkeitstyp bilden, die als Kondensatoren C1 und C2 bezeichnet sind, und der Transitor 14 schließt die Diffusionen P vom P-Typ der Source/Drain-Zonen ein, die kapazitive oder PN-Übergänge mit der N-Wanne 30 vom N-Leitfähigkeitstyp bilden, die bezeichnet sind als Kondensator C3 und Kondensator C2, der beiden Transistoren 12 und 14 gmeinsam ist. Steuer- oder Gate- Elektroden für die Transistoren 12 und 14 sind mit G bezeichnet. Wie bekannt, können die für die Diffussionen vom P-Typ benutzten Fremdatome Boratome sein.
  • Die N-Kanal-Transistoren 18 und 20 werden an der Oberfläche des Substrates 28 außerhalb der N-Wanne 30 gebildet. Der Transistor 18 schließt Diffussionen N vom N-Typ der Source/Drain-Zonen ein, die kapazitive oder PN-Übergänge mit dem P-leitenden Silicium des Substrates 28 bilden, die als Kondensatoren C4 und C5 bezeichnet sind, und der Transistor 20 schließt Diffussionen des N-Typs der Source/Drain-Zonen ein, die kapazitive oder PN-Übergänge mit dem P-leitenden Silicium des Substrates 28 bilden, die bezeichnet sind als Kondensator C6 und als Kondensator C5, der den beiden Transistoren 18 und 20 gemeinsam ist. Die Steuer- oder Gate- Elektroden der Transistoren 18 und 20 sind mit G bezeichnet. Wie bekannt, können die für die Diffussionen vom N-Typ benutzten Fremdatome Arsen oder Phosphor sein.
  • Wie auch bekannt ist, ist die Zone unter den Gate- Elektroden an der Oberfläche des Halbleitersubstrates zwischen den Source/Drain-Zonen der Transistoren 12, 14, 18 und 20 die Kanalzone, welche bei Inversion die elektrische Leitung zwischen dem Knoten A und dem Anschluß erlaubt. Wenn daher die P-Kanal-Transistoren 12 und 14 eingeschaltet werden, fließt Strom zwischen dem Knoten A und dem Ausgangsanschluß AUS durch einen widerstandsbehafteten Pfad, der als R1 bezeichnet ist, der die P-Kanal-Transitoren 12 und 14 einschließt, wie aus der FIG. 2 der Zeichnungen zu ersehen ist, und wenn die N-Kanal- Transistoren 18 und 12 eingeschaltet werden, fließt Strom zwischen dem Knoten A und dem Ausgangsanschluß AUS durch einen widerstandsbehafteten Pfad, der mit R2 bezeichnet ist und die N- Kanal-Transistoren 18 und 20 einschließt.
  • Zum besseren Verständnis der Wirkungsweise der Erfindung wird auf das in Fig. 3 der Zeichnungen dargestellte Impulsprogramm Bezug genommen zusammen mit dein Schaltbild nach Fig. 1 und der Schnittansicht nach Fig. 2. Wie aus dem Diagramm nach Fig. 3 zu ersehen ist, in dem die Spannung über der Zeit aufgetragen ist an dem Eingangsanschluß EIN, dem Ausgangsanschluß und den Knoten A, B und C, besitzt, wenn die Spannung am Anschluß EIN 0 Volt ist, die Spannung an den Knoten A, B und C und an dem Anschluß den Wert Vdd oder 5 Volt, da jeder dieser Punkte der Verzögerungsschaltung mit dem Ausgang des Inverters 26 verbunden ist. Zur Zeit t&sub0; beginnt die Spannung auf den Wert Vdd anzusteigen, und wenn sie zum Zeitpunkt t&sub1; den Wert Vdd/2 erreicht, den angenäherten Schaltpunkt des Inverters 26, beginnt die Spannung am Ausgang des Inverters 26, d.h. am Knoten A, abzufallen aufgrund der Entladung des Knotens A durch den Inverter 26. Da die Spannung am Knoten A absinkt und die Spannung an den Steuerelektroden der N-Kanal-Transistoren 18 und 20 ansteigt, beginnt auch die Spannung am Knoten B abzufallen aufgrund des Einschaltens des Transistors 18. Mit dem Anhalten des Absinkens der Spannung am Knoten B und dem Ansteigen der Spannung an dem Eingangsanschluß EIN schalten die N-Kanal- Transitoren 20 und 24 ein, um die Spannung an dem Ausgangsanschluß und am Knoten C abzusenken, wie das in Fig. 3 gezeigt ist. Zum Zeitpunkt t&sub2; fällt die Spannung an dem Ausgangsanschluß auf Vdd/2 ab, wobei die Verzögerung des Signals von dem Eingangsanschluß EIN zu dem Ausgangsanschluß AUS gleich der Zeit t&sub2; minus der Zeit t&sub1; ist. Die Spannung an dem Ausgangsanschluß fällt danach zum Zeitpunkt t&sub3; auf 0 Volt ab, wobei die Spannung an dem Eingangsanschluß EIN den Wert Vdd besitzt.
  • Zum Zeitpunkt t&sub4; wird die Spannung an dem Eingangsanschluß EIN auf 0 Volt abgesenkt, wobei die Eingangsspannung zum Zeitpunkt t&sub5; den Wert Vdd/2 besitzt. Zum Zeitpunkt t&sub5; beginnt die Spannung am Knoten A aufgrund der von dem Inverter 26 empfangenen Ladung anzusteigen. Mit dein Ansteigen der Spannung am Knoten A und dem Abfallen der Spannung an dem Eingangsanschluß EIN, schaltet der P-Kanal-Transistor 12 ein, um mit dem Aufladen des Knotens C zu beginnen. Mit dem Anhäufen der Ladung auf dein Knoten C schalten die P-Kanal-Transistoren 14 und 22 ein, um mit dem Laden des Ausgangsanschlussen AUS und des Knotens B zu beginnen. Zum Zeitpunkt t&sub6; erreicht die Spannung an dem Ausgangsanschluß den Wert Vdd/2 und zum Zeitpunkt t&sub7; besitzt die Ausgangsspannung den vollen Wert der Versorgungsspannung von Vdd Volt.
  • Es sei bemerkt, daß, abhängig von den Eigenschaften der Schaltung, insbesondere von den P-Kanal-Transistoren 14 und 22, die Spannung am Knoten B früher oder später als die an dem Ausgangsanschluß AUS ansteigen kann oder gleichzeitig damit. Ebenfalls kann abhängig von den Eigenschaften der Schaltung, insbesondere von den N-Kanal-Transistoren 20 und 24, die Spannung am Knoten C zwischen den Zeitpunkten t&sub1; und t&sub3; früher oder später als die am Ausgangsanschluß abfallen. Es sei weiterhin bemerkt, daß die Abfallverzögerung und die Anstiegsverzögerung der Ausgangsspannung, wenn das erwünscht ist, ungleich gemacht werden können lediglich durch Andern der Eigenschaften der Transistoren in den beiden verschiedenen Wegen, d.h. die RC-Zeitkonstante, die durch den widerstandsbehafteten Pfad R1 und die Kondensatoren C1, C2 und C3 in der Reihenschaltung erzeugt wird, die die P-Kanal-Transistoren 12 und 14 einschließt, kann verschieden gemacht werden, von der RC-Zeitkonstanten, die durch den widerstandsbehafteten Pfad R2 und die Kondensatoren C4, C5 und C6 in der Reihenschaltung gemacht wird, die die N-Kanal-Transistoren 18 und 20 einschließt. Es sei auch bemerkt, daß das Hinzufügen des P-Kanal-Transistors 22 und des N-Kanal-Transistors 24 die Kapazität der beiden Pfade zwischen dem Knoten A und dem Ausgangsanschluß durch Hinzufügen der Kapazität am Knoten B bzw. am Knoten C merklich erhöht. Darüber hinaus werden durch Benutzen der Transistoren 22 und 24 der Knoten C bzw. der Knoten B entladen, um eine maximale Verzögerung bei dem nächsten Signalübergang sicherzustellen. Es ist bekannt, daß die Kapazitätswerte der Kondensatoren der Schaltung, wie z.B. der Kondensatoren C1, C2, C3, C4, C5 und C6, und die Widerstandswerte der Widerstände R1 und R2 durch Benutzen verschiedener Fremdatome als auch verschiedener Konzentrationen davon in dem Substrat, besonders in den Source/Drain- Zonen, geändert werden können oder durch Ändern der Größen der verschiedenen Elemente in der Schaltung, z.B. durch Benutzen unterschiedlicher beta-Verhältnisse, d.h. der Verhältnisse von Kanalbreite zu-länge. Daher kann, wenn das erwünscht ist, die Anstiegsverzögerung des Signals oder der Spannung an dem Ausgangsanschluß länger oder kürzer gemacht werden als die Abfallverzögerung oder sie können einander gleichgemacht werden, d.h. die Anstiegsverzögerung, Zeit t&sub6; minus Zeit t&sub5;, kann gleich sein der Abfallverzögerung, Zeit t minus Zeit t&sub1;, gemessen beim Spannungspegel Vdd/2, dem effektiven Schaltpunkt der Transistoren, wie das in Fig. 3 der Zeichnungen angegeben ist.
  • Um eine nichtinvertierende Verzögerungsschaltung gemäß den Lehren dieser Erfindung als auch eine länger Verzögerungsperiode bereitzustellen, kann das in FIG. 4 dargestellte Ausführungsbeispiel benutzt werden. In der Schaltung nach FIG. 4 sind Elemente, die denen der Schaltung nach FIg. 1 gleich sind, mit den gleichen Bezugszejchen bezeichnet. Die Signalverzögerungsschaltung nach FIG. 4 enthält eine erste Reihenschaltung, hei der die P-Kanal-Transistoren 12 und 14 und die hinzugefügten P-Kanal- Transistoren 12' und 14' zwischen dem Knoten A und dem Ausgangsanschluß angeschlossen sind, und eine zweite Reihenschaltung, bei der die N-Kanal-Transistoren 18 und 20 und die hinzugefügten N-Kanal-Transistoren 18' und 20' auch zwischen dem Knoten und dem Ausgangsanschluß angeschlossen sind. Der Knoten B' befindet sich an dem gemeinsamen Punkt zwischen den N-Kanal- Transistoren 20' und 18' und der Knoten B" befindet sich zwischen dem gemeinsmen Punkt" zwischen den N-Kanal-Transistoren 18' und 20'. Der Knoten C' befindet sich an dem gemeinsamen Punkt zwischen den P-Kanal-Transistoren 14' und 12' und der Knoten C" befindet sich an dem gemeinsamen Punkt zwischen den Transistoren 12'und 14'. Ein P-Kanal-Transistor 22" ist zwischen den Knoten B'und C' angeschlossen, und ein N-Kanal-Transistor 24' ist ebenfalls an die Knoten B'und C'angeschlossen. Ein P-Kanal- Transistor 22 "ist zwischen den Knoten B" und C" geschlossen, und ein N-Kanal-Transistor bei 24" ist ebenfalls zwischen den Knoten B" und C" angeschlossen.
  • Die Signalverzögerungsschaltung nach FIG. 4 schließt auch einen zweiten Inverter 26' ein, dessen Eingang mit dem Knoten A und dessen Ausgang mit einem Anschluß EIN' verbunden ist, der an die Steuer- oder Gate- Elektroden jedes der Transistoren angeschlossen ist, die zwischen dem Knoten A und dem Ausgangsanschluß angeschlossen sind. Eine höhere Steuerspannung wird bereitgestellt durch Verbinden dieser Steuerelektroden mit dein Ausgang des zweiten Inverters 26' anstatt mit dem Eingangsanschluß EIN.
  • Ein dritter Inverter 26", bei dem ein Eingang mit dem Ausgangsanschluß verbinden ist und ein Ausgang mit dem Ausgangsanschluß , ist vorgesehen, um ein nichtinvertiertes Ausgangssignal zu erzeugen. Es versteht sich, daß zusätzliche Verzögerungsstufen gemäß der Lehre dieser Erfindung zwischen den Knoten A und den Ausgangsanschluß eingefügt werden können, wenn noch größere Verzögerungszeiten gefordert werden.
  • Die Schaltung nach FIG. 4 arbeitet in der gleichen Weise wie die nach FIG. 1, außer daß zusätzliche Stufen vorgesehen wurden, um die RC-Zeitkonstante der Schaltung zu erhöhen.
  • Es sei bemerkt, daß die SignalVerzögerungsschaltung der vorliegenden Erfindung für eine Ausgangsspannung sorgt, die sich zwischen der vollen Versorgungsspannung Vdd und Masse bewegt im Hinblick auf die Verwendung der P-Kanal-Transistoren zum Laden des Ausgangsanschlusses AUS und der Verwendung der N-Kanal- Transistoren zum Entladen des Ausgangsanschlusses AUS.
  • Es ist ersichtlich, daß eine Signalverzögerungsschaltung offenbart wurde, die nur einen Inverter erfordert und daher eine minimale Schaltleistung erfordert, bis zu 50 % weniger Leistung pro Verzögerungseinheit, und die in einem sehr kleinen Flächenbereich des Halbleitersubstrats für eine Verzögerung pro Nanosekunde hergestellt werden kann aufgrund der Anordnung der CMOS-Transistoren in der Schaltung bis zu einer zweimal höheren Verzögerung pro Flächeneinheit. Darüber hinaus kann die Verzögerungsschaltung, die sehr nützlich ist in einem Umfeld für automatisches Design, leicht erweitert werden, um die gewünschten Verzögerungsperioden bereitzustellen, während die Fragen der Testbarkeit verringert werden, da nur ein Pfad, d.h. der Pfad mit dem N-Kanal-Bauelement oder der Pfad mit dem P-Kanal- Bauelement, während eines Zyklus leitet, um Fehlermechanismen einfacher zu erkennen. Ebenso sorgt diese Verzögerungsschaltung für eine flexible Implementierung einer asymmetrischen Verzögerung zwischen der Anstiegsverzögerung und der Abfallverzögerung des Eingangssignals.

Claims (10)

1. Signalverzögerungsschaltung, umfassend
erste (16) und zweite (10) Schaltungen, die zwischen einem ersten und zweiten Anschluß parallel geschaltet sind, wobei die erste Schaltung in Reihe geschaltete erste (18) und zweite (20) Transistoren eines gegebenen Leitfähigkeitstyps einschließt und die zweite Schaltung in Reihe geschaltete dritte (12) und vierte (14) Transistoren eines Leitfähgigkeitstyps, der dem gegebenen Leitfähigkeitstyp entgegengesetzt ist,
einen fünften Transistor (24) des gegebenen Leitfähigkeitstyps, der an einen ersten gemeinsamen Knoten (B) zwischen den ersten und zweiten Transistoren und einem gemeinsamen Knoten (C) zwischen den dritten und vierten Transistoren angeschlosssen ist,
einen sechsten Transistor (22) des entgegengesetzen Leitfähigkeitstyps, der an den ersten gemeinsamen Knoten (B) zwischen den ersten und zweiten Transistoren und dem zweiten gemeinsamen Knoten (C) zwischen den dritten und vierten Transistoren angeschlossen ist,
Mittel (26) zum Anlegen eines gegebenen Signals an den ersten Anschluß,
Mittel zum Anlegen eines Signals, das das Komplement des gegebenen Signals ist, an die Steuerelektroden der Transistoren, so daß das gegebene Signal zwischen den ersten und zweiten Anschlüssen verzögert wird.
2. Signalverzögerungsschaltung nach Anspruch 1, bei der die ersten, zweiten und fünften Transistoren N-Kanal-Feldeffekttransistoren sind und die dritten, vierten und sechsten Transistoren P-Kanal-Feldeffekttransistoren sind.
3. Signalverzögerungsschaltung nach Anspruch 2, die einen Inverter (26) einschließt mit einem Ausgang und einem Eingang, wobei die Signale von dem Eingang und dem Ausgang des Inverters abgenommen werden.
4. Signalverzögerungsschaltung nach Anspruch 3' bei der der Ausgang des Inverters mit den parallel angeordneten ersten und zweiten Schaltungen verbunden ist, und der Eingang des Inverters mit den Steuerelektroden der Transistoren verbunden ist.
5. Signalverzögerungsschaltung nach Anspruch 3, bei dem der Eingang eines weiteren Inverters (26') mit den parallel angeordneten ersten und zweiten Schaltungen verbunden ist und der Ausgang des Inverters mit den Steuerelektroden der Transistoren.
6. Signalverzögerungsschaltung nach Anspruch 5, weiter einschließend einen dritten Inverter (26") mit einem Eingang und einem Ausgang, wobei die ersten und zweiten Schaltungen an einem Ende mit dem Eingang des ersten Inverters und an dem anderen Ende mit dem Eingang des dritten Inverters verbunden sind und der Ausgang des dritten Inverters mit einem Ausgangsanschluß verbunden ist.
7. Signalverzögerungschaltung nach Anspruch 6, bei der die Inverter P-Kanal- und N-Kanal-Feldeffekttransistoren einschließen.
8.Signalverzögerungsschaltung nach Anspruch 1, bei der die erste Schaltung einen ersten Widerstand (R1) besitzt mit einem ersten Wert und die zweiten Schaltung einen zweiten Widerstand (R2), der einen zweiten Wert besitzt, der von dem des ersten Wertes verschieden ist, und jeder der Transistoren (12, 14, 18 20, 22, 24) ein Feldeffekttransistor ist, der Source/ Drain-Zonen aufweist, die mit einem Halbleitersubstrat einen kapazitiven PN-Übergang bilden, wobei die PN-Übergänge einen ersten Kondensator (C1, C2, C3) bilden, der einen ersten Wert aufweist, wenn die Transistoren des gegebenen Leitfähigkeitstyps eingeschaltet sind, und die PN-Übergänge einen zweiten Kondensator (C4 ,C5 ,C6) bilden, der einen zweiten Wert aufweist, wenn die Transistoren des entgegengesetzten Leitfähigkeittyps eingeschaltet sind, der sich von dem Wert des ersten Kondensators unterscheidet.
9. Signalverzögerungsschaltung nach einem der vorhergehenden Ansprüche, bei der die ersten (18) und zweiten (20) Transistoren N-Kanal-Feldeffekttransistoren sind, die dritten (12) und vierten (14) Transistoren P-Kanal-Feldeffekttransistoren sind, der fünfte Transistor (24) ein N-Kanal- Feldeffekttransistor ist, dessen eines Ende den ersten gemeinsamen Knoten (B) einschließt wobei der erste gemeinsame Knoten eine Diffusionszone vom N-Leitfähigkeitstyp ist, die einen PN-Übergang mit einem P leitenden Halbleitersubstrat (28) bildet, und der sechste Transistor (22) ein P-Kanal-Feldeffekttransistor ist, dessen eines Ende den zweiten gemeinsamen Knoten (C) einschließt, wobei der zweite gemeinsame Knoten eine Diffusionszone vom P-Leitfähigkeitstyp ist, die einen PN-Übergang mit einem N-leitenden Halbleitersubstrat bildet.
10. Signalverzögerungsschaltung nach Anspruch 9, bei der das N-leitende Halbleitersubstrat eine N-Wanne ist, die in einem P-leitenden Halbleitersubstrat angeordnet ist.
DE88119927T 1987-12-30 1988-11-30 Signalverzögerungsschaltung. Expired - Fee Related DE3881855T2 (de)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926074A (en) * 1987-10-30 1990-05-15 North American Philips Corporation Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor
US4897563A (en) * 1988-08-01 1990-01-30 Itt Corporation N-way MMIC redundant switch
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
SG192532A1 (en) 2008-07-16 2013-08-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US11683029B1 (en) * 2022-01-18 2023-06-20 Nxp B.V. Charge injection protection devices and methods for input/output interfaces

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986041A (en) * 1974-12-20 1976-10-12 International Business Machines Corporation CMOS digital circuits with resistive shunt feedback amplifier
JPS5648715A (en) * 1979-09-28 1981-05-02 Nec Corp Delay signal generating circuit
JPS5772429A (en) * 1980-10-22 1982-05-06 Toshiba Corp Semiconductor integrated circuit device
JPS57133712A (en) * 1981-02-12 1982-08-18 Fujitsu Ltd Constituting method of delay circuit in master slice ic
JPS5894232A (ja) * 1981-11-30 1983-06-04 Toshiba Corp 半導体アナログスイッチ回路
JPS58111429A (ja) * 1981-12-24 1983-07-02 Nec Corp 遅延回路
US4430587A (en) * 1982-01-13 1984-02-07 Rockwell International Corporation MOS Fixed delay circuit
JPS58184822A (ja) * 1982-03-31 1983-10-28 Fujitsu Ltd 入力回路
US4473761A (en) * 1982-04-23 1984-09-25 Motorola, Inc. Solid state transmission gate
US4476401A (en) * 1983-01-31 1984-10-09 Motorola, Inc. Write strobe generator for clock synchronized memory
US4508983A (en) * 1983-02-10 1985-04-02 Motorola, Inc. MOS Analog switch driven by complementary, minimally skewed clock signals
JPS60102017A (ja) * 1983-11-09 1985-06-06 Fujitsu Ltd 遅延回路
US4700089A (en) * 1984-08-23 1987-10-13 Fujitsu Limited Delay circuit for gate-array LSI
US4694205A (en) * 1985-06-03 1987-09-15 Advanced Micro Devices, Inc. Midpoint sense amplification scheme for a CMOS DRAM

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Publication number Publication date
JPH01206722A (ja) 1989-08-18
EP0322577A3 (en) 1989-11-02
EP0322577B1 (de) 1993-06-16
US4812688A (en) 1989-03-14
JPH0654864B2 (ja) 1994-07-20
DE3881855D1 (de) 1993-07-22
EP0322577A2 (de) 1989-07-05

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