JPS60102017A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS60102017A JPS60102017A JP58209206A JP20920683A JPS60102017A JP S60102017 A JPS60102017 A JP S60102017A JP 58209206 A JP58209206 A JP 58209206A JP 20920683 A JP20920683 A JP 20920683A JP S60102017 A JPS60102017 A JP S60102017A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay time
- capacitor
- input signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00136—Avoiding asymmetry of delay for leading or trailing edge; Avoiding variations of delay due to threshold
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、遅延回路に関し、特に入力信号の立ち上がシ
時および立ち下がシ時の遅延時間ｉ 一致させ、あるい
はそ扛ぞれの遅延時間を任意に設定できるようにした遅
延回路に関する。
時および立ち下がシ時の遅延時間ｉ 一致させ、あるい
はそ扛ぞれの遅延時間を任意に設定できるようにした遅
延回路に関する。
技術の背景
例えば、ある信号とこの信号を遅延させた信号との排他
的論理和演算を行なうことにょシ、ある信号の立ち上が
り時および立ち下がり時に対応してそれぞれパルス信号
を発生させることができる。そして、このようなパルス
信号は例えば半導体記憶装置のアクセスタイムを短縮す
るため等に使用される。この嚇合には該半導体記憶装置
に入力されるアドレス信号の変化時点に対応して該パル
ス信号が生成される。したがって、このようなパルス信
号はアドレス信号の立ち上がシ時点で発生する場合にも
また立ち下がり時点で発生する場合にも同じ条件０例え
ば同じパルス幅で発生することが必要とされる。このた
め、このようなパルス信号を発生するために用いらｆＬ
る遅延回路としては入力信号の立ち上がシ時点における
遅延時間と立ち下がシ時点における遅延時間とが等しく
なることが要求される。
的論理和演算を行なうことにょシ、ある信号の立ち上が
り時および立ち下がり時に対応してそれぞれパルス信号
を発生させることができる。そして、このようなパルス
信号は例えば半導体記憶装置のアクセスタイムを短縮す
るため等に使用される。この嚇合には該半導体記憶装置
に入力されるアドレス信号の変化時点に対応して該パル
ス信号が生成される。したがって、このようなパルス信
号はアドレス信号の立ち上がシ時点で発生する場合にも
また立ち下がり時点で発生する場合にも同じ条件０例え
ば同じパルス幅で発生することが必要とされる。このた
め、このようなパルス信号を発生するために用いらｆＬ
る遅延回路としては入力信号の立ち上がシ時点における
遅延時間と立ち下がシ時点における遅延時間とが等しく
なることが要求される。
従来技術と問題点
第１図は、従来形の遅延回路の１例としてのディレード
インバータ回路を示す。同図の回路においては、入力（
ｆｉ号Ｖｉｎが抵抗几１とコンデンサＣ１からなる積分
［ＬＪｌ路で遅延さｎ、ＰチャンネルＭｉｓ）ランジス
タＱ１およびＮチャンネルＭＩＳトランジスタＱ２から
なるＣＭＩＳインノ（−夕によって整形されて出力され
る。
インバータ回路を示す。同図の回路においては、入力（
ｆｉ号Ｖｉｎが抵抗几１とコンデンサＣ１からなる積分
［ＬＪｌ路で遅延さｎ、ＰチャンネルＭｉｓ）ランジス
タＱ１およびＮチャンネルＭＩＳトランジスタＱ２から
なるＣＭＩＳインノ（−夕によって整形されて出力され
る。
第１図の遅延回路においては１人力化号Ｖｉｎの立ち上
がシ時点における遅延時間と立ち下がシ時点における遅
延時間とを等しくすることができるが、抵抗比１の半導
体チップ上における占有面積が太きくな９１回路の集積
度を向上させることが困難であるという不都合があった
。
がシ時点における遅延時間と立ち下がシ時点における遅
延時間とを等しくすることができるが、抵抗比１の半導
体チップ上における占有面積が太きくな９１回路の集積
度を向上させることが困難であるという不都合があった
。
第２図は、他の従来形の遅延回路としてのディレードイ
ンバータ回路を示す。同図の回路においては、入力信号
ＶｉｎはＮチャンネルＭｉｓ ）ランジスタＱ３のソー
スドレイン間の抵抗とコンデンサＣ２とによって構成さ
れる積分回路によって遅延され、ＰチャンネルＭＩＳト
ランジスタＱ４およびＮチャンネルＭＩＳ）ランジスタ
Ｑ５からなる０Ｍ１Ｂインバータによって整形さｎた後
出力される。
ンバータ回路を示す。同図の回路においては、入力信号
ＶｉｎはＮチャンネルＭｉｓ ）ランジスタＱ３のソー
スドレイン間の抵抗とコンデンサＣ２とによって構成さ
れる積分回路によって遅延され、ＰチャンネルＭＩＳト
ランジスタＱ４およびＮチャンネルＭＩＳ）ランジスタ
Ｑ５からなる０Ｍ１Ｂインバータによって整形さｎた後
出力される。
第２図の遅延回路においては、第１図の一回路のように
抵抗素子を用いないから回路の集積度が低下することは
少ないが、入力信号Ｖｉｎの立ち上がシ時点における遅
延時間と立ち下がシ時点における遅延時間とが等しくな
らないという不都合があった。すなわち１人力化号Ｖｉ
ｎが低レベルから高レベルに立ち上がる場合には、コン
デンサＣ２の両端電圧が上昇するに応じてトランジスタ
Ｑ３のｙｍが小さくな９時定叡が大きくなるため遅延時
間が犬きくなる。ところが、入力信号Ｖｉｎが高レベル
から低レベルに立ち下がる場合にはトランジスタＱ３が
オン状態となシ、コンデンサＣ２の電荷が急速に構成さ
れるため遅延時間がかなり短かくなる。
抵抗素子を用いないから回路の集積度が低下することは
少ないが、入力信号Ｖｉｎの立ち上がシ時点における遅
延時間と立ち下がシ時点における遅延時間とが等しくな
らないという不都合があった。すなわち１人力化号Ｖｉ
ｎが低レベルから高レベルに立ち上がる場合には、コン
デンサＣ２の両端電圧が上昇するに応じてトランジスタ
Ｑ３のｙｍが小さくな９時定叡が大きくなるため遅延時
間が犬きくなる。ところが、入力信号Ｖｉｎが高レベル
から低レベルに立ち下がる場合にはトランジスタＱ３が
オン状態となシ、コンデンサＣ２の電荷が急速に構成さ
れるため遅延時間がかなり短かくなる。
すなわち、第２図の遅延回路においては、入力信号Ｖｉ
ｎの立ち上が９時点における遅延時間が常に立ち下がり
時点における遅延時間よりもかなり大きくなシ１人力信
号と出力１δ号の時間幅も一致しなくなるという不都合
もあった。
ｎの立ち上が９時点における遅延時間が常に立ち下がり
時点における遅延時間よりもかなり大きくなシ１人力信
号と出力１δ号の時間幅も一致しなくなるという不都合
もあった。
発明の目的
本発明の目的は、前述の従来形における問題点Ｖｒ−鑑
み、遅延回路に、おいて、積分回路を構成する抵抗素子
をＰチャンネルＭ１８）ランジスタとＮチャンネルＭＩ
Ｓ）う／ジスタとを並列接続して構成するという構想に
基づき、入力信号の立ち。
み、遅延回路に、おいて、積分回路を構成する抵抗素子
をＰチャンネルＭ１８）ランジスタとＮチャンネルＭＩ
Ｓ）う／ジスタとを並列接続して構成するという構想に
基づき、入力信号の立ち。
上がυ時点における遅延時間と立ち下が多時点における
遅延時間とを一致させ、あるいは任意の比率に設定でき
るようにすることにある。
遅延時間とを一致させ、あるいは任意の比率に設定でき
るようにすることにある。
発明の構成
そしてこの目的は１本発明によれば、ＰチャンネルＭＩ
Ｓトランジスタのドレインソース間回路で構成される抵
抗回路およびＮチャンネルＭＩＳトランジスタのドレイ
ンソース間回路で構成される抵抗回路を並列接続してな
る抵抗素子とキャパシタとを有する積分回路、および該
積分回路出力を整形する整形回路を具備する遅延回路を
提供することによって達成さする。
Ｓトランジスタのドレインソース間回路で構成される抵
抗回路およびＮチャンネルＭＩＳトランジスタのドレイ
ンソース間回路で構成される抵抗回路を並列接続してな
る抵抗素子とキャパシタとを有する積分回路、および該
積分回路出力を整形する整形回路を具備する遅延回路を
提供することによって達成さする。
発明の実施例
以下１図面により本発明の詳細な説明する。
第３図は、本発明の１実施例に係わる遅延回路としての
ディレードインバータ回路を示す。同図の回路は、Ｎチ
ャンネルＭＩＳトランジスターＱ６とＰチャンネルＭＩ
Ｓ）う／ラスタＱ９との並列回路を抵抗素子とし、該抵
抗素子をコンデンサＣ３とを組み合わせてｔｒｉ成した
積分回路を有する。また。
ディレードインバータ回路を示す。同図の回路は、Ｎチ
ャンネルＭＩＳトランジスターＱ６とＰチャンネルＭＩ
Ｓ）う／ラスタＱ９との並列回路を抵抗素子とし、該抵
抗素子をコンデンサＣ３とを組み合わせてｔｒｉ成した
積分回路を有する。また。
該積分回路の出力にはＰチャンネルＭＩＳ）ランジスタ
ＱａおよびＮチャンネルＭ１８）ランジスタＱ９を具備
する０Ｍｌ５インバータが接続されている。トランジス
タＱ６のゲートは例えば＋５ｖの電源ＶＣＣに接←ＩＬ
され、トランジスタＱ９のゲートは例えば０■の１Ｅ源
Ｖ８ｇに接続されている。
ＱａおよびＮチャンネルＭ１８）ランジスタＱ９を具備
する０Ｍｌ５インバータが接続されている。トランジス
タＱ６のゲートは例えば＋５ｖの電源ＶＣＣに接←ＩＬ
され、トランジスタＱ９のゲートは例えば０■の１Ｅ源
Ｖ８ｇに接続されている。
第３図の遅延回路においては、入力信号Ｖｉｎが低レベ
ルから高レベルに立ち上がシコンデンサＯｓｋ充ｆニす
る場合には、ＮチャンネルＭＩＳ ）ランジスタＱ６の
ｙｍが小さくなシ、これに対してＰチャンネルＭＩＳ
）ランジスタＱ９のｙｍが大きくなりで、コンデンサＣ
３は主にＰチャンネルＭＩＳトランジスタＱ９のソース
ドレイン間回路を介して充電される。逆に、入力信号Ｖ
ｉｎが高レベルから低レベルに立ち下がる場合には、Ｐ
チャンネルＭｉｓトランジスタＱ９のｙｍが小となシＮ
チャンネルＭＩＳトランジスタＱ６の１ｍが大きくなる
ため、コンデンサＣ３の電荷が主にＮチャ／ネルＭＩＳ
）ランジスタＱ６のソースドレイン間回路を介して放電
される。したがって、ＮチャンネルＭｉｓ）ランジスタ
Ｑ６とＰチャンネルＭＩＳトランジスタＱ７の同一バイ
アス電圧時におけるｙｍを等しくしておくことにょシ入
力信号Ｖｉｎの立ち上がシ時点における遅延時間と立ち
下がシ時点における遅延時間とを等しくすることがロエ
能になる。
ルから高レベルに立ち上がシコンデンサＯｓｋ充ｆニす
る場合には、ＮチャンネルＭＩＳ ）ランジスタＱ６の
ｙｍが小さくなシ、これに対してＰチャンネルＭＩＳ
）ランジスタＱ９のｙｍが大きくなりで、コンデンサＣ
３は主にＰチャンネルＭＩＳトランジスタＱ９のソース
ドレイン間回路を介して充電される。逆に、入力信号Ｖ
ｉｎが高レベルから低レベルに立ち下がる場合には、Ｐ
チャンネルＭｉｓトランジスタＱ９のｙｍが小となシＮ
チャンネルＭＩＳトランジスタＱ６の１ｍが大きくなる
ため、コンデンサＣ３の電荷が主にＮチャ／ネルＭＩＳ
）ランジスタＱ６のソースドレイン間回路を介して放電
される。したがって、ＮチャンネルＭｉｓ）ランジスタ
Ｑ６とＰチャンネルＭＩＳトランジスタＱ７の同一バイ
アス電圧時におけるｙｍを等しくしておくことにょシ入
力信号Ｖｉｎの立ち上がシ時点における遅延時間と立ち
下がシ時点における遅延時間とを等しくすることがロエ
能になる。
これとは逆に、各トランジスタＱ６およびＱ７のｙｍを
適切な値に設定することにょシ、入力信号Ｖｉｎの立ち
上がり時と立ち下がシ時の時定数を意図的に変え、立ち
上がシ時点における遅延時間と立ち下がシ時点における
遅延時間とを変えることも可能になる。
適切な値に設定することにょシ、入力信号Ｖｉｎの立ち
上がり時と立ち下がシ時の時定数を意図的に変え、立ち
上がシ時点における遅延時間と立ち下がシ時点における
遅延時間とを変えることも可能になる。
第４図は１以上の各遅延回路の入力１言号Ｖｉｎと各出
力信号Ｖｏｕ ｔ （１） 、 Ｖｏｕ ｔ （２）
、 Ｖｏｕ ｔ （３） との関係を示す。同図から明
らかなように、第３図の回路によれば、占有面積の大き
な抵抗累子を用いることなく入力信号Ｖｉｎの立ち上が
シ時点における遅延時間と立ち下がシ時点における遅延
時Ｔｏ’１−と全必要に応じて等しくすることができる
。
力信号Ｖｏｕ ｔ （１） 、 Ｖｏｕ ｔ （２）
、 Ｖｏｕ ｔ （３） との関係を示す。同図から明
らかなように、第３図の回路によれば、占有面積の大き
な抵抗累子を用いることなく入力信号Ｖｉｎの立ち上が
シ時点における遅延時間と立ち下がシ時点における遅延
時Ｔｏ’１−と全必要に応じて等しくすることができる
。
発明の効果
このように６本発明によれば、積分回路を２イ固のＭＩ
Ｓトランジスタと１１固のコンデンサとによって構成し
たため、入力信号の立ち上がり時点における遅延時間と
立ち下がシ時点Ｑておける遅延時間とを等しくシ、ある
いは任意の比率に設定することが可能になると共に１回
路の専有面積を少なくして集積度全向上させることが可
能になる。
Ｓトランジスタと１１固のコンデンサとによって構成し
たため、入力信号の立ち上がり時点における遅延時間と
立ち下がシ時点Ｑておける遅延時間とを等しくシ、ある
いは任意の比率に設定することが可能になると共に１回
路の専有面積を少なくして集積度全向上させることが可
能になる。
第１図および第２図はそれぞれ従来形の遅延回路を示す
電気回路図、第３図は本発明の１実施例に係わる遅延回
路を示す電気回路図、そして、第４図は各遅延回路の入
力信号と出力信号との時間関係を示す波形図である。 Ｑ！、 Ｑｚ・・・＋ Ｑｅ・・・トランジスタ。 Ｒ１・・・抵抗。 Ｃ’ １．０２ ＋ ０３・・・コンデンサ。 第１図 ｒｒ 第２図 ｓｓ 第３図 ｒｒ 第４図
電気回路図、第３図は本発明の１実施例に係わる遅延回
路を示す電気回路図、そして、第４図は各遅延回路の入
力信号と出力信号との時間関係を示す波形図である。 Ｑ！、 Ｑｚ・・・＋ Ｑｅ・・・トランジスタ。 Ｒ１・・・抵抗。 Ｃ’ １．０２ ＋ ０３・・・コンデンサ。 第１図 ｒｒ 第２図 ｓｓ 第３図 ｒｒ 第４図
Claims (1)
- ＰチャンネルＭＩ８）ランジスタのドレインソース間回
路で構成される抵抗回路およびＮチャンネルＭｉｓ）ラ
ンジスタのドレインソース間回路で構成される抵抗回路
を並列接続してなる抵抗素子とキャパシタとを有する積
分回路、および該積分回路出力を整形する整形回路を具
備する遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209206A JPS60102017A (ja) | 1983-11-09 | 1983-11-09 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209206A JPS60102017A (ja) | 1983-11-09 | 1983-11-09 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60102017A true JPS60102017A (ja) | 1985-06-06 |
Family
ID=16569106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209206A Pending JPS60102017A (ja) | 1983-11-09 | 1983-11-09 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102017A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114321A (ja) * | 1985-11-13 | 1987-05-26 | Matsushita Electric Ind Co Ltd | 高速走査パルス発生装置 |
| EP0322577A2 (en) * | 1987-12-30 | 1989-07-05 | International Business Machines Corporation | Signal delay circuit |
| JPH02171018A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | デューティ比補正回路 |
| US5059838A (en) * | 1989-01-17 | 1991-10-22 | Kabushiki Kaisha Toshiba | Signal delay circuit using charge pump circuit |
| WO2005074134A1 (en) * | 2004-01-28 | 2005-08-11 | Koninklijke Philips Electronics N.V. | A delay circuit |
-
1983
- 1983-11-09 JP JP58209206A patent/JPS60102017A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114321A (ja) * | 1985-11-13 | 1987-05-26 | Matsushita Electric Ind Co Ltd | 高速走査パルス発生装置 |
| EP0322577A2 (en) * | 1987-12-30 | 1989-07-05 | International Business Machines Corporation | Signal delay circuit |
| JPH02171018A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | デューティ比補正回路 |
| US5059838A (en) * | 1989-01-17 | 1991-10-22 | Kabushiki Kaisha Toshiba | Signal delay circuit using charge pump circuit |
| WO2005074134A1 (en) * | 2004-01-28 | 2005-08-11 | Koninklijke Philips Electronics N.V. | A delay circuit |
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