JPH09135157A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH09135157A JPH09135157A JP31726495A JP31726495A JPH09135157A JP H09135157 A JPH09135157 A JP H09135157A JP 31726495 A JP31726495 A JP 31726495A JP 31726495 A JP31726495 A JP 31726495A JP H09135157 A JPH09135157 A JP H09135157A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- power supply
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】素子の製造ばらつき、動作時の環境温度によら
ず、パワーオンリセットのかかる電圧を一定とするパワ
ーオンリセット回路の提供。 【解決手段】ゲートが電圧源、ソースが接地された第１
のトランジスタと第１のトランジスタと電圧源に接続さ
れた第１の抵抗と、第１のトランジスタのドレインがゲ
ートに接続され、ソースが接地された第２のトランジス
タと、第２のトランジスタのドレインと電圧源に接続さ
れた第２の抵抗で構成された定電圧出力回路と、電源電
圧の一次式で表わされる電圧を発生する回路と、電圧比
較回路と、を備える。
ず、パワーオンリセットのかかる電圧を一定とするパワ
ーオンリセット回路の提供。 【解決手段】ゲートが電圧源、ソースが接地された第１
のトランジスタと第１のトランジスタと電圧源に接続さ
れた第１の抵抗と、第１のトランジスタのドレインがゲ
ートに接続され、ソースが接地された第２のトランジス
タと、第２のトランジスタのドレインと電圧源に接続さ
れた第２の抵抗で構成された定電圧出力回路と、電源電
圧の一次式で表わされる電圧を発生する回路と、電圧比
較回路と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明はパワーオンリセット
回路に関し、特にＭＯＳ型半導体集積回路を用いたパワ
ーオンリセット回路に関する。
回路に関し、特にＭＯＳ型半導体集積回路を用いたパワ
ーオンリセット回路に関する。
【０００２】
【従来の技術】従来のパワーオンリセット回路として、
図６に示すようなものがある。また、図７は、図６の回
路の動作を説明するための電圧波形を示す図である。
図６に示すようなものがある。また、図７は、図６の回
路の動作を説明するための電圧波形を示す図である。
【０００３】図６を参照して、このパワーオンリセット
回路は、抵抗Ｒ、容量Ｃ及びダイオードＤからなる積分
回路と、波形整形用のインバータ回路21とから構成され
ている。より詳細には、抵抗Ｒの一端もしくはダイオー
ドＤのアノードは電圧源ＶＤＤに接続され、抵抗Ｒの他
端は容量Ｃを介して接地されている。そして、この容量
Ｃと抵抗ＲもしくはダイオードＤの接続点がインバータ
回路21を介して出力端子に接続され、パワーオンリセッ
ト信号として出力される。
回路は、抵抗Ｒ、容量Ｃ及びダイオードＤからなる積分
回路と、波形整形用のインバータ回路21とから構成され
ている。より詳細には、抵抗Ｒの一端もしくはダイオー
ドＤのアノードは電圧源ＶＤＤに接続され、抵抗Ｒの他
端は容量Ｃを介して接地されている。そして、この容量
Ｃと抵抗ＲもしくはダイオードＤの接続点がインバータ
回路21を介して出力端子に接続され、パワーオンリセッ
ト信号として出力される。
【０００４】図６に示すパワーオンリセット回路におい
ては、抵抗ＲもしくはダイオードＤと容量Ｃによる時定
数を電圧源ＶＤＤの立ち上がり時定数より大きく設定す
る。
ては、抵抗ＲもしくはダイオードＤと容量Ｃによる時定
数を電圧源ＶＤＤの立ち上がり時定数より大きく設定す
る。
【０００５】そして、電圧源ＶＤＤの電圧が、図７のａ
に示すように変化すると、インバータ論理素子（回路）
21の入力は、抵抗ＲもしくはダイオードＤと容量により
図７のｂ（インバータ回路21の入力電圧）に示すように
変化する。
に示すように変化すると、インバータ論理素子（回路）
21の入力は、抵抗ＲもしくはダイオードＤと容量により
図７のｂ（インバータ回路21の入力電圧）に示すように
変化する。
【０００６】このとき、インバータ論理素子21の入力電
圧ｂが、そのしきい値電圧（論理しきい値電圧）を超え
ると出力端子Ｃは、前の状態の反転信号、すなわち図７
のＣ（出力端子の電圧）に示すようなリセット信号を出
力する。上記のように、この従来のパワーオンリセット
回路は、ＣＭＯＳ型ＩＣの入力インピーダンスが高いこ
とを利用して、その入力回路に大きな時定数の積分回路
を設け、電圧源ＶＤＤの立ち上がり時に所定の遅れ時間
を作り、これをパルス信号（図７のＣ）として取り出す
ようにしたものである。
圧ｂが、そのしきい値電圧（論理しきい値電圧）を超え
ると出力端子Ｃは、前の状態の反転信号、すなわち図７
のＣ（出力端子の電圧）に示すようなリセット信号を出
力する。上記のように、この従来のパワーオンリセット
回路は、ＣＭＯＳ型ＩＣの入力インピーダンスが高いこ
とを利用して、その入力回路に大きな時定数の積分回路
を設け、電圧源ＶＤＤの立ち上がり時に所定の遅れ時間
を作り、これをパルス信号（図７のＣ）として取り出す
ようにしたものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のパワーオンリセット回路では、抵抗Ｒもしくはダイ
オードＤと容量Ｃで構成される積分回路により、リセッ
トがかかる電圧範囲を制御するような構成とされている
ため、その電圧範囲は容量Ｃによる充電時間に影響され
ることになり、安定度には限界がある。
来のパワーオンリセット回路では、抵抗Ｒもしくはダイ
オードＤと容量Ｃで構成される積分回路により、リセッ
トがかかる電圧範囲を制御するような構成とされている
ため、その電圧範囲は容量Ｃによる充電時間に影響され
ることになり、安定度には限界がある。
【０００８】このため、製造プロセス時における抵抗及
び容量のバラツキや、動作時の環境温度等によりパワー
オンリセットのかかる電圧が影響を受け、リセット電圧
を安定に制御することができないという問題があった。
び容量のバラツキや、動作時の環境温度等によりパワー
オンリセットのかかる電圧が影響を受け、リセット電圧
を安定に制御することができないという問題があった。
【０００９】従って、本発明の目的は、上記従来技術の
問題点を解消し、素子の製造ばらつき、動作時の環境温
度に依存することなく、パワーオンリセットのかかる電
圧を制御することを可能とするパワーオンリセット回路
を提供することにある。
問題点を解消し、素子の製造ばらつき、動作時の環境温
度に依存することなく、パワーオンリセットのかかる電
圧を制御することを可能とするパワーオンリセット回路
を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＭＯＳトランジスタと抵抗素子からなり
基準電圧を出力する基準電圧発生回路と、電源電圧を分
圧する分圧回路と、前記基準電圧発生回路の出力電圧と
前記分圧回路の出力電圧とを比較し、比較結果に基づき
リセット信号を出力する比較手段と、を備え、前記リセ
ット信号出力時の前記電源電圧を温度及び素子変動に依
存せずに略一定としたことを特徴とするパワーオンリセ
ット回路を提供する。
め、本発明は、ＭＯＳトランジスタと抵抗素子からなり
基準電圧を出力する基準電圧発生回路と、電源電圧を分
圧する分圧回路と、前記基準電圧発生回路の出力電圧と
前記分圧回路の出力電圧とを比較し、比較結果に基づき
リセット信号を出力する比較手段と、を備え、前記リセ
ット信号出力時の前記電源電圧を温度及び素子変動に依
存せずに略一定としたことを特徴とするパワーオンリセ
ット回路を提供する。
【００１１】本発明は、電源電圧をインピーダンス素子
で分圧する回路と基準電圧器（定電圧出力回路）と電圧
比較器で構成し、基準電圧器をゲートが電圧源、ソース
が接地された第１のトランジスタと第１のトランジスタ
のドレインと電圧源に接続された第１の抵抗と、第１の
トランジスタのドレインがゲートに接続され、ソースが
接地された第２のトランジスタと、第２のトランジスタ
のドレインと電圧源に接続された第２の抵抗で構成し、
製造ばらつき温度変動によらず、ある一定の電源電圧に
達した時に確実にリセットパルスを出力するようにして
いる。
で分圧する回路と基準電圧器（定電圧出力回路）と電圧
比較器で構成し、基準電圧器をゲートが電圧源、ソース
が接地された第１のトランジスタと第１のトランジスタ
のドレインと電圧源に接続された第１の抵抗と、第１の
トランジスタのドレインがゲートに接続され、ソースが
接地された第２のトランジスタと、第２のトランジスタ
のドレインと電圧源に接続された第２の抵抗で構成し、
製造ばらつき温度変動によらず、ある一定の電源電圧に
達した時に確実にリセットパルスを出力するようにして
いる。
【００１２】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。図１は、本発明の一実施形態の構
成を示す図であり、ＣＭＯＳトランジスタにより構成し
た例である。また、図２は、本発明の一実施形態の変形
例を示す図である。
して以下に説明する。図１は、本発明の一実施形態の構
成を示す図であり、ＣＭＯＳトランジスタにより構成し
た例である。また、図２は、本発明の一実施形態の変形
例を示す図である。
【００１３】図１を参照して、本実施形態に係るパワー
オンリセット回路は、電源電圧の分圧値を出力する電源
電圧分圧器12と、基準電圧を出力する基準電圧回路
（「定電圧出力回路」ともいう）13と、電源電圧分圧器
12の出力電圧と基準電圧回路13の出力電圧とを比較して
比較結果をパワーオンリセット信号として出力する電圧
比較器11と、から構成されている。
オンリセット回路は、電源電圧の分圧値を出力する電源
電圧分圧器12と、基準電圧を出力する基準電圧回路
（「定電圧出力回路」ともいう）13と、電源電圧分圧器
12の出力電圧と基準電圧回路13の出力電圧とを比較して
比較結果をパワーオンリセット信号として出力する電圧
比較器11と、から構成されている。
【００１４】電圧比較器11は、入力端子１、２の電圧を
比較し、入力端子（正転入力端子）１の方が入力端子
（反転入力端子）２よりも電圧が高いときには“Ｈ”レ
ベルを出力し、入力端子２の方が入力端子１よりも電圧
が高いとき“Ｌ”レベルを出力する。
比較し、入力端子（正転入力端子）１の方が入力端子
（反転入力端子）２よりも電圧が高いときには“Ｈ”レ
ベルを出力し、入力端子２の方が入力端子１よりも電圧
が高いとき“Ｌ”レベルを出力する。
【００１５】電源電圧分圧器12は、電源電圧ＶＤＤと接
地電位（ＧＮＤ）との間を抵抗Ｒ3、Ｒ4（所定のインピ
ーダンス素子）で分圧した電圧を出力する。このインピ
ーダンス素子は抵抗器に限らず、例えば図２に示すよう
に、直列形態に接続されたレベルシフトダイオードＤ
１、Ｄ２を用いてもよい。
地電位（ＧＮＤ）との間を抵抗Ｒ3、Ｒ4（所定のインピ
ーダンス素子）で分圧した電圧を出力する。このインピ
ーダンス素子は抵抗器に限らず、例えば図２に示すよう
に、直列形態に接続されたレベルシフトダイオードＤ
１、Ｄ２を用いてもよい。
【００１６】電源電圧分圧器12の出力（すなわち分圧抵
抗Ｒ3とＲ4の接続点）は、電圧比較器11の入力端子１に
接続される。
抗Ｒ3とＲ4の接続点）は、電圧比較器11の入力端子１に
接続される。
【００１７】基準電圧回路13は、ゲートが電源端子に接
続され、ソースが接地されたＮチャネルＭＯＳトランジ
スタＭ1と、一端がＮチャネルＭＯＳトランジスタＭ1の
ドレインと接続され、他端が電源端子と接続された抵抗
Ｒ1と、ＮチャネルＭＯＳトランジスタＭ1のドレインと
抵抗Ｒ1の接続点であるノード３がゲートに接続され、
ソースが接地されたＮチャネルＭＯＳトランジスタＭ2
と、一端がＮチャネルＭＯＳトランジスタＭ2のドレイ
ンと接続され、他端が電源端子と接続された抵抗Ｒ２
と、から構成される。
続され、ソースが接地されたＮチャネルＭＯＳトランジ
スタＭ1と、一端がＮチャネルＭＯＳトランジスタＭ1の
ドレインと接続され、他端が電源端子と接続された抵抗
Ｒ1と、ＮチャネルＭＯＳトランジスタＭ1のドレインと
抵抗Ｒ1の接続点であるノード３がゲートに接続され、
ソースが接地されたＮチャネルＭＯＳトランジスタＭ2
と、一端がＮチャネルＭＯＳトランジスタＭ2のドレイ
ンと接続され、他端が電源端子と接続された抵抗Ｒ２
と、から構成される。
【００１８】このＮチャネルＭＯＳトランジスタＭ2の
ドレインと抵抗Ｒ2の接続点は、電圧比較器11の入力端
子２に接続される。
ドレインと抵抗Ｒ2の接続点は、電圧比較器11の入力端
子２に接続される。
【００１９】以下に、本実施形態の動作を説明する。ま
ず、電源電圧分圧器12の出力電圧Ｖ1は、電源電圧をＶ
ＤＤ、抵抗Ｒ3、Ｒ4のインピーダンス成分をＺ3、Ｚ4と
すると、次式（１）で表わされる。
ず、電源電圧分圧器12の出力電圧Ｖ1は、電源電圧をＶ
ＤＤ、抵抗Ｒ3、Ｒ4のインピーダンス成分をＺ3、Ｚ4と
すると、次式（１）で表わされる。
【００２０】 Ｖ1＝ＶＤＤ×Ｚ4／（Ｚ3＋Ｚ4） …(1)
【００２１】製造プロセス等のばらつきにより、インピ
ーダンス成分Ｚ3、Ｚ4が、設計値からΔＺ［％］変化し
ても、電源電圧分圧器12の出力電圧Ｖ1（比較器11の入
力端子１に入力される電圧）は、インピーダンス成分Ｚ
3、Ｚ4の比（すなわち相対値）で決まるために変化しな
い。
ーダンス成分Ｚ3、Ｚ4が、設計値からΔＺ［％］変化し
ても、電源電圧分圧器12の出力電圧Ｖ1（比較器11の入
力端子１に入力される電圧）は、インピーダンス成分Ｚ
3、Ｚ4の比（すなわち相対値）で決まるために変化しな
い。
【００２２】また，抵抗Ｒ3、Ｒ4にΔＺ［％］／℃の温
度特性があったとしても、同様にして、電圧比較器11の
入力端子１に入力される電圧Ｖ1は変化しない。
度特性があったとしても、同様にして、電圧比較器11の
入力端子１に入力される電圧Ｖ1は変化しない。
【００２３】したがって、電源電圧分圧器12の出力電圧
Ｖ1は、電源電圧ＶＤＤがある値にある時、製造プロセ
ス変動によるバラツキに依存せずに一定の電圧となる。
Ｖ1は、電源電圧ＶＤＤがある値にある時、製造プロセ
ス変動によるバラツキに依存せずに一定の電圧となる。
【００２４】そして、基準電圧回路13の出力電圧Ｖ2
は、電源電圧ＶＤＤから抵抗Ｒ2の電圧降下分を差し引
いた値となる。抵抗Ｒ2の電圧降下は、ＮチャネルＭＯ
ＳトランジスタＭ2に流れる電流Ｉ2と抵抗Ｒ2のインピ
ーダンス成分Ｚ2の積であることから、次式（２）で表
わされる。
は、電源電圧ＶＤＤから抵抗Ｒ2の電圧降下分を差し引
いた値となる。抵抗Ｒ2の電圧降下は、ＮチャネルＭＯ
ＳトランジスタＭ2に流れる電流Ｉ2と抵抗Ｒ2のインピ
ーダンス成分Ｚ2の積であることから、次式（２）で表
わされる。
【００２５】 Ｖ2＝ＶＤＤ−Ｉ2×Ｚ2 …(2)
【００２６】上式（２）の電流Ｉ2は、ＮチャネルＭＯ
ＳトランジスタＭ2のゲート電位となるノード（節点）
３の電圧Ｖ3がＭＯＳトランジスタのゲートしきい値電
圧ＶTをこえたとき、温度特性を考慮して次式（３）で
表わせる。
ＳトランジスタＭ2のゲート電位となるノード（節点）
３の電圧Ｖ3がＭＯＳトランジスタのゲートしきい値電
圧ＶTをこえたとき、温度特性を考慮して次式（３）で
表わせる。
【００２７】 Ｉ2＝（Ｋ1／Ｔ）（Ｖ3−ＶT）2 …(3)
【００２８】上式（３）において、Ｋ1は定数、Ｔは絶
対温度を示している。
対温度を示している。
【００２９】なお、ノード３の電圧すなわちＮチャネル
ＭＯＳトランジスタＭ2のゲート電圧Ｖ3がゲートしきい
値ＶT以下のときには、Ｉ2＝０となる。
ＭＯＳトランジスタＭ2のゲート電圧Ｖ3がゲートしきい
値ＶT以下のときには、Ｉ2＝０となる。
【００３０】ノード３の電圧Ｖ3は、電源電圧ＶＤＤか
ら抵抗Ｒ1の電圧降下分を差し引いた値となる。抵抗Ｒ1
の電圧降下は、ＮチャネルＭＯＳトランジスタＭ1に流
れる電流Ｉ1と抵抗Ｒ1のインピーダンス成分Ｚ1の積で
あるから、ノード３の電圧Ｖ3は次式（４）で表わせ
る。
ら抵抗Ｒ1の電圧降下分を差し引いた値となる。抵抗Ｒ1
の電圧降下は、ＮチャネルＭＯＳトランジスタＭ1に流
れる電流Ｉ1と抵抗Ｒ1のインピーダンス成分Ｚ1の積で
あるから、ノード３の電圧Ｖ3は次式（４）で表わせ
る。
【００３１】 Ｖ3＝ＶＤＤ−Ｉ1×Ｚ1 …(4)
【００３２】ＮチャネルＭＯＳトランジスタＭ1のドレ
イン電流である電流Ｉ1は、電源電圧ＶＤＤがゲートし
きい値電圧ＶTをこえたとき、温度特性を考慮して次式
（５）で表わせる。
イン電流である電流Ｉ1は、電源電圧ＶＤＤがゲートし
きい値電圧ＶTをこえたとき、温度特性を考慮して次式
（５）で表わせる。
【００３３】 Ｉ1＝（Ｋ2／Ｔ）（ＶＤＤ−ＶT）2 …(5)
【００３４】ただし、Ｋ2は定数、Ｔは絶対温度であ
る。
る。
【００３５】一方、電源電圧ＶＤＤが、ゲートしきい値
電圧ＶT以下のとき、Ｉ1＝０となる。
電圧ＶT以下のとき、Ｉ1＝０となる。
【００３６】製造ばらつき等により、抵抗Ｒ1、Ｒ2のイ
ンピーダンス成分Ｚ1、Ｚ2が設計値からΔＺ［％］変化
した場合、ノード３の電圧Ｖ3を示す上式（４）は、次
式（６）のようになる。
ンピーダンス成分Ｚ1、Ｚ2が設計値からΔＺ［％］変化
した場合、ノード３の電圧Ｖ3を示す上式（４）は、次
式（６）のようになる。
【００３７】 Ｖ3＝ＶＤＤ−Ｉ1×(１＋ΔＺ／100)×Ｚ1) …(6)
【００３８】インピーダンス成分Ｚ1、Ｚ2の設計値から
の変動ΔＺ［％］が正ならばノード３の電圧Ｖ3は小と
なり、ΔＺが負ならば、ノード３の電圧Ｖ3は大とな
る。この時、上式（３）から、ΔＺが正のとき、Ｎチャ
ネルＭＯＳトランジスタＭ2に流れる電流Ｉ2は減少し、
ΔＺが負のときＩ2は増える。すなわち、基準電圧回路1
3の出力電圧Ｖ2を示す上式（２）は、次式（７）のよう
に表わせる。
の変動ΔＺ［％］が正ならばノード３の電圧Ｖ3は小と
なり、ΔＺが負ならば、ノード３の電圧Ｖ3は大とな
る。この時、上式（３）から、ΔＺが正のとき、Ｎチャ
ネルＭＯＳトランジスタＭ2に流れる電流Ｉ2は減少し、
ΔＺが負のときＩ2は増える。すなわち、基準電圧回路1
3の出力電圧Ｖ2を示す上式（２）は、次式（７）のよう
に表わせる。
【００３９】 Ｖ2＝ＶＤＤ−Ｉ2′×(１＋ΔＺ／100)×Ｚ2 …(7)
【００４０】このため、ΔＺとＩ2′は反比例関係にあ
るため、基準電圧回路13の出力電圧Ｖ2は、抵抗に製造
ばらつきがあってもある電源電圧ＶＤＤではほぼ一定の
電圧となる。
るため、基準電圧回路13の出力電圧Ｖ2は、抵抗に製造
ばらつきがあってもある電源電圧ＶＤＤではほぼ一定の
電圧となる。
【００４１】また、製造ばらつきによりトランジスタの
特性（トランスコンダクタンス係数Ｋ、ゲートしきい値
電圧ＶT）が変化したとしても、上式（５）、（４）、
（３）、（２）から、基準電圧回路13の出力電圧Ｖ2は
ある電源電圧ＶＤＤではほぼ一定の電圧となる。同様に
動作時の温度が変化しても、Ｖ2はある電源電圧ＶＤＤ
ではほぼ一定の電圧となる。
特性（トランスコンダクタンス係数Ｋ、ゲートしきい値
電圧ＶT）が変化したとしても、上式（５）、（４）、
（３）、（２）から、基準電圧回路13の出力電圧Ｖ2は
ある電源電圧ＶＤＤではほぼ一定の電圧となる。同様に
動作時の温度が変化しても、Ｖ2はある電源電圧ＶＤＤ
ではほぼ一定の電圧となる。
【００４２】電源電圧分圧器12の出力Ｖ1が基準電圧回
路13の出力電圧Ｖ2を超えた時、電圧比較器11は“Ｌ”
レベルから“Ｈ”レベルを出力するが、Ｖ1もＶ2もある
電源電圧ＶＤＤではほぼ一定の電圧であるから、パワー
オンリセットが出力される際の電源電圧ＶＤＤの電位
は、素子の製造ばらつき、温度変動にかかわらず一定と
することができる。
路13の出力電圧Ｖ2を超えた時、電圧比較器11は“Ｌ”
レベルから“Ｈ”レベルを出力するが、Ｖ1もＶ2もある
電源電圧ＶＤＤではほぼ一定の電圧であるから、パワー
オンリセットが出力される際の電源電圧ＶＤＤの電位
は、素子の製造ばらつき、温度変動にかかわらず一定と
することができる。
【００４３】図４に、本実施形態の動作を説明するため
のタイミング波形図を示す。図４を参照して、電源電圧
（ＶＤＤ）が上昇する際にゲートしきい値電圧ＶTをこ
えるとＮチャネルＭＯＳトランジスタＭ1が導通しノー
ド３電位をゲート電位とするＮチャネルＭＯＳトランジ
スタＭ2が導通し基準電圧回路13の出力から電圧（２）
が出力され、電源電圧分圧器12の出力（１）が基準電圧
回路13の出力（２）を越えた時にパワーオンリセット信
号が出力される。
のタイミング波形図を示す。図４を参照して、電源電圧
（ＶＤＤ）が上昇する際にゲートしきい値電圧ＶTをこ
えるとＮチャネルＭＯＳトランジスタＭ1が導通しノー
ド３電位をゲート電位とするＮチャネルＭＯＳトランジ
スタＭ2が導通し基準電圧回路13の出力から電圧（２）
が出力され、電源電圧分圧器12の出力（１）が基準電圧
回路13の出力（２）を越えた時にパワーオンリセット信
号が出力される。
【００４４】図３は、本発明の別の実施形態に係るパワ
ーオンリセット回路の構成を示す図であり、電源電圧が
負電源の場合のパワーオンリセット回路を実現するもの
である。
ーオンリセット回路の構成を示す図であり、電源電圧が
負電源の場合のパワーオンリセット回路を実現するもの
である。
【００４５】図３を参照して、本実施形態において、基
準電圧回路13は、ゲートが電源端子に接続され、ソース
が接地されたＰチャネルＭＯＳトランジスタＭ3と、一
端がＰチャネルＭＯＳトランジスタＭ3のドレインと接
続され、他端が電源端子と接続された抵抗Ｒ1と、Ｐチ
ャネルＭＯＳトランジスタＭ3のドレインと抵抗Ｒ1の接
続点であるノード３がゲートに接続され、ソースが接地
されたＰチャネルＭＯＳトランジスタＭ4と、一端がＰ
チャネルＭＯＳトランジスタＭ4のドレインと接続さ
れ、他端が電源端子ＶＤＤと接続された抵抗Ｒ２と、か
ら構成される。電源電圧分圧器12、電圧比較器11の構成
は前記実施形態と同様であるため、説明は省略する。
準電圧回路13は、ゲートが電源端子に接続され、ソース
が接地されたＰチャネルＭＯＳトランジスタＭ3と、一
端がＰチャネルＭＯＳトランジスタＭ3のドレインと接
続され、他端が電源端子と接続された抵抗Ｒ1と、Ｐチ
ャネルＭＯＳトランジスタＭ3のドレインと抵抗Ｒ1の接
続点であるノード３がゲートに接続され、ソースが接地
されたＰチャネルＭＯＳトランジスタＭ4と、一端がＰ
チャネルＭＯＳトランジスタＭ4のドレインと接続さ
れ、他端が電源端子ＶＤＤと接続された抵抗Ｒ２と、か
ら構成される。電源電圧分圧器12、電圧比較器11の構成
は前記実施形態と同様であるため、説明は省略する。
【００４６】図５に、本実施形態の動作を説明するため
のタイミング波形図を示す。図５を参照して、電源電圧
（ＶＤＤ）が負極側の増大する際に、ＰチャネルＭＯＳ
トランジスタＭ3のゲート電位が下がりゲートしきい値
電圧ＶTをこえるとＰチャネルＭＯＳトランジスタＭ3が
導通し、ノード３電位をゲート電位とするＰチャネルＭ
ＯＳトランジスタＭ4が導通し基準電圧回路13の出力か
ら電圧（２）が出力され、電源電圧分圧器12の出力
（１）が基準電圧回路13の出力（２）を越えた時にパワ
ーオンリセット信号が出力される。
のタイミング波形図を示す。図５を参照して、電源電圧
（ＶＤＤ）が負極側の増大する際に、ＰチャネルＭＯＳ
トランジスタＭ3のゲート電位が下がりゲートしきい値
電圧ＶTをこえるとＰチャネルＭＯＳトランジスタＭ3が
導通し、ノード３電位をゲート電位とするＰチャネルＭ
ＯＳトランジスタＭ4が導通し基準電圧回路13の出力か
ら電圧（２）が出力され、電源電圧分圧器12の出力
（１）が基準電圧回路13の出力（２）を越えた時にパワ
ーオンリセット信号が出力される。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
製造ばらつき、温度変動によらず、ある一定の電源電圧
に達した時に確実にリセットパルスを出力することがで
きるという効果を有する。
製造ばらつき、温度変動によらず、ある一定の電源電圧
に達した時に確実にリセットパルスを出力することがで
きるという効果を有する。
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の変形例を示す図である。
【図３】本発明の他の実施形態の構成を示す図である。
【図４】本発明の一実施形態の動作を説明するためのタ
イミング図である。
イミング図である。
【図５】本発明の別の実施形態の動作を説明するための
タイミング図である。
タイミング図である。
【図６】従来のパワーオンリセット回路の構成の一例を
示す図である。
示す図である。
【図７】従来のパワーオンリセット回路の動作を説明す
るためのタイミング図である。
るためのタイミング図である。
Ｃ 容量 Ｄ、Ｄ1、Ｄ2 ダイオード Ｍ1、Ｍ2 ＮチャネルＭＯＳトランジスタ Ｍ3、Ｍ4 ＰチャネルＭＯＳトランジスタ Ｒ、Ｒ1、Ｒ2、Ｒ3 抵抗 ＶＤＤ 電源電圧 11 電源電圧比較器 12 電源電圧分圧器 13 基準電圧器 21 インバータ論理素子
Claims (4)
- 【請求項１】ＭＯＳトランジスタと抵抗素子からなり基
準電圧を出力する基準電圧発生回路と、 電源電圧を分圧する分圧回路と、 前記基準電圧発生回路の出力電圧と前記分圧回路の出力
電圧とを比較し、比較結果に基づきリセット信号を出力
する比較手段と、 を備え、 前記リセット信号出力時の前記電源電圧を温度及び素子
変動に依存せずに略一定としたことを特徴とするパワー
オンリセット回路。 - 【請求項２】前記基準電圧発生回路が、 ゲートが前記電源に接続され、ソースが接地された第１
のトランジスタと、 前記第１のトランジスタのドレインと前記電源との間に
接続された第１の抵抗と、 ゲートが前記第１のトランジスタのドレインに接続さ
れ、ソースが接地された第２のトランジスタと、 前記第２のトランジスタのドレインと前記電圧源との間
に接続された第２の抵抗と、を含むことを特徴とする請
求項１記載のパワーオンリセット回路。 - 【請求項３】前記電源電圧を分圧する分圧回路が、分圧
抵抗、またはレベルシフト用のダイオードからなること
を特徴とする請求項２記載のパワーオンリセット回路。 - 【請求項４】ゲートが電圧源に接続され、ソースが接地
された第１のトランジスタと、 前記第１のトランジスタのドレインと前記電圧源との間
に接続された第１の抵抗と、 ゲートが前記第１のトランジスタのドレインに接続さ
れ、ソースが接地された第２のトランジスタと、 前記第２のトランジスタのドレインと前記電圧源との間
に接続された第２の抵抗と、を含む定電圧出力回路と、 前記電圧源の電圧の一次式で表される電圧を発生する回
路手段と、 前記定電圧出力回路と前記回路手段との出力電圧を比較
する比較回路と、 を備えることを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31726495A JPH09135157A (ja) | 1995-11-10 | 1995-11-10 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31726495A JPH09135157A (ja) | 1995-11-10 | 1995-11-10 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135157A true JPH09135157A (ja) | 1997-05-20 |
Family
ID=18086305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31726495A Pending JPH09135157A (ja) | 1995-11-10 | 1995-11-10 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603341B2 (en) | 2000-06-22 | 2003-08-05 | Denso Corporation | Load drive circuit having low voltage detector |
| KR100496863B1 (ko) * | 2002-10-04 | 2005-06-22 | 삼성전자주식회사 | 파워-온 리셋 회로 |
| US7274226B2 (en) | 2004-03-31 | 2007-09-25 | Nec Electronics Corporation | Power source voltage monitoring circuit for self-monitoring its power source voltage |
-
1995
- 1995-11-10 JP JP31726495A patent/JPH09135157A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603341B2 (en) | 2000-06-22 | 2003-08-05 | Denso Corporation | Load drive circuit having low voltage detector |
| KR100496863B1 (ko) * | 2002-10-04 | 2005-06-22 | 삼성전자주식회사 | 파워-온 리셋 회로 |
| US7274226B2 (en) | 2004-03-31 | 2007-09-25 | Nec Electronics Corporation | Power source voltage monitoring circuit for self-monitoring its power source voltage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4746823A (en) | Voltage-insensitive and temperature-compensated delay circuit for a monolithic integrated circuit | |
| US4943745A (en) | Delay circuit for semiconductor integrated circuit devices | |
| EP0321226B1 (en) | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential | |
| JP3200703B2 (ja) | 遅延回路 | |
| JPH01200816A (ja) | リング発振器 | |
| US20030001554A1 (en) | Internal power voltage generator | |
| JP3109560B2 (ja) | ばらつき補償技術による半導体集積回路 | |
| JPH0159772B2 (ja) | ||
| KR100331400B1 (ko) | 반도체회로 | |
| US6980034B2 (en) | Adaptive, self-calibrating, low noise output driver | |
| US6696884B1 (en) | Method and apparatus to achieve long time constants with a small MOS gate capacitor | |
| JP3196020B2 (ja) | 半導体メモリ装置の可変遅延回路 | |
| JPH09135157A (ja) | パワーオンリセット回路 | |
| JPH0661801A (ja) | 発振器 | |
| JPH098637A (ja) | 半導体装置 | |
| US20020057100A1 (en) | Threshold invariant voltage detecting device | |
| US20080238517A1 (en) | Oscillator Circuit and Semiconductor Device | |
| JPH04357710A (ja) | 論理回路 | |
| CN111446949A (zh) | 上电复位电路和集成电路 | |
| JPS58184815A (ja) | シユミツト回路 | |
| JPS60205264A (ja) | 電圧比較回路 | |
| JPH03172782A (ja) | 半導体集積回路 | |
| JPH0159773B2 (ja) | ||
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JPH08204517A (ja) | 発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981104 |