JPH03172782A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電ｇ電圧に依存しない基準電圧が加えられる
回路素子を含む半導体集積回路、さらには当該回路素子
のスクリーニングを行うための専用端子の省略化を図っ
た半導体集積回路に関し。

例えばディジタル・アナログ混在ＬＳＩに適用して有効
な技術に関するものである。

〔従来の技術〕

欠陥を潜在的に含むデバイスを除去する目的でスクリー
ニングが行われる。スクリーニングによく用いられるバ
ーンインは、定格又はそれより厳しい動作条件（電圧１
周囲温度など）のもとで−定時間の動作試験を行うもの
で、初期動作不良を生ずる可能性のあるデバイスの発見
に有効である。

半導体集積回路のスクリーニングでは、当該半導体集積
回路の電源入力端子に定格以上の電圧が加えられるのが
一般的であるが、半導体集積回路の構成によってはこの
スクリーニングが固壁になる場合がある。

例えば第２図に示されるように、基準電圧Ｖｒｅｆを生
成する基準電圧生成部ｌと、この基準電圧Ｖ　ｒｅｆの
印加によりＡ／Ｄ　（アナログ・ディジタル）変換動作
可能状態とされるＡ／Ｄ変換器２とを含むアナログ・デ
ィジタル混在ＬＳＩ２０においては、当該ＬＳＩ２０の
電源入力端子６ａに定格より高い電圧を印加してもＡ／
Ｄ変換器２の内部特に通常動作時において基準電圧が印
加される静電容量などの回路素子のスクリーニングを行
うことはできない６なぜなら、上記基準電圧生成部１の
定電圧機能により、基準電圧Ｖｒｅｆが電源電圧Ｖｄｄ
に依存されないようになっているからである。そこで従
来は、当該ＬＳＩ２０の本来の機能を発揮させる上で不
可欠となる端子例えば電源入力端子６ａや図示しない信
号入出力端子等の他に。

スクリーニング専用端子６ｂ、６ｃを新たに設け、この
専用端子６ｂ、６ｃを使用することにより当該回路素子
のスクリーニングを可能としている。

すなわち第２図に示される回路構成では、第１のスクリ
ーニング専用端子６ｂがロウレベルとされた場合には、
インバータ４の出力状態がハイレベルとされることでＮ
チャンネル型ＭＯ３ＦＥＴ５がＯＮ状態とされ、このと
き、基準電圧発生′ｔＡ８の出力が後段の非反転増幅回
路９で所定レベルにまで増幅された後に上記ＭＯ８ＦＥ
Ｔ５及びバッファ増幅回路１０を介してＡ／Ｄ変換器２
に印加されるが、逆に第１のスクリーニング専用端子６
ｂがハイレベルとされた場合には、インバータ４の出力
状態がロウレベルとされることでＭＯ５ＦＥＴ５がＯＦ
Ｆ状態とされ、これと相補的に動作されるＮチャンネル
型ＭＯ８ＦＥＴ３がＯＮ状態とされることにより、上記
Ａ／Ｄ変換器２には上記基ｉｌ！電圧Ｖ　ｒｅｆに代え
て、第２のスクリーニング専用端子６ｃから与えられる
電圧が印加可能とされる。この場合、第２のスクリーニ
ング専用端子６ｃから与えられる電圧は、当該ＬＳＩ２
０の電源電圧の定格値よりも高めに設定され、これによ
って上記回路素子のスクリーニングが可能となる。

尚、基準電圧発生回路について記載された文献の例とし
ては特開昭５９−２００３２０．特開昭５８−２２４２
３がある。

〔発明が解決しようとする課題〕

しかしながら上記従来技術によれば、通常動作時におい
て基準電圧が印加される回路素子のスクリーニングを可
能とするために、当該回路素子を含むＬＳＩ２０に第１
．第２のスクリーニング専用端子６ｂ、６ｃを設けなけ
ればならず、このために当該ＬＳ　Ｉ　２０のパッケー
ジの外形寸法や外部端子数に制約が生じ、またそれが当
該半導体集積回路の製造コスト上昇につながっているの
が本発明者によって見出された。

本発明の目的は、通常動作時において基準電圧が印加さ
れる回路素子のスクリーニングを可能とするための専用
端子を設けることなく、当該回路素子のスクリーニング
を行うことができる半導体集積回路を提供することにあ
る。

本願の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路の電源入力端子に印加される
電圧が、当該半導体集積回路の通常動作時の電源電圧変
動範囲として予め定められた範囲の上限を越えた場合を
検知する検知手段を設け、更に、この検知手段の検知出
力に基づいて上記基準電圧を上昇させる電圧制御手段を
設けて半導体集積回路を構成したものである。

ここで、上記検知手段を簡単に構成するには、半導体集
積回路の電源入力端子に印加される電圧を分圧回路で分
圧し、この分圧出力が所定の値を越えた場合に論理ゲー
トの出力状態が反転されるように構成するとよい。

また、電圧制御手段において基準電圧の上昇を容易に実
現するには、利得調整によって上記基準電圧のレベルを
変化し得る増幅回路のフィードバック社を、上記検知手
段の出力に基づいて制御するようにするとよい。

〔作　用〕

上記した手段によれば、半導体集積回路の電源入力端子
に加えられる電圧が、当該半導体集積回路の通常動作時
の電源電圧変動範囲として予め定められた範囲の上限を
越えた場合に、上記基準電圧が上昇されることにより、
通常動作時に基ｉｌ！電圧が印加されるようになってい
る回路素子のスクリーニングが可能とされ、このことが
、当該回路素子のスクリーニングを可能とするための専
用端子の省略化を達成する。

〔実　施　例〕

第１図には本発明の一実施例であるアナログ・ディジタ
ル混在ＬＳＩの主要部が示される。同図に示されるアナ
ログ・ディジタル混在ＬＳＩ３０は、特に制限されない
が、当該アナログ・ディジタル混在ＬＳ　Ｉ　３０の通
常動作時において基準電圧Ｖ　ｒｅｆが印加されるよう
になっている静電容量などの回路素子を含み、且つ、当
該基準電圧Ｖｒｅｆに基づいて入力アナログ信号のディ
ジタル信号への変換を行うＡ／Ｄ変換器２を有して成り
１例えばシリコンなどの一つの半導体基板に形成される
。本実施例に従えばその基準電圧Ｖ　ｒｅｆは例えば積
分型Ａ／Ｄ変換器や逐次比較型Ａ／Ｄ変換器に内蔵され
る所定の゛容量素子に参照電位もしくは判定基準電位な
どとして与えられる。

第１図に示されるアナログ・ディジタル混在ＬＳＩ３０
には、更に電源電圧Ｖｄｄ　（アースレベルが基準とな
る）には依存しない上記基準電圧Ｖｒｅｆを生成する基
準電圧生成部１１、及び外部から電源入力端子６ａに加
えられる電圧（アースレベルが基準となる）が、通常動
作時の電源電圧変動範囲として予め定められた範囲の上
限を越えた場合を検知する検知手段１６が設けられてい
る。

上記基ｉ１１電圧生成部１１は、基準電圧発生源８、制
御手段１７、バッファ増幅回路１ｏを含む。

上記基準電圧発生源８は、特に制限されないが、二つの
ＭＯＳＦＥＴのしきい値電圧の差を用いることにより、
電源電圧Ｖｄｄの変動に対して安定な電圧を発生する。

この電圧値は例えば１■とされ、それが後段の非反転増
幅回路９の非反転入力端子（＋）に印加される。この非
反転増幅回路９はフィードバック量の調整により利得調
整が可能とされ、上記基準電圧発生源８の出力電位を所
定のレベルにまで増幅する機能を有する。本実施例にお
いて当該非反転増幅回路９のフィードバック制御系２９
には、抵抗Ｒ１＝　Ｒｉｔ　Ｒ３と、Ｎチャンネル型Ｍ
Ｏ３ＦＥＴ１２．１４とが設けられ。

更にこのＭＯ８ＦＥＴ１２．１４を相補的にＯＮ。

ＯＦＦ動作させるためのインバータ１３が設けられてい
る。

ＭＯ５ＦＥＴ１４のゲートがロウレベルとされることで
当該ＭＯ８ＦＥＴ１４がＯＦＦ状態とされる場合には、
インバータ１３の反転機能によりＭＯ８ＦＥＴ１２のゲ
ートがハイレベルとされ、これにより当該Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　１２＋はＯＮ状態とされる。このとき非反転
増幅回路９の反転入力端子（−）と出力端子との間には
抵抗Ｒ１が、また当該反転入力端子（−）とアースライ
ンとの間には抵抗Ｒ２と抵抗Ｒ１との合成抵抗が、それ
ぞれ直接的に接続されたのと等価になり、かがる場合の
非反転増幅回路９の利得Ａｖ１２は、 Ａｖ１２＝　（Ｒ，＋　Ｒｔ　＋　Ｒ３）／　（Ｒｘ　
＋　Ｒ））　−（１）となる。この状態が本実施例ＬＳ
　Ｉ　３０の通常動作状態とされる。

一方、ＭＯ８ＦＥＴ１４のゲートがハイレベルとされる
ことで当該ＭＯ８ＦＥＴ１４がＯＮ状態とされる場合に
は、インバータ１３の反転機能によりＭＯ５ＦＥＴ１２
のゲートがロウレベルとされ、これにより当該ＭＯ８Ｆ
ＥＴ１２はＯＦＦ状態とされる。このとき、非反転増幅
回路９の反転入力端子（−）と出力端子との間には抵抗
Ｒ１と抵抗Ｒ２との合成抵抗が、また当該反転入力端子
（−）とアースラインとの間には抵抗Ｒ１が直接的に接
続されたのと等価になり、ががる場合の非反転増幅回路
９の利得Ａｖ１４は、 Ａｖｉ４＝（Ｒ０＋Ｒ３＋Ｒ１）／Ｒ３・・・・・・・
・・・・・（２）となる。この状態が本実施例ＬＳＩ３
０のスクリーニング状態とされる。

ここで、抵抗Ｒ，＝５にΩ、抵抗Ｒ２＝３にΩ、抵抗Ｒ
，＝７にΩとし、更に上記基準電圧発生源８の出力電位
を１ｖとすると、ＭＯＳ　ＦＥＴ　１２が選択的にＯＮ
状態とされた場合の非反転増幅回路９の出力電圧Ｖ　ｏ
ｕｔ、、は、 Ｖｏｕｔ、２＝ＩＸＡｖ、、＝ｌＸ１．５＝１．５（Ｖ
）・・・・・・・・・・・・・・・（３）となり、また
、ＭＯ５ＦＥＴ１４が選択的にＯＮ状態とされた場合の
非反転増幅回路９の出力電圧ｖＯｕｊｌ＊は。

Ｖｏｕｔｌ、＝　Ｉ　Ｘ　Ａ　Ｖｔ４幻Ｉ　Ｘ２．１４
＝２．１４　（Ｖ）・・・・・・・・・・・・・・・（
４）となる、つまり、ＭＯ８ＦＥＴ１４が選択的にＯＮ
状態とされた場合の非反転増幅回路９の出力電圧Ｖｏｕ
ｔ１．は、ＭＯ８ＦＥＴ１２が選択的にＯＮ状態とされ
た場合の出力電圧Ｖｏｕｔ、、に比して約０．６４Ｖ上
昇される。

このような非反転増幅回路９及びそのフィードバック制
御系２９を含んで電圧制御手段１７が形成される。

そして本実施例において上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　１
２　。

１４のＯＮ、ＯＦＦ動作は検知手段１６によって行われ
るようになっている。この検知手段１６は、特に制限さ
れないが、電源入力端子６ａとアースラインとの間で互
いに直列接続された分圧抵抗Ｒ４、Ｒ５と、この分圧抵
抗Ｒ４，Ｒ，の直列接続点に接続されたインバータ１５
とを有する。この分圧抵抗Ｒ，，Ｒ，によって本発明に
おける分圧回路が形成される。分圧抵抗Ｒ４，Ｒ，の値
は互いに等しく設定されている。従ってこの分圧抵抗Ｒ
４，Ｒ。

の分圧出力は、電源入力端子６ａに加えられた電圧の１
／２となる。また、インバータ１５の論理しきい値は、
電源電圧Ｖｄｄの変動範囲として予め定められた範囲の
上限の１／２に等しくなるように設定される。例えば電
源電圧Ｖｄｄを５ｖとし、この変動範囲の上限を６■と
すると、インバータ１５の論理しきい値は３ｖに設定さ
れる。このよろにすれば、電源入力端子６ａに加えられ
る電圧が電源電圧Ｖｄｄの変動範囲内である限りにおい
て、インバータ１５の出力状態はロウレベルとされ、電
圧制御手段１７内のＭＯ８ＦＥＴ１２が選択的にＯＮ状
態とされることにより１本実施例ＬＳＩ３０は通常動作
状態とされ、非反転増幅回路９の出力電位Ｖｏｕｔ工、
＝１．５Ｖがバッファ増幅回路１０を介することにより
基準電圧Ｖ　ｒｅｆとしてＡ／Ｄ変換器２に伝達される
。一方、電源入力端子６ａに加えられる電圧が上記電源
電圧Ｖｄｄの変動範囲の上限を越えて例えば７ｖとされ
た場合、インバータ１５の入力端子には３．５■が印加
されることにより当該インバータ１５の出力状態はハイ
レベルとされ、今度は電圧制御手段１７内のＭＯ８ＦＥ
Ｔ１４が選択的にＯＮ状態とされることにより、本実施
例ＬＳＩ３０はスクリーニング状態とされ、非反転増幅
回路９の出力電位ＶＯｕｔＢ＝２．１４Ｖがバッファ増
幅回路１０を介してＡ／Ｄ変換器２に伝達される。つま
り１本実施例では、電源入力端子６ａに加える電圧によ
って通常動作状態とスクリーニング状態との自動切換え
が可能とされる。

ここで上記インバータ１５が、本発明における論理ゲー
トに該当する。

尚、上記非反転増幅回路９の出力電位Ｖｏｕｔ工２゜Ｖ
ｏｕｔｌ４の調整は、本実施例ＬＳＩ３０のウェハ完成
後に抵抗Ｒ工、Ｒ，，Ｒ，をトリミングすることで行う
ことができる。

本実施例によれば以下の作用効果を得ることができる。

（１）電源入力端子６ａに加えられる電圧が、通常動作
時の電源電圧Ｖｄｄの変動範囲として予め定められた範
囲の上限を越えた場合に、自動的にスクリーニングモー
ドに切換えられ、基準電圧Ｖｒｅｆが上昇されることに
より、Ａ／Ｄ変換器２の内部、特に通常動作時に基準電
圧Ｖ　ｒｅｆが印加されるようになっている回路素子の
スクリーニングが可能となる。従って、本実施例におい
ては、当該回路素子のスクリーニングを可能とするため
の第１、第２のスクリーニング専用端子６ｂ、６ｃ（第
２図参照）を省略することができる。

（２）上記（１）の効果により、端子数の減少が図れる
ので、パッケージ外形寸法の制約や製造コスト上昇等の
問題を排除できる。

（３）また、電源入力端子６ａに加えられる電圧を分圧
する分圧抵抗Ｒ４，ＲＳと、この分圧出力が所定の値を
越えた場合に出力状態を反転するインバータ１５とによ
って検知手段１６を簡単に構成することができる。

（４）更に、利得調整によって基準電圧Ｖ　ｒｅｆのレ
ベルを変化し得る非反転増幅回路９を備え、この非反転
増幅回路９のフィードバック量を制御することにより、
上記基準電圧Ｖ　ｒｅｆの上昇を容易に実現することが
できる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば制御端子に印加される電圧によって直接的に利得
を調整し得る増幅器を上記実施例の電圧制御手段１７と
して適用してもよい。

また検知手段１６も分圧抵抗Ｒ４，Ｒ，とインバータ１
５とを有するものに限定されないし、基準電圧発生源８
も二つのＭＯＳＦＥＴのしきい値を利用するものに限定
されない。また、基準電圧が印加される回路素子は容量
素子に限定されず、ＭＯＳＦＥＴのゲートなど電圧的な
ストレスを受ける回路素子であればよい。またそのよう
な回路素子を含む回路は、Ａ／Ｄ変換器に限定されない
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアナログ・ディジタ
ル混在ＬＳＩに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えばコーデック
やモデムなどの通信用ＬＳＩさらにはデータ処理装置な
どにも広く適用することができる。本発明は少なくとも
電源電圧に依存しない基準電圧が加えられる回路素子を
含む条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通り・であ
る。

すなわち、半導体集積回路の電源入力端子に加えられる
電圧が、当該半導体集積回路における通常動作時の電源
電圧変動範囲の上限を越えた場合に、基ｉ！４電圧が上
昇されることにより、通常動作時に基準電圧が印加され
るようになっている回路素子のスクリーニングが可能と
され、この結果、当該回路素子のスクリーニングを可能
とするための専用端子を省略することができる。

【図面の簡単な説明】 第１図は本発明の一実施例であるアナログ・ディジタル
混在ＬＳＩの主要部構成ブロック図。 第２図は従来のアナログ・ディジタル混在ＬＳＩの主要
部構成ブロック図である。 ２・・・Ａ／Ｄ変換器、６ａ・・・電源入力端子、６ｂ
。 ６ｃ・・・スクリーニング専用端子、８・・・基準電圧
発生源、９・・・非反転増幅回路、１０・・・バッファ
増幅回路、１１・・・基準電圧生成部、１２．１４・・
・ＭＯＳ　ＦＥＴ、１３．１５・・・インバータ、１６
・・・検知手段、１７・・・電圧制御手段、２９・・・
フィードバック制御系、３０・・・アナログ・ディジタ
ル混在ＬＳ１、Ｒ１，Ｒ，、Ｒ，、Ｒ４，Ｒｓ＝・抵抗
。

Claims (1)

1. 【特許請求の範囲】 １、電源入力端子に加えられる電源電圧には依存しない
   基準電圧が印加される回路素子を含む半導体集積回路に
   おいて、上記電源入力端子に加えられる電圧が、通常動
   作時の電源電圧変動範囲として定められた範囲の上限を
   越えた場合を検知する検知手段と、この検知手段の検知
   結果に基づいて上記基準電圧を上昇させることにより上
   記回路素子のスクリーニングを可能とする電圧制御手段
   とを含むことを特徴とする半導体集積回路。 ２、上記検知手段は、上記電源入力端子に加えられる電
   圧を分圧する分圧回路と、この分圧出力が所定の値を越
   えた場合に出力状態を反転する論理ゲートとを含む請求
   項１又は２記載の半導体集積回路。 ３、上記電圧制御手段は、利得調整によって上記基準電
   圧のレベルを変化し得る増幅回路を含み、上記検知手段
   の検知結果に基づいてこの増幅回路のフィードバック量
   を制御することにより上記基準電圧を上昇させる請求項
   １又は２記載の半導体集積回路。