JPH06163834A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06163834A JPH06163834A JP4335052A JP33505292A JPH06163834A JP H06163834 A JPH06163834 A JP H06163834A JP 4335052 A JP4335052 A JP 4335052A JP 33505292 A JP33505292 A JP 33505292A JP H06163834 A JPH06163834 A JP H06163834A
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- JP
- Japan
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- signal processing
- power supply
- processing circuit
- voltage
- integrated circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 バイポーラ素子からなるアナログ信号処理回
路１と、ＣＭＯＳ素子からなるディジタル信号処理回路
２とを備えた半導体集積回路１０１において、ディジタ
ル信号処理回路２で発生した貫通電流の、アナログ信号
処理回路１への影響を低減し、アナログ信号処理回路１
の誤動作や特性悪化を極力抑える。 【構成】 集積回路の電源電圧Ｖccより低い定電圧を発
生する定電圧回路３を備え、上記ＣＭＯＳ構成のディジ
タル信号処理回路２を上記定電圧により駆動し、上記バ
イポーラ構成のアナログ信号処理回路１を上記集積回路
の電源電圧Ｖccにより駆動するようにした。
路１と、ＣＭＯＳ素子からなるディジタル信号処理回路
２とを備えた半導体集積回路１０１において、ディジタ
ル信号処理回路２で発生した貫通電流の、アナログ信号
処理回路１への影響を低減し、アナログ信号処理回路１
の誤動作や特性悪化を極力抑える。 【構成】 集積回路の電源電圧Ｖccより低い定電圧を発
生する定電圧回路３を備え、上記ＣＭＯＳ構成のディジ
タル信号処理回路２を上記定電圧により駆動し、上記バ
イポーラ構成のアナログ信号処理回路１を上記集積回路
の電源電圧Ｖccにより駆動するようにした。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にバイポーラ素子とＣＭＯＳ素子とをモノリシッ
クに搭載してなるＢｉ−ＣＭＯＳ構造を有する半導体集
積回路に関するものである。
し、特にバイポーラ素子とＣＭＯＳ素子とをモノリシッ
クに搭載してなるＢｉ−ＣＭＯＳ構造を有する半導体集
積回路に関するものである。
【０００２】
【従来の技術】図３は従来の半導体集積回路を説明する
ためのブロック図であり、２００は上記Ｂｉ−ＣＭＯＳ
構造を有する半導体集積回路で、バイポーラ素子からな
るアナログ信号処理回路１と、ＣＭＯＳ素子からなるデ
ィジタル信号処理回路２とを有し、上記各信号処理回路
１及び２は共通の電源ライン５ａにより集積回路の電源
Ｖccに接続されている。
ためのブロック図であり、２００は上記Ｂｉ−ＣＭＯＳ
構造を有する半導体集積回路で、バイポーラ素子からな
るアナログ信号処理回路１と、ＣＭＯＳ素子からなるデ
ィジタル信号処理回路２とを有し、上記各信号処理回路
１及び２は共通の電源ライン５ａにより集積回路の電源
Ｖccに接続されている。
【０００３】次に動作について説明する。上記各信号処
理回路１，２はそれぞれ電源Ｖccから共通の電源ライン
５ａを介して駆動電流が供給され、所定の回路動作を行
う。
理回路１，２はそれぞれ電源Ｖccから共通の電源ライン
５ａを介して駆動電流が供給され、所定の回路動作を行
う。
【０００４】上記ディジタル信号処理回路２では、静的
電流，つまり回路内のノードの信号レベルが一定である
状態において流れる電流はほぼ零と見なせるが、動作
中，つまり上記信号レベルが変化している状態において
は電源側から接地側に貫通電流が流れる。
電流，つまり回路内のノードの信号レベルが一定である
状態において流れる電流はほぼ零と見なせるが、動作
中，つまり上記信号レベルが変化している状態において
は電源側から接地側に貫通電流が流れる。
【０００５】
【発明が解決しようとする課題】ところが、上記ディジ
タル信号処理回路２にてこのような貫通電流が流れる
と、これが電源ライン５ａに廻り込み、アナログ信号処
理回路１の電源電位に影響を与えることとなる。特に上
記ディジタル信号処理回路２が一定周期で信号レベルの
変化が発生するような回路構成である場合、この周期で
上記電源ライン５ａの電位がゆれることになる。この結
果上記アナログ信号処理回路１において、上記ディジタ
ル信号処理回路２の貫通電流の影響がノイズとして現わ
れ、誤動作あるいは特性の悪化を招いてしまう。
タル信号処理回路２にてこのような貫通電流が流れる
と、これが電源ライン５ａに廻り込み、アナログ信号処
理回路１の電源電位に影響を与えることとなる。特に上
記ディジタル信号処理回路２が一定周期で信号レベルの
変化が発生するような回路構成である場合、この周期で
上記電源ライン５ａの電位がゆれることになる。この結
果上記アナログ信号処理回路１において、上記ディジタ
ル信号処理回路２の貫通電流の影響がノイズとして現わ
れ、誤動作あるいは特性の悪化を招いてしまう。
【０００６】このように従来の半導体集積回路２００で
は、ＣＭＯＳ構成のディジタル信号処理回路２にて発生
した貫通電流が、電源ライン５ａのノイズとなってアナ
ログ信号処理回路１に廻り込むため、アナログ信号処理
回路１での誤動作や特性悪化を招いてしまうといった問
題点があった。
は、ＣＭＯＳ構成のディジタル信号処理回路２にて発生
した貫通電流が、電源ライン５ａのノイズとなってアナ
ログ信号処理回路１に廻り込むため、アナログ信号処理
回路１での誤動作や特性悪化を招いてしまうといった問
題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ＣＭＯＳ構成のディジタル信号
処理回路で発生した貫通電流の、バイポーラ構成のアナ
ログ信号処理回路への影響を低減することができ、アナ
ログ信号処理回路の誤動作や特性悪化を極力抑えること
ができる半導体集積回路を得ることを目的とする。
ためになされたもので、ＣＭＯＳ構成のディジタル信号
処理回路で発生した貫通電流の、バイポーラ構成のアナ
ログ信号処理回路への影響を低減することができ、アナ
ログ信号処理回路の誤動作や特性悪化を極力抑えること
ができる半導体集積回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、バイポーラ素子からなるアナログ信号処理回
路と、ＣＭＯＳ素子からなるディジタル信号処理回路と
を備えた半導体集積回路において、集積回路の電源電圧
より低い定電圧を発生する定電圧発生手段を備え、上記
ディジタル信号処理回路を上記定電圧により駆動し、上
記アナログ信号処理回路を上記集積回路の電源電圧によ
り駆動するようにしたものである。
積回路は、バイポーラ素子からなるアナログ信号処理回
路と、ＣＭＯＳ素子からなるディジタル信号処理回路と
を備えた半導体集積回路において、集積回路の電源電圧
より低い定電圧を発生する定電圧発生手段を備え、上記
ディジタル信号処理回路を上記定電圧により駆動し、上
記アナログ信号処理回路を上記集積回路の電源電圧によ
り駆動するようにしたものである。
【０００９】この発明は上記半導体集積回路において、
上記定電圧発生手段として、集積回路の電源電圧及びこ
れより低い基準電圧を受け、上記電源電圧を該基準電圧
の所定倍の電圧と比較し、該電源電圧の方が大きい時上
記基準電圧を出力し、上記電源電圧の方が小さい時上記
電源電圧を出力する電圧比較器を備えたものである。
上記定電圧発生手段として、集積回路の電源電圧及びこ
れより低い基準電圧を受け、上記電源電圧を該基準電圧
の所定倍の電圧と比較し、該電源電圧の方が大きい時上
記基準電圧を出力し、上記電源電圧の方が小さい時上記
電源電圧を出力する電圧比較器を備えたものである。
【００１０】
【作用】この発明においては、バイポーラ構成のアナロ
グ信号処理回路と同一基板上に形成されたＣＭＯＳ構成
のディジタル信号処理回路を、集積回路の電源電圧より
低い定電圧により駆動するようにしたから、ディジタル
信号処理回路で発生する貫通電流が小さくなる。これに
より該貫通電流の影響により上記アナログ信号処理回路
において生ずるノイズが低減され、上記貫通電流による
アナログ信号処理回路での誤動作や特性劣化の発生を抑
制することができる。
グ信号処理回路と同一基板上に形成されたＣＭＯＳ構成
のディジタル信号処理回路を、集積回路の電源電圧より
低い定電圧により駆動するようにしたから、ディジタル
信号処理回路で発生する貫通電流が小さくなる。これに
より該貫通電流の影響により上記アナログ信号処理回路
において生ずるノイズが低減され、上記貫通電流による
アナログ信号処理回路での誤動作や特性劣化の発生を抑
制することができる。
【００１１】またこの発明においては、上記定電圧発生
手段として、集積回路の電源電圧及びこれより低い基準
電圧を受け、上記電源電圧を該基準電圧の所定倍の電圧
と比較し、該電源電圧の方が大きい時上記基準電圧を出
力し、上記電源電圧の方が小さい時上記電源電圧を出力
する電圧比較器を備えたので、電源電圧が変動する場
合、特にこれが、ディジタル信号処理回路での貫通電流
による悪影響がアナログ信号処理回路において大きく現
れる程度に大きくなった時、ディジタル信号処理回路の
駆動電源の電圧が低下することとなり、上記と同様、貫
通電流によるアナログ信号処理回路での誤動作や特性劣
化の発生を抑制することができる。
手段として、集積回路の電源電圧及びこれより低い基準
電圧を受け、上記電源電圧を該基準電圧の所定倍の電圧
と比較し、該電源電圧の方が大きい時上記基準電圧を出
力し、上記電源電圧の方が小さい時上記電源電圧を出力
する電圧比較器を備えたので、電源電圧が変動する場
合、特にこれが、ディジタル信号処理回路での貫通電流
による悪影響がアナログ信号処理回路において大きく現
れる程度に大きくなった時、ディジタル信号処理回路の
駆動電源の電圧が低下することとなり、上記と同様、貫
通電流によるアナログ信号処理回路での誤動作や特性劣
化の発生を抑制することができる。
【００１２】
実施例１．図１は本発明の第１の実施例による半導体集
積回路を説明するためのブロック図である。図におい
て、１０１は集積回路の電源電圧より低い定電圧を発生
する定電圧回路３を有する本実施例の半導体集積回路
で、この半導体集積回路１０１では、上記ＣＭＯＳ構成
のディジタル信号処理回路２はＣＭＯＳ部電源ライン６
を介して上記定電圧回路３に接続され、上記アナログ信
号処理回路１はアナログ部電源ライン５を介して集積回
路の電源Ｖcc（５Ｖ）に接続されている。またここでは
上記定電圧回路３は、その出力として３Ｖで一定な定電
圧を出力するよう構成しているが、上記出力定電圧は上
記ディジタル信号処理回路２の動作可能な最低電位（約
１．５Ｖ）に設定してもよい。なおこの定電圧回路３
は、その出力部のドライブ能力や配線電流容量を、負荷
となるディジタル信号処理回路２の負荷容量を考慮して
設計する必要がある。
積回路を説明するためのブロック図である。図におい
て、１０１は集積回路の電源電圧より低い定電圧を発生
する定電圧回路３を有する本実施例の半導体集積回路
で、この半導体集積回路１０１では、上記ＣＭＯＳ構成
のディジタル信号処理回路２はＣＭＯＳ部電源ライン６
を介して上記定電圧回路３に接続され、上記アナログ信
号処理回路１はアナログ部電源ライン５を介して集積回
路の電源Ｖcc（５Ｖ）に接続されている。またここでは
上記定電圧回路３は、その出力として３Ｖで一定な定電
圧を出力するよう構成しているが、上記出力定電圧は上
記ディジタル信号処理回路２の動作可能な最低電位（約
１．５Ｖ）に設定してもよい。なおこの定電圧回路３
は、その出力部のドライブ能力や配線電流容量を、負荷
となるディジタル信号処理回路２の負荷容量を考慮して
設計する必要がある。
【００１３】次に作用効果について説明する。このよう
な構成の半導体集積回路１０１では、上記アナログ信号
処理回路１はアナログ部電源ライン５を介して集積回路
の電源Ｖccを受け、また上記ディジタル信号処理回路２
はＣＭＯＳ部電源ライン６を介して、上記電源Ｖccより
低い定電圧を上記定電圧回路３から受け、それぞれ回路
動作を行う。
な構成の半導体集積回路１０１では、上記アナログ信号
処理回路１はアナログ部電源ライン５を介して集積回路
の電源Ｖccを受け、また上記ディジタル信号処理回路２
はＣＭＯＳ部電源ライン６を介して、上記電源Ｖccより
低い定電圧を上記定電圧回路３から受け、それぞれ回路
動作を行う。
【００１４】この際上記ディジタル信号処理回路２では
その駆動電源の電圧に比例した貫通電流が流れることと
なるが、該回路２が集積回路の電源電圧に比べて小さい
定電圧回路３の出力定電圧により駆動されているため、
上記貫通電流のレベルも小さくなっている。このため上
記ディジタル信号処理回路２の貫通電流の影響により上
記アナログ信号処理回路１において生ずるノイズが低減
され、上記貫通電流によるアナログ信号処理回路１での
誤動作や特性劣化の発生を抑制することができる。
その駆動電源の電圧に比例した貫通電流が流れることと
なるが、該回路２が集積回路の電源電圧に比べて小さい
定電圧回路３の出力定電圧により駆動されているため、
上記貫通電流のレベルも小さくなっている。このため上
記ディジタル信号処理回路２の貫通電流の影響により上
記アナログ信号処理回路１において生ずるノイズが低減
され、上記貫通電流によるアナログ信号処理回路１での
誤動作や特性劣化の発生を抑制することができる。
【００１５】このように本実施例では、集積回路の電源
電圧より低い定電圧を発生する定電圧回路３を、ディジ
タル信号処理回路２の電源として設けたので、上記ディ
ジタル信号処理回路２が低電圧駆動されることとなり、
これにより該回路２を流れる貫通電流のレベルが小さく
なる。この結果ディジタル信号処理回路２で発生した貫
通電流のバイポーラ部電源ライン５への廻り込みノイズ
のレベルも小さくなり、バイポーラ構成のアナログ信号
処理回路１における誤動作や特性劣化を低減することが
できる。
電圧より低い定電圧を発生する定電圧回路３を、ディジ
タル信号処理回路２の電源として設けたので、上記ディ
ジタル信号処理回路２が低電圧駆動されることとなり、
これにより該回路２を流れる貫通電流のレベルが小さく
なる。この結果ディジタル信号処理回路２で発生した貫
通電流のバイポーラ部電源ライン５への廻り込みノイズ
のレベルも小さくなり、バイポーラ構成のアナログ信号
処理回路１における誤動作や特性劣化を低減することが
できる。
【００１６】またディジタル信号処理回路２を、集積回
路の電源Ｖcc，つまりアナログ信号処理回路１の駆動電
源とは別の定電圧回路３により駆動しているため、ディ
ジタル信号処理回路２の電源レベルを電源Ｖccの値にか
かわらず所望の値に設定することができる。
路の電源Ｖcc，つまりアナログ信号処理回路１の駆動電
源とは別の定電圧回路３により駆動しているため、ディ
ジタル信号処理回路２の電源レベルを電源Ｖccの値にか
かわらず所望の値に設定することができる。
【００１７】なお、上記実施例では、ディジタル信号処
理回路２を定電圧回路３の出力定電圧により駆動する回
路構成を示したが、上記定電圧回路３に代えて電圧比較
器を用いてもよい。
理回路２を定電圧回路３の出力定電圧により駆動する回
路構成を示したが、上記定電圧回路３に代えて電圧比較
器を用いてもよい。
【００１８】実施例２．図２は本発明の第２の実施例に
よる半導体集積回路を説明するための図であり、図にお
いて１０２は、上記第１の実施例の定電圧回路３に代え
て、集積回路の電源Ｖcc（５Ｖ）及びこれよりレベルの
低い基準電圧Ｖref を入力とする電圧比較器４を搭載し
た半導体集積回路で、上記電圧比較器４は、上記集積回
路の電源Ｖccを上記基準電圧Ｖref の所定倍の電圧と比
較し、該電源電圧Ｖccの方が大きい時上記基準電圧Ｖre
f を出力し、上記電源電圧Ｖccの方が小さい時上記電源
電圧Ｖccを出力するよう構成されている。ここでは上記
基準電圧Ｖref を１．８Ｖ程度とし、電源Ｖccと比較さ
れる基準電圧の所定倍の電位を３Ｖ程度に設定してい
る。この基準電圧の所定倍の電位は、アナログ信号処理
回路１が受けるディジタル信号処理回回路での貫通電流
の影響を考慮して設定する。その他の構成は上記第１実
施例と同一である。
よる半導体集積回路を説明するための図であり、図にお
いて１０２は、上記第１の実施例の定電圧回路３に代え
て、集積回路の電源Ｖcc（５Ｖ）及びこれよりレベルの
低い基準電圧Ｖref を入力とする電圧比較器４を搭載し
た半導体集積回路で、上記電圧比較器４は、上記集積回
路の電源Ｖccを上記基準電圧Ｖref の所定倍の電圧と比
較し、該電源電圧Ｖccの方が大きい時上記基準電圧Ｖre
f を出力し、上記電源電圧Ｖccの方が小さい時上記電源
電圧Ｖccを出力するよう構成されている。ここでは上記
基準電圧Ｖref を１．８Ｖ程度とし、電源Ｖccと比較さ
れる基準電圧の所定倍の電位を３Ｖ程度に設定してい
る。この基準電圧の所定倍の電位は、アナログ信号処理
回路１が受けるディジタル信号処理回回路での貫通電流
の影響を考慮して設定する。その他の構成は上記第１実
施例と同一である。
【００１９】次に作用効果について説明する。このよう
な構成の半導体集積回路１０２では、上記アナログ信号
処理回路１はアナログ部電源ライン５を介して集積回路
の電源Ｖccを受け、また上記ディジタル信号処理回路２
はＣＭＯＳ部電源ライン６を介して上記電圧比較器４の
出力電圧を受け、それぞれ回路動作を行う。
な構成の半導体集積回路１０２では、上記アナログ信号
処理回路１はアナログ部電源ライン５を介して集積回路
の電源Ｖccを受け、また上記ディジタル信号処理回路２
はＣＭＯＳ部電源ライン６を介して上記電圧比較器４の
出力電圧を受け、それぞれ回路動作を行う。
【００２０】この際、上記電圧比較器４は、その出力，
つまりＣＭＯＳ部電源ライン６の電位を、集積回路の電
源Ｖccの電位を基準電圧Ｖref の所定倍の電位と比較す
ることにより決定する。
つまりＣＭＯＳ部電源ライン６の電位を、集積回路の電
源Ｖccの電位を基準電圧Ｖref の所定倍の電位と比較す
ることにより決定する。
【００２１】つまりこの場合は、電源電圧となるバイポ
ーラ部電源ライン５の電位をＶcc5とすると、Ｖcc5 ≦
ｎ×Ｖref の時、電源Ｖccをディジタル信号処理回路２
に出力し、Ｖcc5 ＞ｎ×Ｖref の時、上記基準電圧Ｖre
f をディジタル信号処理回路２に出力する。
ーラ部電源ライン５の電位をＶcc5とすると、Ｖcc5 ≦
ｎ×Ｖref の時、電源Ｖccをディジタル信号処理回路２
に出力し、Ｖcc5 ＞ｎ×Ｖref の時、上記基準電圧Ｖre
f をディジタル信号処理回路２に出力する。
【００２２】このように第２の実施例では、集積回路の
電源Ｖccを上記基準電圧Ｖref の所定倍の電圧と比較
し、該電源電圧の方が大きい時上記基準電圧を出力し、
上記電源電圧の方が小さい時上記電源電圧Ｖref を出力
する電圧比較回路４を備えたので、集積回路の電源Ｖcc
が変動する場合、該電圧Ｖccが、ディジタル信号処理回
路２での貫通電流による悪影響がアナログ信号処理回路
１において大きく現れる程度に大きくなった時、ディジ
タル信号処理回路の駆動電源の電圧が低下することとな
り、上記実施例と同様、貫通電流によるアナログ信号処
理回路での誤動作や特性劣化の発生を抑制することがで
きる。
電源Ｖccを上記基準電圧Ｖref の所定倍の電圧と比較
し、該電源電圧の方が大きい時上記基準電圧を出力し、
上記電源電圧の方が小さい時上記電源電圧Ｖref を出力
する電圧比較回路４を備えたので、集積回路の電源Ｖcc
が変動する場合、該電圧Ｖccが、ディジタル信号処理回
路２での貫通電流による悪影響がアナログ信号処理回路
１において大きく現れる程度に大きくなった時、ディジ
タル信号処理回路の駆動電源の電圧が低下することとな
り、上記実施例と同様、貫通電流によるアナログ信号処
理回路での誤動作や特性劣化の発生を抑制することがで
きる。
【００２３】またこの第２実施例の回路１０２において
も、ディジタル信号処理回路２を、集積回路の電源Ｖcc
とは別の電圧比較器４の出力により駆動しているため、
電源Ｖccの値にかかわらず、ディジタル信号処理回路２
の電源電圧を所望の値を設定することができる。
も、ディジタル信号処理回路２を、集積回路の電源Ｖcc
とは別の電圧比較器４の出力により駆動しているため、
電源Ｖccの値にかかわらず、ディジタル信号処理回路２
の電源電圧を所望の値を設定することができる。
【００２４】
【発明の効果】以上のようにこの発明に係る半導体集積
回路によれば、バイポーラ構成のアナログ信号処理回路
と同一基板上に形成されたＣＭＯＳ構成のディジタル信
号処理回路を、集積回路の電源電圧より低い定電圧によ
り駆動するようにしたので、ディジタル信号処理回路で
発生する貫通電流が小さくなり、該貫通電流によるアナ
ログ信号処理回路での誤動作や特性劣化の発生を抑制す
ることができる効果がある。
回路によれば、バイポーラ構成のアナログ信号処理回路
と同一基板上に形成されたＣＭＯＳ構成のディジタル信
号処理回路を、集積回路の電源電圧より低い定電圧によ
り駆動するようにしたので、ディジタル信号処理回路で
発生する貫通電流が小さくなり、該貫通電流によるアナ
ログ信号処理回路での誤動作や特性劣化の発生を抑制す
ることができる効果がある。
【００２５】またこの発明によれば、上記定電圧発生手
段として、集積回路の電源電圧及びこれより低い基準電
圧を受け、上記電源電圧を該基準電圧の所定倍の電圧と
比較し、該電源電圧の方が大きい時上記基準電圧を出力
し、上記電源電圧の方が小さい時上記電源電圧を出力す
る電圧比較器を備えたので、電源電圧が変動する場合、
該電だが、ディジタル信号処理回路での貫通電流による
悪影響がアナログ信号処理回路において大きく現れる程
度に大きくなった時、ディジタル信号処理回路の駆動電
源の電圧が低下することとなり、上記と同様、貫通電流
によるアナログ信号処理回路での誤動作や特性劣化の発
生を抑制することができる効果がある。
段として、集積回路の電源電圧及びこれより低い基準電
圧を受け、上記電源電圧を該基準電圧の所定倍の電圧と
比較し、該電源電圧の方が大きい時上記基準電圧を出力
し、上記電源電圧の方が小さい時上記電源電圧を出力す
る電圧比較器を備えたので、電源電圧が変動する場合、
該電だが、ディジタル信号処理回路での貫通電流による
悪影響がアナログ信号処理回路において大きく現れる程
度に大きくなった時、ディジタル信号処理回路の駆動電
源の電圧が低下することとなり、上記と同様、貫通電流
によるアナログ信号処理回路での誤動作や特性劣化の発
生を抑制することができる効果がある。
【図１】本発明の第１の実施例による半導体集積回路を
説明するためのブロック図である。
説明するためのブロック図である。
【図２】本発明の第２の実施例による半導体集積回路を
説明するためのブロック図である。
説明するためのブロック図である。
【図３】従来の半導体集積回路を説明するためのブロッ
ク図である。
ク図である。
１ アナログ信号処理回路 ２ ディジタル信号処理回路 ３ 定電圧回路 ４ 電圧比較器 ５ バイポーラ部電源ライン ６ ＣＭＯＳ部電源ライン １０１，１０２ 半導体集積回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】またこの発明によれば、上記定電圧発生手
段として、集積回路の電源電圧及びこれより低い基準電
圧を受け、上記電源電圧を該基準電圧の所定倍の電圧と
比較し、該電源電圧の方が大きい時上記基準電圧を出力
し、上記電源電圧の方が小さい時上記電源電圧を出力す
る電圧比較器を備えたので、電源電圧が変動する場合、
特にこれが、ディジタル信号処理回路での貫通電流によ
る悪影響がアナログ信号処理回路において大きく現れる
程度に大きくなった時、ディジタル信号処理回路の駆動
電源の電圧が低下することとなり、上記と同様、貫通電
流によるアナログ信号処理回路での誤動作や特性劣化の
発生を抑制することができる効果がある。
段として、集積回路の電源電圧及びこれより低い基準電
圧を受け、上記電源電圧を該基準電圧の所定倍の電圧と
比較し、該電源電圧の方が大きい時上記基準電圧を出力
し、上記電源電圧の方が小さい時上記電源電圧を出力す
る電圧比較器を備えたので、電源電圧が変動する場合、
特にこれが、ディジタル信号処理回路での貫通電流によ
る悪影響がアナログ信号処理回路において大きく現れる
程度に大きくなった時、ディジタル信号処理回路の駆動
電源の電圧が低下することとなり、上記と同様、貫通電
流によるアナログ信号処理回路での誤動作や特性劣化の
発生を抑制することができる効果がある。
Claims (2)
- 【請求項１】 バイポーラ素子からなるアナログ信号処
理回路と、ＣＭＯＳ素子からなるディジタル信号処理回
路とを備えた半導体集積回路において、 集積回路の電源電圧より低い定電圧を発生する定電圧発
生手段を備え、 上記ディジタル信号処理回路を上記定電圧により駆動
し、上記アナログ信号処理回路を上記集積回路の電源電
圧により駆動するようにしたことを特徴とする半導体集
積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 上記定電圧発生手段は、 上記集積回路の電源電圧及びこれより低い基準電圧を受
け、上記電源電圧を該基準電圧の所定倍の電圧と比較
し、該電源電圧の方が大きい時上記基準電圧を出力し、
上記電源電圧の方が小さい時上記電源電圧を出力する電
圧比較器であることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4335052A JPH06163834A (ja) | 1992-11-20 | 1992-11-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4335052A JPH06163834A (ja) | 1992-11-20 | 1992-11-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163834A true JPH06163834A (ja) | 1994-06-10 |
Family
ID=18284211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4335052A Pending JPH06163834A (ja) | 1992-11-20 | 1992-11-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163834A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03172782A (ja) * | 1989-12-01 | 1991-07-26 | Hitachi Ltd | 半導体集積回路 |
| JPH0442566A (ja) * | 1990-06-08 | 1992-02-13 | Hitachi Ltd | ディジタル・アナログ混在ｌｓｉ |
| JPH04163959A (ja) * | 1990-10-29 | 1992-06-09 | Sony Corp | アナログ・ディジタル回路の電源回路 |
-
1992
- 1992-11-20 JP JP4335052A patent/JPH06163834A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03172782A (ja) * | 1989-12-01 | 1991-07-26 | Hitachi Ltd | 半導体集積回路 |
| JPH0442566A (ja) * | 1990-06-08 | 1992-02-13 | Hitachi Ltd | ディジタル・アナログ混在ｌｓｉ |
| JPH04163959A (ja) * | 1990-10-29 | 1992-06-09 | Sony Corp | アナログ・ディジタル回路の電源回路 |
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