JPH11145820A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH11145820A JPH11145820A JP9311651A JP31165197A JPH11145820A JP H11145820 A JPH11145820 A JP H11145820A JP 9311651 A JP9311651 A JP 9311651A JP 31165197 A JP31165197 A JP 31165197A JP H11145820 A JPH11145820 A JP H11145820A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 電源電圧ＶＣＣが低電圧の時でも、確実に動
作可能な“Ｌ”変換のレベルシフタ回路を提供する。 【解決手段】 従来の“Ｌ”変換のレベルシフタ回路の
ＰｃｈＴＲ（ＭＰ１，ＭＰ２）とＮｃｈＴＲ（ＭＮ１，
ＭＮ２）との間にＰｃｈＴＲ（ＭＰ３，ＭＰ４）とＮｃ
ｈＴＲ（ＭＮ３，ＭＮ４）とを設け、かつ、ＮｃｈＴＲ
（ＭＮ３，ＭＮ３）間のノード電位をＶＣＣ／ＧＮＤに
確定させる為に、このノード（＃１，＃２）とＶＣＣ／
ＧＮＤ信号（ＩＮ２）の間に直列にＰｃｈＴＲ（ＭＰ７
〜ＭＰ１０）を２つ設ける。上記ノード（＃１，＃２）
に接続されたＰｃｈＴＲ（ＭＰ９，ＭＰ１０）は、ＢＶ
ds対策として、ゲートをＧＮＤとし、ＶＣＣ／ＧＮＤ信
号（ＩＮ２）に接続されたＰｃｈＴＲ（ＭＰ７，ＭＰ
８）のゲートは、入力信号（ＩＮ１）およびインバータ
（ＩＮＶ１）の出力信号に直接接続される。
作可能な“Ｌ”変換のレベルシフタ回路を提供する。 【解決手段】 従来の“Ｌ”変換のレベルシフタ回路の
ＰｃｈＴＲ（ＭＰ１，ＭＰ２）とＮｃｈＴＲ（ＭＮ１，
ＭＮ２）との間にＰｃｈＴＲ（ＭＰ３，ＭＰ４）とＮｃ
ｈＴＲ（ＭＮ３，ＭＮ４）とを設け、かつ、ＮｃｈＴＲ
（ＭＮ３，ＭＮ３）間のノード電位をＶＣＣ／ＧＮＤに
確定させる為に、このノード（＃１，＃２）とＶＣＣ／
ＧＮＤ信号（ＩＮ２）の間に直列にＰｃｈＴＲ（ＭＰ７
〜ＭＰ１０）を２つ設ける。上記ノード（＃１，＃２）
に接続されたＰｃｈＴＲ（ＭＰ９，ＭＰ１０）は、ＢＶ
ds対策として、ゲートをＧＮＤとし、ＶＣＣ／ＧＮＤ信
号（ＩＮ２）に接続されたＰｃｈＴＲ（ＭＰ７，ＭＰ
８）のゲートは、入力信号（ＩＮ１）およびインバータ
（ＩＮＶ１）の出力信号に直接接続される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に用
いられるレベル変換回路に関し、特に、“Ｌ”レベルの
レベル変換を行うレベルシフタ回路に関する。
いられるレベル変換回路に関し、特に、“Ｌ”レベルの
レベル変換を行うレベルシフタ回路に関する。
【０００２】
【従来の技術】この技術分野で周知のように、ＭＯＳト
ランジスタにはＮチャネルＭＯＳトランジスタと、Ｐチ
ャンネルＭＯＳトランジスタとがある。ＮチャネルＭＯ
Ｓトランジスタは基板（Ｐウェル）上に作られ、Ｐチャ
ンネルＭＯＳトランジスタは基板（Ｎウェル）上に作ら
れる。
ランジスタにはＮチャネルＭＯＳトランジスタと、Ｐチ
ャンネルＭＯＳトランジスタとがある。ＮチャネルＭＯ
Ｓトランジスタは基板（Ｐウェル）上に作られ、Ｐチャ
ンネルＭＯＳトランジスタは基板（Ｎウェル）上に作ら
れる。
【０００３】図４に基本的な“Ｌ”レベル変換のレベル
シフタ回路の一例を示す。図４において、ＩＮ１は入力
信号又は入力端子を示し、ＯＵＴＡは反転出力信号又は
反転出力端子を示し、ＯＵＴＢは非反転出力信号又は非
反転出力端子を示す。また、ＶＣＣは電源電圧又は電源
端子を示し、ＶＮＥＧは可変電圧端子又はレベルシフト
可変電圧を示している。レベルシフト可変電圧ＶＮＥＧ
は０Ｖと所定の負電圧との間で可変である。
シフタ回路の一例を示す。図４において、ＩＮ１は入力
信号又は入力端子を示し、ＯＵＴＡは反転出力信号又は
反転出力端子を示し、ＯＵＴＢは非反転出力信号又は非
反転出力端子を示す。また、ＶＣＣは電源電圧又は電源
端子を示し、ＶＮＥＧは可変電圧端子又はレベルシフト
可変電圧を示している。レベルシフト可変電圧ＶＮＥＧ
は０Ｖと所定の負電圧との間で可変である。
【０００４】図示のレベルシフタ回路は、インバータＩ
ＮＶ１と、第１および第２のＰチャネルＭＯＳトランジ
スタＭＰ１およびＭＰ２と、第１および第２のＮチャネ
ルＭＯＳトランジスタＭＮ１およびＭＮ２とを有する。
インバータＩＮＶ１の入力端子には入力信号ＩＮ１が供
給され、インバータＩＮＶ１はこの入力信号ＩＮ１を反
転して、その出力端子から反転入力信号を出力する。
ＮＶ１と、第１および第２のＰチャネルＭＯＳトランジ
スタＭＰ１およびＭＰ２と、第１および第２のＮチャネ
ルＭＯＳトランジスタＭＮ１およびＭＮ２とを有する。
インバータＩＮＶ１の入力端子には入力信号ＩＮ１が供
給され、インバータＩＮＶ１はこの入力信号ＩＮ１を反
転して、その出力端子から反転入力信号を出力する。
【０００５】第１のＰチャネルＭＯＳトランジスタＭＰ
１において、ソースには電源電圧ＶＣＣが供給され、ゲ
ートには入力信号ＩＮ１が供給されている。第２のＰチ
ャネルＭＯＳトランジスタＭＰ２において、ソースには
電源電圧ＶＣＣが供給され、ゲートにはインバータＩＮ
Ｖ１からの反転入力信号が供給されている。また、第１
のＰチャネルＭＯＳトランジスタＭＰ１のドレインは、
反転出力端子ＯＵＴＡに接続され、第２のＰチャネルＭ
ＯＳトランジスタＭＰ２のドレインは非反転出力端子Ｏ
ＵＴＢに接続されている。
１において、ソースには電源電圧ＶＣＣが供給され、ゲ
ートには入力信号ＩＮ１が供給されている。第２のＰチ
ャネルＭＯＳトランジスタＭＰ２において、ソースには
電源電圧ＶＣＣが供給され、ゲートにはインバータＩＮ
Ｖ１からの反転入力信号が供給されている。また、第１
のＰチャネルＭＯＳトランジスタＭＰ１のドレインは、
反転出力端子ＯＵＴＡに接続され、第２のＰチャネルＭ
ＯＳトランジスタＭＰ２のドレインは非反転出力端子Ｏ
ＵＴＢに接続されている。
【０００６】第１のＮチャネルＭＯＳトランジスタＭＮ
１において、ドレインは第１のノード＃１に接続され、
ゲートは第２のノード＃２に接続され、ソースにはレベ
ルシフト可変電圧ＶＮＥＧが供給される。第２のＰチャ
ネルＭＯＳトランジスタＭＰ２において、ドレインは第
２のノード＃２に接続され、ゲートは第１のノード＃１
に接続され、ソースにはレベルシフト可変電圧ＶＮＥＧ
が供給される。すなわち、第１および第２のＮチャネル
ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートは互い
にたすきがけに相手のドレインに接続されている。第１
のノード＃１は反転出力端子ＯＵＴＡに直接接続され、
第２のノード＃２は非反転出力端子ＯＵＴＢに直接接続
されている。
１において、ドレインは第１のノード＃１に接続され、
ゲートは第２のノード＃２に接続され、ソースにはレベ
ルシフト可変電圧ＶＮＥＧが供給される。第２のＰチャ
ネルＭＯＳトランジスタＭＰ２において、ドレインは第
２のノード＃２に接続され、ゲートは第１のノード＃１
に接続され、ソースにはレベルシフト可変電圧ＶＮＥＧ
が供給される。すなわち、第１および第２のＮチャネル
ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートは互い
にたすきがけに相手のドレインに接続されている。第１
のノード＃１は反転出力端子ＯＵＴＡに直接接続され、
第２のノード＃２は非反転出力端子ＯＵＴＢに直接接続
されている。
【０００７】図４において、仮に入力信号ＩＮ１が電源
電圧ＶＣＣであるとしよう。この場合、反転出力信号Ｏ
ＵＴＡはレベルシフト可変電圧ＶＮＥＧとなり、非反転
出力信号ＯＵＴＡは電源電圧ＶＣＣとなる。その時、第
１のＰチャネルＭＯＳトランジスタＭＰ１に着目する
と、基板（Ｎウェル）−ドレイン間の電位差が｜ＶＣＣ
｜＋｜ＶＮＥＧ｜となり、トランジスタのジャンクショ
ン耐圧対策が施されていない。よって、基板（Ｎウェ
ル）−ドレイン間の電位差が第１のＰチャネルＭＯＳト
ランジスタＭＰ１の耐圧を大きく越え、第１のＰチャネ
ルＭＯＳトランジスタＭＰ１の破壊が起きる可能性があ
る。
電圧ＶＣＣであるとしよう。この場合、反転出力信号Ｏ
ＵＴＡはレベルシフト可変電圧ＶＮＥＧとなり、非反転
出力信号ＯＵＴＡは電源電圧ＶＣＣとなる。その時、第
１のＰチャネルＭＯＳトランジスタＭＰ１に着目する
と、基板（Ｎウェル）−ドレイン間の電位差が｜ＶＣＣ
｜＋｜ＶＮＥＧ｜となり、トランジスタのジャンクショ
ン耐圧対策が施されていない。よって、基板（Ｎウェ
ル）−ドレイン間の電位差が第１のＰチャネルＭＯＳト
ランジスタＭＰ１の耐圧を大きく越え、第１のＰチャネ
ルＭＯＳトランジスタＭＰ１の破壊が起きる可能性があ
る。
【０００８】また、ＮチャネルＭＯＳトランジスタにお
いても同様の事がいえる。第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２に着目すると、基板（Ｐウェル）−ドレ
イン間の電位差は、｜ＶＣＣ｜＋｜ＶＮＥＧ｜となり、
トランジスタのジャンクション耐圧対策が施されていな
い。さらに、第１のＮチャネルＭＯＳトランジスタＭＮ
１に着目すると、ゲート−基板間の電位差は、｜ＶＣＣ
｜＋｜ＶＮＥＧ｜となり、トランジスタのジャンクショ
ン耐圧対策が施されていない。よって、ゲート−基板間
の電位差が第１のＮチャネルＭＯＳトランジスタＭＮ１
の耐圧を大きく越え、ゲート破壊の可能性が起きる。
いても同様の事がいえる。第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２に着目すると、基板（Ｐウェル）−ドレ
イン間の電位差は、｜ＶＣＣ｜＋｜ＶＮＥＧ｜となり、
トランジスタのジャンクション耐圧対策が施されていな
い。さらに、第１のＮチャネルＭＯＳトランジスタＭＮ
１に着目すると、ゲート−基板間の電位差は、｜ＶＣＣ
｜＋｜ＶＮＥＧ｜となり、トランジスタのジャンクショ
ン耐圧対策が施されていない。よって、ゲート−基板間
の電位差が第１のＮチャネルＭＯＳトランジスタＭＮ１
の耐圧を大きく越え、ゲート破壊の可能性が起きる。
【０００９】仮に、電源電圧ＶＣＣ＝５Ｖ、レベルシフ
ト可変電圧ＶＮＥＧ＝−１２Ｖだとしよう。この場合、
１７Ｖの電位差を持ち、一般的なトランジスタ耐圧を大
きく越えてしまう。このような問題を解決するために、
従来は次のようなものが提案されている。
ト可変電圧ＶＮＥＧ＝−１２Ｖだとしよう。この場合、
１７Ｖの電位差を持ち、一般的なトランジスタ耐圧を大
きく越えてしまう。このような問題を解決するために、
従来は次のようなものが提案されている。
【００１０】図５に従来の“Ｌ”変換のレベルシフタ回
路を示す。図において、ＩＮ１は入力信号または入力端
子を示し、ＩＮ２は切換信号または切換端子を示してい
る。また、ＯＵＴＡは反転出力信号又は反転出力端子を
示し、ＯＵＴＢは非反転出力信号又は非反転出力端子を
示す。さらに、ＶＣＣは電源電圧または電源端子を示
し、ＶＮＥＧはレベルシフト可変電圧または可変電圧端
子を示し、ＧＮＤは接地電位またはグラウンド端子（接
地端子）、すなわち、０Ｖを示している。
路を示す。図において、ＩＮ１は入力信号または入力端
子を示し、ＩＮ２は切換信号または切換端子を示してい
る。また、ＯＵＴＡは反転出力信号又は反転出力端子を
示し、ＯＵＴＢは非反転出力信号又は非反転出力端子を
示す。さらに、ＶＣＣは電源電圧または電源端子を示
し、ＶＮＥＧはレベルシフト可変電圧または可変電圧端
子を示し、ＧＮＤは接地電位またはグラウンド端子（接
地端子）、すなわち、０Ｖを示している。
【００１１】図示のレベルシフタ回路は、インバータＩ
ＮＶ１、第１および第２のＰチャネルＭＯＳトランジス
タＭＰ１およびＭＰ２、第１および第２のＮチャネルＭ
ＯＳトランジスタＭＮ１およびＭＮ２の他に、さらに、
第３乃至第６のＰチャネルＭＯＳトランジスタＭＰ３，
ＭＰ４，ＭＰ５，およびＭＰ６と、第３および第４のＮ
チャネルＭＯＳトランジスタＭＮ３およびＭＮ４とを備
えている。
ＮＶ１、第１および第２のＰチャネルＭＯＳトランジス
タＭＰ１およびＭＰ２、第１および第２のＮチャネルＭ
ＯＳトランジスタＭＮ１およびＭＮ２の他に、さらに、
第３乃至第６のＰチャネルＭＯＳトランジスタＭＰ３，
ＭＰ４，ＭＰ５，およびＭＰ６と、第３および第４のＮ
チャネルＭＯＳトランジスタＭＮ３およびＭＮ４とを備
えている。
【００１２】第３のＰチャネルＭＯＳトランジスタＭＰ
３は、第１のＰチャネルＭＯＳトランジスタＭＰ１のド
レインと反転出力端子ＯＵＴＡとの間に接続されてい
る。詳述すると、第３のＰチャネルＭＯＳトランジスタ
ＭＰ３において、ソースは第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のドレインに接続され、ゲートには接地
電位ＧＮＤが供給され、ドレインは反転出力端子ＯＵＴ
Ａに接続されている。同様に、第４のＰチャネルＭＯＳ
トランジスタＭＰ４は、第２のＰチャネルＭＯＳトラン
ジスタＭＰ２のドレインと非反転出力端子ＯＵＴＢとの
間に接続されている。詳述すると、第４のＰチャネルＭ
ＯＳトランジスタＭＰ４において、ソースは第２のＰチ
ャネルＭＯＳトランジスタＭＰ２のドレインに接続さ
れ、ゲートには接地電位ＧＮＤが供給され、ドレインは
非反転出力端子ＯＵＴＢに接続されている。
３は、第１のＰチャネルＭＯＳトランジスタＭＰ１のド
レインと反転出力端子ＯＵＴＡとの間に接続されてい
る。詳述すると、第３のＰチャネルＭＯＳトランジスタ
ＭＰ３において、ソースは第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のドレインに接続され、ゲートには接地
電位ＧＮＤが供給され、ドレインは反転出力端子ＯＵＴ
Ａに接続されている。同様に、第４のＰチャネルＭＯＳ
トランジスタＭＰ４は、第２のＰチャネルＭＯＳトラン
ジスタＭＰ２のドレインと非反転出力端子ＯＵＴＢとの
間に接続されている。詳述すると、第４のＰチャネルＭ
ＯＳトランジスタＭＰ４において、ソースは第２のＰチ
ャネルＭＯＳトランジスタＭＰ２のドレインに接続さ
れ、ゲートには接地電位ＧＮＤが供給され、ドレインは
非反転出力端子ＯＵＴＢに接続されている。
【００１３】第３のＮチャネルＭＯＳトランジスタＭＮ
３は、第１のＮチャネルＭＯＳトランジスタＭＮ１のド
レイン（第１のノード＃１）と反転出力端子ＯＵＴＡと
の間に接続されている。詳述すると、第３のＮチャネル
ＭＯＳトランジスタＭＮ３において、ソースは第１のＮ
チャネルＭＯＳトランジスタＭＮ１のドレイン（第１の
ノード＃１）に接続され、ゲートには切換信号ＩＮ２が
供給され、ドレインは反転出力端子ＯＵＴＡに接続され
ている。同様に、第４のＮチャネルＭＯＳトランジスタ
ＭＮ４は、第２のＮチャネルＭＯＳトランジスタＭＮ２
のドレイン（第２のノード＃２）と非反転出力端子ＯＵ
ＴＢとの間に接続されている。詳述すると、第４のＮチ
ャネルＭＯＳトランジスタＭＮ４において、ソースは第
２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン
（第２のノード＃２）に接続され、ゲートには切換信号
ＩＮ２が供給され、ドレインは非反転出力端子ＯＵＴＢ
に接続されている。
３は、第１のＮチャネルＭＯＳトランジスタＭＮ１のド
レイン（第１のノード＃１）と反転出力端子ＯＵＴＡと
の間に接続されている。詳述すると、第３のＮチャネル
ＭＯＳトランジスタＭＮ３において、ソースは第１のＮ
チャネルＭＯＳトランジスタＭＮ１のドレイン（第１の
ノード＃１）に接続され、ゲートには切換信号ＩＮ２が
供給され、ドレインは反転出力端子ＯＵＴＡに接続され
ている。同様に、第４のＮチャネルＭＯＳトランジスタ
ＭＮ４は、第２のＮチャネルＭＯＳトランジスタＭＮ２
のドレイン（第２のノード＃２）と非反転出力端子ＯＵ
ＴＢとの間に接続されている。詳述すると、第４のＮチ
ャネルＭＯＳトランジスタＭＮ４において、ソースは第
２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン
（第２のノード＃２）に接続され、ゲートには切換信号
ＩＮ２が供給され、ドレインは非反転出力端子ＯＵＴＢ
に接続されている。
【００１４】また、第５のＰチャネルＭＯＳトランジス
タＭＰ５において、ソースには切換信号ＩＮ２が供給さ
れ、ゲートは第２のＮチャネルＭＯＳトランジスタＭＮ
２のドレイン（第２のノード＃２）と第６のＰチャネル
ＭＯＳトランジスタＭＰ６のドレインに接続され、ドレ
インは第１のＮチャネルＭＯＳトランジスタＭＮ１のド
レイン（第１のノード＃１）に接続されている。第６の
ＰチャネルＭＯＳトランジスタＭＰ６において、ソース
には切換信号ＩＮ２が供給され、ゲートは第１のＮチャ
ネルＭＯＳトランジスタＭＮ１のドレイン（第１のノー
ド＃１）と第５のＰチャネルＭＯＳトランジスタＭＰ５
のドレインに接続され、ドレインは第２のＮチャネルＭ
ＯＳトランジスタＭＮ２のドレイン（第２のノード）に
接続されている。すなわち、第５および第６のＰチャネ
ルＭＯＳトランジスタＭＰ５およびＭＰ６のゲートは互
いにたすきがけに相手のドレインに接続されている。
タＭＰ５において、ソースには切換信号ＩＮ２が供給さ
れ、ゲートは第２のＮチャネルＭＯＳトランジスタＭＮ
２のドレイン（第２のノード＃２）と第６のＰチャネル
ＭＯＳトランジスタＭＰ６のドレインに接続され、ドレ
インは第１のＮチャネルＭＯＳトランジスタＭＮ１のド
レイン（第１のノード＃１）に接続されている。第６の
ＰチャネルＭＯＳトランジスタＭＰ６において、ソース
には切換信号ＩＮ２が供給され、ゲートは第１のＮチャ
ネルＭＯＳトランジスタＭＮ１のドレイン（第１のノー
ド＃１）と第５のＰチャネルＭＯＳトランジスタＭＰ５
のドレインに接続され、ドレインは第２のＮチャネルＭ
ＯＳトランジスタＭＮ２のドレイン（第２のノード）に
接続されている。すなわち、第５および第６のＰチャネ
ルＭＯＳトランジスタＭＰ５およびＭＰ６のゲートは互
いにたすきがけに相手のドレインに接続されている。
【００１５】また、図５において、第１のＰチャネルＭ
ＯＳトランジスタＭＰ１のドレインと第３のＰチャネル
ＭＯＳトランジスタＭＰ３のソースとの接続点であるノ
ードを「Ａ００１」で示し、第２のＰチャネルＭＯＳト
ランジスタＭＰ２のドレインと第４のＰチャネルＭＯＳ
トランジスタＭＰ４のソースとの接続点であるノードを
「Ｂ００１」で示している。
ＯＳトランジスタＭＰ１のドレインと第３のＰチャネル
ＭＯＳトランジスタＭＰ３のソースとの接続点であるノ
ードを「Ａ００１」で示し、第２のＰチャネルＭＯＳト
ランジスタＭＰ２のドレインと第４のＰチャネルＭＯＳ
トランジスタＭＰ４のソースとの接続点であるノードを
「Ｂ００１」で示している。
【００１６】ゲートが接地端子ＧＮＤにつながる第３お
よび第４のＰチャネルＭＯＳトランジスタＭＰ３および
ＭＰ４を設けたのは、第１および第２のＰチャネルＭＯ
ＳトランジスタＭＰ１およびＭＰ２のドレイン−ソース
間のブレイクダウン電圧ＢＶds対策の為である。このブ
レイクダウン電圧ＢＶdsは、次のようにして計られる。
例えば、Ｎチャネルトランジスタの場合は次の通りであ
る。ソース電圧を０Ｖ、ゲート電圧を０Ｖにした状態
で、ドレイン電圧を上げていく。その時のドレイン電流
を計測すると、少しづつ流れ出しある電圧を境に急激に
電流が流れ出します。このドレイン電流が急激に流れ出
す電圧（ドレイン電流が所定の電流値を越えた時の電
圧）をドレイン−ソース間のブレイクダウン電圧ＢＶds
と呼ぶ。以下では、単にブレイクダウン電圧ＢＶdsと呼
ぶことにする。
よび第４のＰチャネルＭＯＳトランジスタＭＰ３および
ＭＰ４を設けたのは、第１および第２のＰチャネルＭＯ
ＳトランジスタＭＰ１およびＭＰ２のドレイン−ソース
間のブレイクダウン電圧ＢＶds対策の為である。このブ
レイクダウン電圧ＢＶdsは、次のようにして計られる。
例えば、Ｎチャネルトランジスタの場合は次の通りであ
る。ソース電圧を０Ｖ、ゲート電圧を０Ｖにした状態
で、ドレイン電圧を上げていく。その時のドレイン電流
を計測すると、少しづつ流れ出しある電圧を境に急激に
電流が流れ出します。このドレイン電流が急激に流れ出
す電圧（ドレイン電流が所定の電流値を越えた時の電
圧）をドレイン−ソース間のブレイクダウン電圧ＢＶds
と呼ぶ。以下では、単にブレイクダウン電圧ＢＶdsと呼
ぶことにする。
【００１７】今、仮に入力信号ＩＮ１が論理ハイレベル
「Ｈ」であるとしよう（ＩＮ１＝「Ｈ」）。この場合、
ノードＡ００１はフローティング状態となる。その為、
第３のＰチャネルＭＯＳトランジスタＭＰ３の基板（Ｎ
ウェル）−ドレイン間は、｜０Ｖ｜＋｜ＶＮＥＧ｜にな
る。したがって、仮に、電源電圧ＶＣＣ＝５Ｖ、レベル
シフト可変電圧ＶＮＥＧ＝−１２Ｖの場合でも、１２Ｖ
の電位差となり、第３のＰチャネルＭＯＳトランジスタ
ＭＰ３にかかるストレスを緩和することができる。ま
た、第３のＰチャネルＭＯＳトランジスタＭＰ３につな
がる第１のＰチャネルＭＯＳトランジスタＭＰ１に関し
ては、ゲート−ドレイン間の電位差は｜０Ｖ｜＋｜ＶＣ
Ｃ｜となり、通常のＣＭＯＳレベルでの動作と同じにな
る。すなわち、第３のＰチャネルＭＯＳトランジスタＭ
Ｐ３は第１のＰチャネルＭＯＳトランジスタＭＰ１のブ
レイクダウンを防止する為の第１のブレイクダウン防止
手段として働く。
「Ｈ」であるとしよう（ＩＮ１＝「Ｈ」）。この場合、
ノードＡ００１はフローティング状態となる。その為、
第３のＰチャネルＭＯＳトランジスタＭＰ３の基板（Ｎ
ウェル）−ドレイン間は、｜０Ｖ｜＋｜ＶＮＥＧ｜にな
る。したがって、仮に、電源電圧ＶＣＣ＝５Ｖ、レベル
シフト可変電圧ＶＮＥＧ＝−１２Ｖの場合でも、１２Ｖ
の電位差となり、第３のＰチャネルＭＯＳトランジスタ
ＭＰ３にかかるストレスを緩和することができる。ま
た、第３のＰチャネルＭＯＳトランジスタＭＰ３につな
がる第１のＰチャネルＭＯＳトランジスタＭＰ１に関し
ては、ゲート−ドレイン間の電位差は｜０Ｖ｜＋｜ＶＣ
Ｃ｜となり、通常のＣＭＯＳレベルでの動作と同じにな
る。すなわち、第３のＰチャネルＭＯＳトランジスタＭ
Ｐ３は第１のＰチャネルＭＯＳトランジスタＭＰ１のブ
レイクダウンを防止する為の第１のブレイクダウン防止
手段として働く。
【００１８】このことは、第４のＰチャネルＭＯＳトラ
ンジスタＭＰ４とそれにつながる第２のＰチャネルＭＯ
ＳトランジスタＭＰ２に関しても同様である。すなわ
ち、第４のＰチャネルＭＯＳトランジスタＭＰ４は第２
のＰチャネルＭＯＳトランジスタＭＰ２のブレイクダウ
ンを防止する為の第２のブレイクダウン防止手段として
働く。
ンジスタＭＰ４とそれにつながる第２のＰチャネルＭＯ
ＳトランジスタＭＰ２に関しても同様である。すなわ
ち、第４のＰチャネルＭＯＳトランジスタＭＰ４は第２
のＰチャネルＭＯＳトランジスタＭＰ２のブレイクダウ
ンを防止する為の第２のブレイクダウン防止手段として
働く。
【００１９】また、ゲートが切換端子ＩＮ２につながる
第３および第４のＮチャネルＭＯＳトランジスタＭＮ３
およびＭＮ４においても同様の事がいえる。図６に示さ
れるように、このゲート入力の切換信号ＩＮ２の値は、
レベルシフト可変電圧ＶＮＥＧ＝“ＧＮＤ”の時はＩＮ
２＝「Ｈ」となり、レベルシフト可変電圧ＶＮＥＧ＝
“負電圧”の時はＩＮ２＝「Ｌ」である。
第３および第４のＮチャネルＭＯＳトランジスタＭＮ３
およびＭＮ４においても同様の事がいえる。図６に示さ
れるように、このゲート入力の切換信号ＩＮ２の値は、
レベルシフト可変電圧ＶＮＥＧ＝“ＧＮＤ”の時はＩＮ
２＝「Ｈ」となり、レベルシフト可変電圧ＶＮＥＧ＝
“負電圧”の時はＩＮ２＝「Ｌ」である。
【００２０】レベルシフト可変電圧ＶＮＥＧ＝“負電
圧”であるとしよう。この場合、第２のＮチャネルＭＯ
ＳトランジスタＭＮ２に着目するとする。第４のＮチャ
ネルＭＯＳトランジスタＭＮ４のゲート入力が「Ｌ」と
なるために、電源電圧ＶＣＣの電位がカットオフされ、
基板（Ｐウェル）−ドレイン間の電位差は｜０Ｖ｜＋｜
ＶＮＥＧ｜となる。さらに、第１のＮチャネルＭＯＳト
ランジスタＭＮ１に着目すると、ゲート−基板間の電位
差は｜０Ｖ｜＋｜ＶＮＥＧ｜となる。
圧”であるとしよう。この場合、第２のＮチャネルＭＯ
ＳトランジスタＭＮ２に着目するとする。第４のＮチャ
ネルＭＯＳトランジスタＭＮ４のゲート入力が「Ｌ」と
なるために、電源電圧ＶＣＣの電位がカットオフされ、
基板（Ｐウェル）−ドレイン間の電位差は｜０Ｖ｜＋｜
ＶＮＥＧ｜となる。さらに、第１のＮチャネルＭＯＳト
ランジスタＭＮ１に着目すると、ゲート−基板間の電位
差は｜０Ｖ｜＋｜ＶＮＥＧ｜となる。
【００２１】仮に、電源電圧ＶＣＣ＝５Ｖ、レベルシフ
ト可変電圧ＶＮＥＧの負電圧＝−１２Ｖとしよう。この
場合でも、ゲート−基板間の電位差は１２Ｖの電位差と
なり、第１および第２のＮチャネルＭＯＳトランジスタ
ＭＮ１およびＭＮ２のゲート破壊を防止出来る。換言す
れば、第３のＮチャネルＭＯＳトランジスタＭＮ３は第
１のＮチャネルＭＯＳトランジスタＭＮ１のゲート破壊
を防止するための第１のゲート破壊防止手段として働
き、第４のＮチャネルＭＯＳトランジスタＭＮ４は第２
のＮチャネルＭＯＳトランジスタＭＮ２のゲート破壊を
防止するための第２のゲート破壊防止手段として働く。
ト可変電圧ＶＮＥＧの負電圧＝−１２Ｖとしよう。この
場合でも、ゲート−基板間の電位差は１２Ｖの電位差と
なり、第１および第２のＮチャネルＭＯＳトランジスタ
ＭＮ１およびＭＮ２のゲート破壊を防止出来る。換言す
れば、第３のＮチャネルＭＯＳトランジスタＭＮ３は第
１のＮチャネルＭＯＳトランジスタＭＮ１のゲート破壊
を防止するための第１のゲート破壊防止手段として働
き、第４のＮチャネルＭＯＳトランジスタＭＮ４は第２
のＮチャネルＭＯＳトランジスタＭＮ２のゲート破壊を
防止するための第２のゲート破壊防止手段として働く。
【００２２】次に、第５および第６のＰチャネルＭＯＳ
トランジスタＭＰ５およびＭＰ６について、レベルシフ
ト可変電圧ＶＮＥＧ＝“ＧＮＤ”の時について考えてみ
る。
トランジスタＭＰ５およびＭＰ６について、レベルシフ
ト可変電圧ＶＮＥＧ＝“ＧＮＤ”の時について考えてみ
る。
【００２３】第５および第６のＰチャネルＭＯＳトラン
ジスタＭＰ５およびＭＰ６が仮に無いとしよう。また、
図５に図示するように、第１のＮチャネルＭＯＳトラン
ジスタＭＮ１のドレインと第３のＮチャネルＭＯＳトラ
ンジスタＭＮ３のソースとの接続点は第１のノード＃１
であり、第２のＮチャネルＭＯＳトランジスタＭＮ２の
ドレインと第４のＮチャネルＭＯＳトランジスタＭＮ４
のソースとの接続点は第２のノード＃２である。この場
合、第１および第２のノード＃１、＃２の電位は、保護
用の第３および第４のＮチャネルＭＯＳトランジスタＭ
Ｎ３およびＭＮ４が存在する為、次のようになる。すな
わち、第１のノード＃１の電位は、第３のＮチャネルＭ
ＯＳトランジスタＭＮ３の１段落ちと、第１のＮチャネ
ルＭＯＳトランジスタＭＮ１と第３のＮチャネルＭＯＳ
トランジスタＭＮ３の各ＮチャネルＭＯＳトランジスタ
の抵抗分割した値となる。一方、第２のノード＃２の電
位は、第４のＮチャネルＭＯＳトランジスタＭＮ４の１
段落ちと、第２のＮチャネルＭＯＳトランジスタＭＮ２
と第４のＮチャネルＭＯＳトランジスタＭＮ４の各Ｎチ
ャネルＭＯＳトランジスタの抵抗分割した値となる。従
って、この電圧は低く、素早くＮチャネルＭＯＳトラン
ジスタのオン／オフの確定が出来ない。この為、第５お
よび第６のＰチャネルＭＯＳトランジスタＭＰ５および
ＭＰ６を使用して、電源電圧ＶＣＣまで電圧を持ち上げ
る手助けを行う。よって、第５および第６のＰチャネル
ＭＯＳトランジスタＭＰ５およびＭＰ６は、ＶＮＥＧ／
ＧＮＤ、もしくは、ＶＣＣ／ＧＮＤに早期に確定させ、
信号切替えの高速化を図る。すなわち、第５および第６
のＰチャネルＭＯＳトランジスタＭＰ５およびＭＰ６の
組み合わせは、信号切替えの高速化を図るための高速化
手段として働く。
ジスタＭＰ５およびＭＰ６が仮に無いとしよう。また、
図５に図示するように、第１のＮチャネルＭＯＳトラン
ジスタＭＮ１のドレインと第３のＮチャネルＭＯＳトラ
ンジスタＭＮ３のソースとの接続点は第１のノード＃１
であり、第２のＮチャネルＭＯＳトランジスタＭＮ２の
ドレインと第４のＮチャネルＭＯＳトランジスタＭＮ４
のソースとの接続点は第２のノード＃２である。この場
合、第１および第２のノード＃１、＃２の電位は、保護
用の第３および第４のＮチャネルＭＯＳトランジスタＭ
Ｎ３およびＭＮ４が存在する為、次のようになる。すな
わち、第１のノード＃１の電位は、第３のＮチャネルＭ
ＯＳトランジスタＭＮ３の１段落ちと、第１のＮチャネ
ルＭＯＳトランジスタＭＮ１と第３のＮチャネルＭＯＳ
トランジスタＭＮ３の各ＮチャネルＭＯＳトランジスタ
の抵抗分割した値となる。一方、第２のノード＃２の電
位は、第４のＮチャネルＭＯＳトランジスタＭＮ４の１
段落ちと、第２のＮチャネルＭＯＳトランジスタＭＮ２
と第４のＮチャネルＭＯＳトランジスタＭＮ４の各Ｎチ
ャネルＭＯＳトランジスタの抵抗分割した値となる。従
って、この電圧は低く、素早くＮチャネルＭＯＳトラン
ジスタのオン／オフの確定が出来ない。この為、第５お
よび第６のＰチャネルＭＯＳトランジスタＭＰ５および
ＭＰ６を使用して、電源電圧ＶＣＣまで電圧を持ち上げ
る手助けを行う。よって、第５および第６のＰチャネル
ＭＯＳトランジスタＭＰ５およびＭＰ６は、ＶＮＥＧ／
ＧＮＤ、もしくは、ＶＣＣ／ＧＮＤに早期に確定させ、
信号切替えの高速化を図る。すなわち、第５および第６
のＰチャネルＭＯＳトランジスタＭＰ５およびＭＰ６の
組み合わせは、信号切替えの高速化を図るための高速化
手段として働く。
【００２４】
【発明が解決しようとする課題】しかしながら、図５に
示した上述した従来のレベルシフタ回路では次に述べる
ような問題点がある。電源電圧ＶＣＣが低電圧（例え
ば、３Ｖ系）の時、入力信号ＩＮ１のスイッチ切替えを
行っても、レベルシフタ回路の反転および非反転出力信
号ＯＵＴＡ、ＯＵＴＢの信号切替えが起こらないという
問題である。これは、レベルシフト可変電圧ＶＮＥＧ＝
“ＧＮＤ”、切換信号ＩＮ２＝「Ｈ」の時に起こる。
示した上述した従来のレベルシフタ回路では次に述べる
ような問題点がある。電源電圧ＶＣＣが低電圧（例え
ば、３Ｖ系）の時、入力信号ＩＮ１のスイッチ切替えを
行っても、レベルシフタ回路の反転および非反転出力信
号ＯＵＴＡ、ＯＵＴＢの信号切替えが起こらないという
問題である。これは、レベルシフト可変電圧ＶＮＥＧ＝
“ＧＮＤ”、切換信号ＩＮ２＝「Ｈ」の時に起こる。
【００２５】その理由は、トランジスタ破壊を防止する
為に、切換端子ＩＮ２がゲートにつながる第３および第
４のＮチャネルＭＯＳトランジスタＭＮ３およびＭＮ４
を設けたことによる。詳述すると、レベルシフト可変電
圧ＶＮＥＧ＝“ＧＮＤ”、切換信号ＩＮ２＝「Ｈ」にお
いて、電源電圧ＶＣＣが低電圧であるとする。この状況
において、例えば、入力信号ＩＮ１＝「Ｈ」の時、第２
のノード＃２の電位は第４のＮチャネルＭＯＳトランジ
スタＭＮ４の１段落ちと第４のＮチャネルＭＯＳトラン
ジスタＭＮ４と第２のＮチャネルＭＯＳトランジスタＭ
Ｎ２の抵抗分割により決まる。その結果、初期状態で、
第５のＰチャネルＭＯＳトランジスタＭＰ５の閾値以上
の電圧まで上がらない為、第５のＰチャネルＭＯＳトラ
ンジスタＭＰ５がオフする事が出来ない。入力信号ＩＮ
１＝「Ｌ」の場合も同様に、第６のＰチャネルＭＯＳト
ランジスタＭＰ６がオフする事が出来ない。これでは、
レベルシフタ回路として機能しない。
為に、切換端子ＩＮ２がゲートにつながる第３および第
４のＮチャネルＭＯＳトランジスタＭＮ３およびＭＮ４
を設けたことによる。詳述すると、レベルシフト可変電
圧ＶＮＥＧ＝“ＧＮＤ”、切換信号ＩＮ２＝「Ｈ」にお
いて、電源電圧ＶＣＣが低電圧であるとする。この状況
において、例えば、入力信号ＩＮ１＝「Ｈ」の時、第２
のノード＃２の電位は第４のＮチャネルＭＯＳトランジ
スタＭＮ４の１段落ちと第４のＮチャネルＭＯＳトラン
ジスタＭＮ４と第２のＮチャネルＭＯＳトランジスタＭ
Ｎ２の抵抗分割により決まる。その結果、初期状態で、
第５のＰチャネルＭＯＳトランジスタＭＰ５の閾値以上
の電圧まで上がらない為、第５のＰチャネルＭＯＳトラ
ンジスタＭＰ５がオフする事が出来ない。入力信号ＩＮ
１＝「Ｌ」の場合も同様に、第６のＰチャネルＭＯＳト
ランジスタＭＰ６がオフする事が出来ない。これでは、
レベルシフタ回路として機能しない。
【００２６】したがって、本発明の解決課題は、動作電
源電圧が低い場合でも、確実に動作することが可能なレ
ベルシフタ回路を提供することにある。
源電圧が低い場合でも、確実に動作することが可能なレ
ベルシフタ回路を提供することにある。
【００２７】
【課題を解決するための手段】本発明によれば、入力端
子と切換端子と反転出力端子と非反転出力端子と電源端
子と可変電圧端子とを持ち、前記入力端子から供給され
る入力信号の“Ｌ”レベルを、前記切換端子から供給さ
れる切換信号に応答して、レベル変換することが可能な
レベルシフタ回路であって、前記反転出力端子および前
記非反転出力端子から、それぞれ、前記入力信号に対し
て逆相の反転出力信号および同相の非反転出力信号を出
力し、前記電源端子および前記可変電圧端子から、それ
ぞれ、電源電圧および前記“Ｌ”レベルを０Ｖと所定の
負電圧との間で可変するためのレベルシフト可変電圧が
供給されており、前記切換信号がレベルシフトを指示し
ているときには、前記反転出力信号および前記非反転出
力信号の“Ｌ”レベルを前記レベルシフト可変電圧にシ
フトする、前記レベルシフタ回路に於いて、前記入力信
号を反転して反転入力信号を出力端子から出力するイン
バータと、ソースが前記電源端子に接続され、ゲートが
前記入力端子に接続された第１のＰチャネルトランジス
タと、ソースが前記電源端子に接続され、ゲートが前記
インバータの出力端子に接続された第２のＰチャネルト
ランジスタと、ソースが前記可変電圧端子に接続され、
ドレインが第１のノードに接続され、ゲートが第２のノ
ードに接続された第１のＮチャネルトランジスタと、ソ
ースが前記可変電圧端子に接続され、ドレインが前記第
２のノードに接続され、ゲートが前記第１のノードに接
続された第２のＮチャネルトランジスタと、前記第１の
Ｐチャネルトランジスタのドレインと前記反転出力端子
との間に接続されて、前記第１のＰチャネルトランジス
タのブレイクダウンを防止するための第１のブレイクダ
ウン防止手段と、前記第２のＰチャネルトランジスタの
ドレインと前記非反転出力端子との間に接続されて、前
記第２のＰチャネルトランジスタのブレイクダウンを防
止するための第２のブレイクダウン防止手段と、前記第
１のノードと前記切換端子と前記反転出力端子とに接続
されて、前記第１のＮチャネルトランジスタのゲート破
壊を防止するための第１のゲート破壊防止手段と、前記
第２のノードと前記切換端子と前記非反転出力端子とに
接続されて、前記第２のＮチャネルトランジスタのゲー
ト破壊を防止するための第２のゲート破壊防止手段と、
前記第１および第２のノードと前記切換端子との間に接
続され、信号切替えの高速化を図るための高速化手段
と、前記入力端子と前記切換端子と前記第１のノードと
に接続され、前記第１のノードの電位を確定するための
第１のノード電位確定手段と、前記インバータの出力端
子と前記切換端子と前記第２のノードとに接続され、前
記第２のノードの電位を確定するための第２のノード電
位確定手段とを有することを特徴とするレベルシフタ回
路が得られる。
子と切換端子と反転出力端子と非反転出力端子と電源端
子と可変電圧端子とを持ち、前記入力端子から供給され
る入力信号の“Ｌ”レベルを、前記切換端子から供給さ
れる切換信号に応答して、レベル変換することが可能な
レベルシフタ回路であって、前記反転出力端子および前
記非反転出力端子から、それぞれ、前記入力信号に対し
て逆相の反転出力信号および同相の非反転出力信号を出
力し、前記電源端子および前記可変電圧端子から、それ
ぞれ、電源電圧および前記“Ｌ”レベルを０Ｖと所定の
負電圧との間で可変するためのレベルシフト可変電圧が
供給されており、前記切換信号がレベルシフトを指示し
ているときには、前記反転出力信号および前記非反転出
力信号の“Ｌ”レベルを前記レベルシフト可変電圧にシ
フトする、前記レベルシフタ回路に於いて、前記入力信
号を反転して反転入力信号を出力端子から出力するイン
バータと、ソースが前記電源端子に接続され、ゲートが
前記入力端子に接続された第１のＰチャネルトランジス
タと、ソースが前記電源端子に接続され、ゲートが前記
インバータの出力端子に接続された第２のＰチャネルト
ランジスタと、ソースが前記可変電圧端子に接続され、
ドレインが第１のノードに接続され、ゲートが第２のノ
ードに接続された第１のＮチャネルトランジスタと、ソ
ースが前記可変電圧端子に接続され、ドレインが前記第
２のノードに接続され、ゲートが前記第１のノードに接
続された第２のＮチャネルトランジスタと、前記第１の
Ｐチャネルトランジスタのドレインと前記反転出力端子
との間に接続されて、前記第１のＰチャネルトランジス
タのブレイクダウンを防止するための第１のブレイクダ
ウン防止手段と、前記第２のＰチャネルトランジスタの
ドレインと前記非反転出力端子との間に接続されて、前
記第２のＰチャネルトランジスタのブレイクダウンを防
止するための第２のブレイクダウン防止手段と、前記第
１のノードと前記切換端子と前記反転出力端子とに接続
されて、前記第１のＮチャネルトランジスタのゲート破
壊を防止するための第１のゲート破壊防止手段と、前記
第２のノードと前記切換端子と前記非反転出力端子とに
接続されて、前記第２のＮチャネルトランジスタのゲー
ト破壊を防止するための第２のゲート破壊防止手段と、
前記第１および第２のノードと前記切換端子との間に接
続され、信号切替えの高速化を図るための高速化手段
と、前記入力端子と前記切換端子と前記第１のノードと
に接続され、前記第１のノードの電位を確定するための
第１のノード電位確定手段と、前記インバータの出力端
子と前記切換端子と前記第２のノードとに接続され、前
記第２のノードの電位を確定するための第２のノード電
位確定手段とを有することを特徴とするレベルシフタ回
路が得られる。
【００２８】上記レベルシフタ回路において、前記第１
のＰチャネルトランジスタと前記第１のブレイクダウン
防止手段と前記第１のゲート破壊防止手段とを削除し
て、前記第１のノードを前記反転出力端子に直接接続し
ても良い。また、前記高速化手段を削除しても良い。
のＰチャネルトランジスタと前記第１のブレイクダウン
防止手段と前記第１のゲート破壊防止手段とを削除し
て、前記第１のノードを前記反転出力端子に直接接続し
ても良い。また、前記高速化手段を削除しても良い。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３０】図１を参照すると、本発明の第１実施の形
態によるレベルシフタ回路は、第７乃至第１０のＰチャ
ネルＭＯＳトランジスタＭＰ７，ＭＰ８，ＭＰ９，およ
びＭＰ１０を更に含んでいることを除いて、図４に示す
ものと同様の構成を有する。したがって、図４に示すも
のと同様の機能を有するものには同一の参照符号を付し
て、説明の簡単化するためにそれらの説明については省
略する。
態によるレベルシフタ回路は、第７乃至第１０のＰチャ
ネルＭＯＳトランジスタＭＰ７，ＭＰ８，ＭＰ９，およ
びＭＰ１０を更に含んでいることを除いて、図４に示す
ものと同様の構成を有する。したがって、図４に示すも
のと同様の機能を有するものには同一の参照符号を付し
て、説明の簡単化するためにそれらの説明については省
略する。
【００３１】第７のＰチャネルＭＯＳトランジスタＭＰ
７において、ゲートは入力端子ＩＮ１に接続され、ソー
スは切換端子ＩＮ２に接続され、ドレインは第９のＰチ
ャネルＭＯＳトランジスタＭＰ９のソースに接続されて
いる。同様に、第８のＰチャネルＭＯＳトランジスタＭ
Ｐ８において、ゲートはインバータＩＮＶ１の出力端子
に接続され、ソースは切換端子ＩＮ２に接続され、ドレ
インは第１０のＰチャネルＭＯＳトランジスタＭＰ１０
のソースに接続されている。また、第９のＰチャネルＭ
ＯＳトランジスタＭＰ９において、ゲートは接地端子Ｇ
ＮＤに接続され、ドレインは第１のノード＃１に接続さ
れている。第１０のＰチャネルＭＯＳトランジスタＭＰ
１０において、ゲートは接地端子ＧＮＤに接続され、ド
レインは第２のノード＃２に接続されている。
７において、ゲートは入力端子ＩＮ１に接続され、ソー
スは切換端子ＩＮ２に接続され、ドレインは第９のＰチ
ャネルＭＯＳトランジスタＭＰ９のソースに接続されて
いる。同様に、第８のＰチャネルＭＯＳトランジスタＭ
Ｐ８において、ゲートはインバータＩＮＶ１の出力端子
に接続され、ソースは切換端子ＩＮ２に接続され、ドレ
インは第１０のＰチャネルＭＯＳトランジスタＭＰ１０
のソースに接続されている。また、第９のＰチャネルＭ
ＯＳトランジスタＭＰ９において、ゲートは接地端子Ｇ
ＮＤに接続され、ドレインは第１のノード＃１に接続さ
れている。第１０のＰチャネルＭＯＳトランジスタＭＰ
１０において、ゲートは接地端子ＧＮＤに接続され、ド
レインは第２のノード＃２に接続されている。
【００３２】次に、図６を参照して、図１に示したレべ
ルシフタ回路の動作について説明する。
ルシフタ回路の動作について説明する。
【００３３】最初に、第１の状態、すなわち、入力信号
ＩＮ１＝「Ｈ」の時について考える。この場合、第８の
ＰチャネルＭＯＳトランジスタＭＰ８＝オン，第１のＮ
チャネルＭＯＳトランジスタＭＮ１＝オン，第３のＮチ
ャネルＭＯＳトランジスタＭＮ３＝オン，第１のＰチャ
ネルＭＯＳトランジスタＭＰ１＝オフ，反転出力信号Ｏ
ＵＴＡ＝レベルシフト可変電圧ＶＮＥＧ，第７のＰチャ
ネルＭＯＳトランジスタＭＰ７＝オフ，第２のＮチャネ
ルＭＯＳトランジスタＭＮ２＝オフ，第４のＮチャネル
ＭＯＳトランジスタＭＮ４＝オン，第２のＰチャネルＭ
ＯＳトランジスタＭＰ２＝オン，非反転出力端子ＯＵＴ
Ｂ＝電源電圧ＶＣＣとなる。
ＩＮ１＝「Ｈ」の時について考える。この場合、第８の
ＰチャネルＭＯＳトランジスタＭＰ８＝オン，第１のＮ
チャネルＭＯＳトランジスタＭＮ１＝オン，第３のＮチ
ャネルＭＯＳトランジスタＭＮ３＝オン，第１のＰチャ
ネルＭＯＳトランジスタＭＰ１＝オフ，反転出力信号Ｏ
ＵＴＡ＝レベルシフト可変電圧ＶＮＥＧ，第７のＰチャ
ネルＭＯＳトランジスタＭＰ７＝オフ，第２のＮチャネ
ルＭＯＳトランジスタＭＮ２＝オフ，第４のＮチャネル
ＭＯＳトランジスタＭＮ４＝オン，第２のＰチャネルＭ
ＯＳトランジスタＭＰ２＝オン，非反転出力端子ＯＵＴ
Ｂ＝電源電圧ＶＣＣとなる。
【００３４】次に、第２の状態、すなわち、入力信号Ｉ
Ｎ１＝「Ｌ」の時について考える。この場合、第８のＰ
チャネルＭＯＳトランジスタＭＰ８＝オフ，第１のＮチ
ャネルＭＯＳトランジスタＭＮ１＝オフ，第３のＮチャ
ネルＭＯＳトランジスタＭＮ３＝オン，第１のＰチャネ
ルＭＯＳトランジスタＭＰ１＝オン，反転出力信号ＯＵ
ＴＡ＝電源電圧ＶＣＣ，第７のＰチャネルＭＯＳトラン
ジスタＭＰ７＝オンフ，第２のＮチャネルＭＯＳトラン
ジスタＭＮ２＝オン，第４のＮチャネルＭＯＳトランジ
スタＭＮ４＝オン，第２のＰチャネルＭＯＳトランジス
タＭＰ２＝オフ，非反転出力端子ＯＵＴＢ＝レベルシフ
ト可変電圧ＶＮＥＧとなる。
Ｎ１＝「Ｌ」の時について考える。この場合、第８のＰ
チャネルＭＯＳトランジスタＭＰ８＝オフ，第１のＮチ
ャネルＭＯＳトランジスタＭＮ１＝オフ，第３のＮチャ
ネルＭＯＳトランジスタＭＮ３＝オン，第１のＰチャネ
ルＭＯＳトランジスタＭＰ１＝オン，反転出力信号ＯＵ
ＴＡ＝電源電圧ＶＣＣ，第７のＰチャネルＭＯＳトラン
ジスタＭＰ７＝オンフ，第２のＮチャネルＭＯＳトラン
ジスタＭＮ２＝オン，第４のＮチャネルＭＯＳトランジ
スタＭＮ４＝オン，第２のＰチャネルＭＯＳトランジス
タＭＰ２＝オフ，非反転出力端子ＯＵＴＢ＝レベルシフ
ト可変電圧ＶＮＥＧとなる。
【００３５】各状態において、レベルシフト可変電圧Ｖ
ＮＥＧ＝“ＧＮＤ”の時，切換信号ＩＮ２＝「Ｈ」とな
り、レベルシフト可変電圧ＶＮＥＧ＝“負電圧”の時，
切換信号ＩＮ２＝「Ｌ」となる。ここで、レベルシフト
可変電圧ＶＮＥＧ＝“負電圧”の時とは、接地電位ＧＮ
Ｄすなわち０Ｖと所定の負電圧との間を指し、切換信号
ＩＮ２が「Ｈ」レベルから「Ｌ」レベルへ切り替わるタ
イミングは、少なくとも、レベルシフト可変電圧ＶＮＥ
ＧがＮチャネルＭＯＳトランジスタの閾値電圧の２倍分
以上の負電圧の値である必要がある。例えば、Ｎチャネ
ルＭＯＳトランジスタの閾値電圧が１Ｖだとすると、レ
ベルシフト可変電圧ＶＮＥＧは少なくとも、−２Ｖ以上
の“−４Ｖ程度”のときに切り替える。これは、切換信
号ＩＮ２がゲートに入るＮチャネルＭＯＳトランジスタ
がオフ状態にならない為である。
ＮＥＧ＝“ＧＮＤ”の時，切換信号ＩＮ２＝「Ｈ」とな
り、レベルシフト可変電圧ＶＮＥＧ＝“負電圧”の時，
切換信号ＩＮ２＝「Ｌ」となる。ここで、レベルシフト
可変電圧ＶＮＥＧ＝“負電圧”の時とは、接地電位ＧＮ
Ｄすなわち０Ｖと所定の負電圧との間を指し、切換信号
ＩＮ２が「Ｈ」レベルから「Ｌ」レベルへ切り替わるタ
イミングは、少なくとも、レベルシフト可変電圧ＶＮＥ
ＧがＮチャネルＭＯＳトランジスタの閾値電圧の２倍分
以上の負電圧の値である必要がある。例えば、Ｎチャネ
ルＭＯＳトランジスタの閾値電圧が１Ｖだとすると、レ
ベルシフト可変電圧ＶＮＥＧは少なくとも、−２Ｖ以上
の“−４Ｖ程度”のときに切り替える。これは、切換信
号ＩＮ２がゲートに入るＮチャネルＭＯＳトランジスタ
がオフ状態にならない為である。
【００３６】従来例（図４）では、先に述べたように、
レベルシフト可変電圧ＶＮＥＧ＝“ＧＮＤ”時におい
て、第１のノード＃１、第２のノード＃２を「Ｈ」レベ
ルにしたい時は、第３および第４のＮチャネルＭＯＳト
ランジスタＭＮ３およびＭＮ４がある為に、Ｎチャネル
ＭＯＳトランジスタの１段落ちと直列につながったＮチ
ャネルＭＯＳトランジスタも抵抗分割により決まる。
レベルシフト可変電圧ＶＮＥＧ＝“ＧＮＤ”時におい
て、第１のノード＃１、第２のノード＃２を「Ｈ」レベ
ルにしたい時は、第３および第４のＮチャネルＭＯＳト
ランジスタＭＮ３およびＭＮ４がある為に、Ｎチャネル
ＭＯＳトランジスタの１段落ちと直列につながったＮチ
ャネルＭＯＳトランジスタも抵抗分割により決まる。
【００３７】これに対して、第１の実施の形態では、新
たに付加された２個のＰチャネルＭＯＳトランジスタ、
すなわち、第７および第８のＰチャネルＭＯＳトランジ
スタＭＰ７およびＭＰ８のゲートにそれぞれ入力信号Ｉ
Ｎ１および反転入力信号を直接供給しているので、第１
および第２のノード＃１および＃２には確実に電源電圧
ＶＣＣもしくは接地電位ＧＮＤのレベルを伝えることが
できる。これは、ＭＰ７，ＭＰ８，ＭＰ９，ＭＰ１０の
各トランジスタがＰチャネルトランジスタである為に、
Ｎチャネルトランジスタの様な閾値電圧Ｖt の１段落ち
を気にせずに、電源電圧ＶＣＣのレベルをそのまま伝え
る事ができるからである。
たに付加された２個のＰチャネルＭＯＳトランジスタ、
すなわち、第７および第８のＰチャネルＭＯＳトランジ
スタＭＰ７およびＭＰ８のゲートにそれぞれ入力信号Ｉ
Ｎ１および反転入力信号を直接供給しているので、第１
および第２のノード＃１および＃２には確実に電源電圧
ＶＣＣもしくは接地電位ＧＮＤのレベルを伝えることが
できる。これは、ＭＰ７，ＭＰ８，ＭＰ９，ＭＰ１０の
各トランジスタがＰチャネルトランジスタである為に、
Ｎチャネルトランジスタの様な閾値電圧Ｖt の１段落ち
を気にせずに、電源電圧ＶＣＣのレベルをそのまま伝え
る事ができるからである。
【００３８】このように、第７および第９のＰチャネル
ＭＯＳトランジスタＭＰ７およびＭＰ９の組み合わせ
は、入力端子ＩＮ１と切換端子ＩＮ２と第１のノード＃
１とに接続され、第１のノード＃１の電位を確定するた
めの第１のノード電位確定手段として働く。同様に、第
８および第１０のＰチャネルＭＯＳトランジスタＭＰ８
およびＭＰ１０の組み合わせは、インバータＩＮＶ１の
出力端子と切換端子ＩＮ２と第２のノード＃２とに接続
され、第２のノード＃２の電位を確定するための第２の
ノード電位確定手段として働く。
ＭＯＳトランジスタＭＰ７およびＭＰ９の組み合わせ
は、入力端子ＩＮ１と切換端子ＩＮ２と第１のノード＃
１とに接続され、第１のノード＃１の電位を確定するた
めの第１のノード電位確定手段として働く。同様に、第
８および第１０のＰチャネルＭＯＳトランジスタＭＰ８
およびＭＰ１０の組み合わせは、インバータＩＮＶ１の
出力端子と切換端子ＩＮ２と第２のノード＃２とに接続
され、第２のノード＃２の電位を確定するための第２の
ノード電位確定手段として働く。
【００３９】なお、接地端子ＧＮＤにつながる第９およ
び第１０のＰチャネルＭＯＳトランジスタＭＰ９および
ＭＰ１０を設けたのは、第３および第４のＰチャネルＭ
ＯＳトランジスタＭＰ３およびＭＰ４を設けたのと同じ
理由で、それぞれ、第７および第８のＰチャネルＭＯＳ
トランジスタＭＰ７およびＭＰ８のブレイクダウン電圧
ＢＶds対策の為である。換言すれば、第９のＰチャネル
ＭＯＳトランジスタＭＰ９は第７のＰチャネルトランジ
スタＭＰ７のブレイクダウンを防止するための第１の付
加ブレイクダウン防止手段として作用し、第１０のＰチ
ャネルＭＯＳトランジスタＭＰ１０は第８のＰチャネル
トランジスタＭＰ８のブレイクダウンを防止するための
第２の付加ブレイクダウン防止手段として作用する。
び第１０のＰチャネルＭＯＳトランジスタＭＰ９および
ＭＰ１０を設けたのは、第３および第４のＰチャネルＭ
ＯＳトランジスタＭＰ３およびＭＰ４を設けたのと同じ
理由で、それぞれ、第７および第８のＰチャネルＭＯＳ
トランジスタＭＰ７およびＭＰ８のブレイクダウン電圧
ＢＶds対策の為である。換言すれば、第９のＰチャネル
ＭＯＳトランジスタＭＰ９は第７のＰチャネルトランジ
スタＭＰ７のブレイクダウンを防止するための第１の付
加ブレイクダウン防止手段として作用し、第１０のＰチ
ャネルＭＯＳトランジスタＭＰ１０は第８のＰチャネル
トランジスタＭＰ８のブレイクダウンを防止するための
第２の付加ブレイクダウン防止手段として作用する。
【００４０】図２に本発明の第２実施の形態によるレベ
ルシフタ回路を示す。図示のレベルシフタ回路は、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第１のブレイ
クダウン防止手段である第３のＰチャネルＭＯＳトラン
ジスタＭＰ３と第１のゲート破壊防止手段である第３の
ＮチャネルＭＯＳトランジスタＭＮ３とを削除して、第
１のノード＃１を反転出力端子ＯＵＴＡへ直接接続した
点を除いて、図１に示したものと同様の構成を有する。
ルシフタ回路を示す。図示のレベルシフタ回路は、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第１のブレイ
クダウン防止手段である第３のＰチャネルＭＯＳトラン
ジスタＭＰ３と第１のゲート破壊防止手段である第３の
ＮチャネルＭＯＳトランジスタＭＮ３とを削除して、第
１のノード＃１を反転出力端子ＯＵＴＡへ直接接続した
点を除いて、図１に示したものと同様の構成を有する。
【００４１】本第２の実施の形態では、レベルシフト可
変電圧ＶＮＥＧ＝“負電圧”の時は、レベル切替えを行
わない事を前提にしている。レベルシフト可変電圧ＶＮ
ＥＧ＝“ＧＮＤ”の時に入力信号ＩＮ１の入力値を決め
ておき、その後、レベルシフト可変電圧ＶＮＥＧを負電
圧へ引く。
変電圧ＶＮＥＧ＝“負電圧”の時は、レベル切替えを行
わない事を前提にしている。レベルシフト可変電圧ＶＮ
ＥＧ＝“ＧＮＤ”の時に入力信号ＩＮ１の入力値を決め
ておき、その後、レベルシフト可変電圧ＶＮＥＧを負電
圧へ引く。
【００４２】反転出力端子ＯＵＴＡからはレベルシフト
可変電圧ＶＮＥＧもしくは切換信号ＩＮ２の値を出力
し、非反転出力端子ＯＵＴＢからはレベルシフト可変電
圧ＶＮＥＧもしくは電源電圧ＶＣＣの値を出力する。
可変電圧ＶＮＥＧもしくは切換信号ＩＮ２の値を出力
し、非反転出力端子ＯＵＴＢからはレベルシフト可変電
圧ＶＮＥＧもしくは電源電圧ＶＣＣの値を出力する。
【００４３】これは、レベルシフト可変電圧ＶＮＥＧが
負電圧の時に、反転出力端子ＯＵＴＡには電源電圧ＶＣ
Ｃを出させたく無い場合に有効である。例えば、ソース
がレベルシフト可変電圧ＶＮＥＧ＝“−１２Ｖ”のＮチ
ャネルＭＯＳトランジスタのトランスファーのゲート入
力として使用できる。もし、反転出力端子ＯＵＴＡから
電源電圧ＶＣＣ＝“３Ｖ”が出力されると、トランジス
タのゲート−基板間に１５Ｖのストレスがかかってしま
い、ゲート耐圧が持たない。本第２の実施の形態は、こ
の様な負電圧を伝達させる時に有効となる。
負電圧の時に、反転出力端子ＯＵＴＡには電源電圧ＶＣ
Ｃを出させたく無い場合に有効である。例えば、ソース
がレベルシフト可変電圧ＶＮＥＧ＝“−１２Ｖ”のＮチ
ャネルＭＯＳトランジスタのトランスファーのゲート入
力として使用できる。もし、反転出力端子ＯＵＴＡから
電源電圧ＶＣＣ＝“３Ｖ”が出力されると、トランジス
タのゲート−基板間に１５Ｖのストレスがかかってしま
い、ゲート耐圧が持たない。本第２の実施の形態は、こ
の様な負電圧を伝達させる時に有効となる。
【００４４】図３に本発明の第３の実施の形態によるレ
ベルシフタ回路を示す。図示のレベルシフタ回路は、高
速化手段である第５および第６のＰチャネルＭＯＳトラ
ンジスタＭＰ５およびＭＰ６を省いた点を除いて、図１
にに示したものと同様の構成を有する。
ベルシフタ回路を示す。図示のレベルシフタ回路は、高
速化手段である第５および第６のＰチャネルＭＯＳトラ
ンジスタＭＰ５およびＭＰ６を省いた点を除いて、図１
にに示したものと同様の構成を有する。
【００４５】レベルシフト可変電圧ＶＮＥＧが負電圧の
時は、若干反転速度が遅くなるものの、第３の実施の形
態によるレベルシフト回路も電源電圧ＶＣＣが低電圧の
時でも問題無く動作し、動きも図１に示したものと同様
となる。
時は、若干反転速度が遅くなるものの、第３の実施の形
態によるレベルシフト回路も電源電圧ＶＣＣが低電圧の
時でも問題無く動作し、動きも図１に示したものと同様
となる。
【００４６】第３の実施の形態では、高速化手段として
動作する第５および第６のＰチャネルＭＯＳトランジス
タＭＰ５およびＭＰ６が無いために、レイアウト面積を
縮小することが出来る。
動作する第５および第６のＰチャネルＭＯＳトランジス
タＭＰ５およびＭＰ６が無いために、レイアウト面積を
縮小することが出来る。
【００４７】本発明は上述した実施の形態に限定せず、
本発明の趣旨を逸脱しない範囲内で種々の変更・変形が
可能である。例えば、他の実施の形態としては、上述し
た第１、第２、第３の実施の形態の各中間接点のバック
ゲートをそれぞれ電源電圧ＶＣＣ，レベルシフト可変電
圧ＶＮＥＧ，切換信号ＩＮ２に変更する事もできる。
本発明の趣旨を逸脱しない範囲内で種々の変更・変形が
可能である。例えば、他の実施の形態としては、上述し
た第１、第２、第３の実施の形態の各中間接点のバック
ゲートをそれぞれ電源電圧ＶＣＣ，レベルシフト可変電
圧ＶＮＥＧ，切換信号ＩＮ２に変更する事もできる。
【００４８】これは、上述した第１、第２、第３の実施
の形態において、電源端子ＶＣＣにつながる第１および
第２のＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ
２と直列につながる第３および第４のＰチャネルＭＯＳ
トランジスタＭＰ３およびＭＰ４は自信のソース（Ａ０
０１，Ｂ００１）とつないでいたが、もし、トランジス
タのジャンクション耐圧が気にならない場合は、バック
ゲートを電源端子ＶＣＣにつなげる事も出来る。こうす
ることにより、ウェル分割の必要が無くなり、レイアウ
ト面積の縮小が見込める。
の形態において、電源端子ＶＣＣにつながる第１および
第２のＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ
２と直列につながる第３および第４のＰチャネルＭＯＳ
トランジスタＭＰ３およびＭＰ４は自信のソース（Ａ０
０１，Ｂ００１）とつないでいたが、もし、トランジス
タのジャンクション耐圧が気にならない場合は、バック
ゲートを電源端子ＶＣＣにつなげる事も出来る。こうす
ることにより、ウェル分割の必要が無くなり、レイアウ
ト面積の縮小が見込める。
【００４９】他にも、トランジスタの耐圧が気にならな
ければ、可変電圧端子ＶＮＥＧにつながる第１および第
２のＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２
と直列につながる第３および第４のＮチャネルＭＯＳト
ランジスタＭＮ３およびＭＮ４のバックゲートを可変電
圧端子ＶＮＥＧにつないでも良い。また、切換端子ＩＮ
２につながる第７および第８のＰチャネルＭＯＳトラン
ジスタＭＰ７およびＭＰ８と直列につながる第９および
第１０のＰチャネルＭＯＳトランジスタＭＰ９およびＭ
Ｐ１０のバックゲートを切換端子ＩＮ２につないでも良
い。この様に構成することにより、レイアウト面積の縮
小が見込める。
ければ、可変電圧端子ＶＮＥＧにつながる第１および第
２のＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２
と直列につながる第３および第４のＮチャネルＭＯＳト
ランジスタＭＮ３およびＭＮ４のバックゲートを可変電
圧端子ＶＮＥＧにつないでも良い。また、切換端子ＩＮ
２につながる第７および第８のＰチャネルＭＯＳトラン
ジスタＭＰ７およびＭＰ８と直列につながる第９および
第１０のＰチャネルＭＯＳトランジスタＭＰ９およびＭ
Ｐ１０のバックゲートを切換端子ＩＮ２につないでも良
い。この様に構成することにより、レイアウト面積の縮
小が見込める。
【００５０】更に、上述した実施の形態ではトランジス
タとしてＭＯＳＦＥＴを使用した例について述べている
が、トランジスタとして接合型ＦＥＴを使用しても良い
のは勿論である。
タとしてＭＯＳＦＥＴを使用した例について述べている
が、トランジスタとして接合型ＦＥＴを使用しても良い
のは勿論である。
【００５１】
【発明の効果】以上説明したように、本発明では、入力
端子と切換端子と第１のノードとに接続されて、第１の
ノードの電位を確定するための第１のノード電位確定手
段と、インバータの出力端子と切換端子と第２のノード
とに接続されて、第２のノードの電位を確定するための
第２のノード電位確定手段とを設けたので、低電圧で動
作を可能とし、動作範囲を広くした“Ｌ”変換のレベル
シフト回路を提供することができる。これにより、携帯
電子機器などにより、半導体製品の低電圧化にも対応出
来る。また、高速化手段を省くことにより、レイアウト
面積を縮小することも出来る。
端子と切換端子と第１のノードとに接続されて、第１の
ノードの電位を確定するための第１のノード電位確定手
段と、インバータの出力端子と切換端子と第２のノード
とに接続されて、第２のノードの電位を確定するための
第２のノード電位確定手段とを設けたので、低電圧で動
作を可能とし、動作範囲を広くした“Ｌ”変換のレベル
シフト回路を提供することができる。これにより、携帯
電子機器などにより、半導体製品の低電圧化にも対応出
来る。また、高速化手段を省くことにより、レイアウト
面積を縮小することも出来る。
【図１】本発明の第１の実施の形態によるレベルシフタ
回路を示す回路図である。
回路を示す回路図である。
【図２】本発明の第２の実施の形態によるレベルシフタ
回路を示す回路図である。
回路を示す回路図である。
【図３】本発明の第３の実施の形態によるレベルシフタ
回路を示す回路図である。
回路を示す回路図である。
【図４】基本系の“Ｌ”変換のレベルシフタ回路を示す
回路図である。
回路図である。
【図５】従来の“Ｌ”変換のレベルシフタ回路を示す回
路図である。
路図である。
【図６】図１，図３，図５に示したレベスシフタ回路の
動作を説明する為のタイミングチャートである。
動作を説明する為のタイミングチャートである。
ＩＮ１ 入力端子（入力信号） ＩＮ２ 切換端子（切換信号） ＯＵＴＡ 反転出力端子（反転出力信号） ＯＵＴＢ 非反転出力端子（非反転出力信号） ＶＮＥＧ 可変電圧端子（レベルシフト可変電圧） ＭＰ１〜ＭＰ１０ ＰチャネルＭＯＳトランジスタ ＭＮ１〜ＭＮ４ ＮチャネルＭＯＳトランジスタ ＃１ 第１のノード ＃２ 第２のノード Ａ００１，Ｂ００１ ノード
Claims (9)
- 【請求項１】 入力端子と切換端子と反転出力端子と非
反転出力端子と電源端子と可変電圧端子とを持ち、前記
入力端子から供給される入力信号（ＩＮ１）の“Ｌ”レ
ベルを、前記切換端子から供給される切換信号（ＩＮ
２）に応答して、レベル変換することが可能なレベルシ
フタ回路であって、前記反転出力端子および前記非反転
出力端子から、それぞれ、前記入力信号（ＩＮ１）に対
して逆相の反転出力信号（ＯＵＴＡ）および同相の非反
転出力信号（ＯＵＴＢ）を出力し、前記電源端子および
前記可変電圧端子から、それぞれ、電源電圧（ＶＣＣ）
および前記“Ｌ”レベルを０Ｖと所定の負電圧との間で
可変するためのレベルシフト可変電圧（ＶＮＥＧ）が供
給されており、前記切換信号（ＩＮ２）がレベルシフト
を指示しているときには、前記反転出力信号（ＯＵＴ
Ａ）および前記非反転出力信号（ＯＵＴＢ）の“Ｌ”レ
ベルを前記レベルシフト可変電圧（ＶＮＥＧ）にシフト
する、前記レベルシフタ回路に於いて、 前記入力信号（ＩＮ１）を反転して反転入力信号を出力
端子から出力するインバータ（ＩＮＶ１）と、 ソースが前記電源端子に接続され、ゲートが前記入力端
子に接続された第１のＰチャネルトランジスタ（ＭＰ
１）と、 ソースが前記電源端子に接続され、ゲートが前記インバ
ータ（ＩＮＶ１）の出力端子に接続された第２のＰチャ
ネルトランジスタ（ＭＰ２）と、 ソースが前記可変電圧端子に接続され、ドレインが第１
のノード（＃１）に接続され、ゲートが第２のノード
（＃２）に接続された第１のＮチャネルトランジスタ
（ＭＮ１）と、 ソースが前記可変電圧端子に接続され、ドレインが前記
第２のノード（＃２）に接続され、ゲートが前記第１の
ノード（＃１）に接続された第２のＮチャネルトランジ
スタ（ＭＮ２）と、 前記第１のＰチャネルトランジスタのドレインと前記反
転出力端子との間に接続されて、前記第１のＰチャネル
トランジスタのブレイクダウンを防止するための第１の
ブレイクダウン防止手段（ＭＰ３）と、 前記第２のＰチャネルトランジスタのドレインと前記非
反転出力端子との間に接続されて、前記第２のＰチャネ
ルトランジスタのブレイクダウンを防止するための第２
のブレイクダウン防止手段（ＭＰ４）と、 前記第１のノード（＃１）と前記切換端子と前記反転出
力端子とに接続されて、前記第１のＮチャネルトランジ
スタのゲート破壊を防止するための第１のゲート破壊防
止手段（ＭＮ３）と、 前記第２のノード（＃２）と前記切換端子と前記非反転
出力端子とに接続されて、前記第２のＮチャネルトラン
ジスタのゲート破壊を防止するための第２のゲート破壊
防止手段（ＭＮ４）と、 前記第１および第２のノード（＃１，＃２）と前記切換
端子との間に接続され、信号切替えの高速化を図るため
の高速化手段（ＭＰ５，ＭＰ６）と、 前記入力端子と前記切換端子と前記第１のノード（＃
１）とに接続され、前記第１のノード（＃１）の電位を
確定するための第１のノード電位確定手段（ＭＰ７，Ｍ
Ｐ９）と、 前記インバータの出力端子と前記切換端子と前記第２の
ノード（＃２）とに接続され、前記第２のノード（＃
１）の電位を確定するための第２のノード電位確定手段
（ＭＰ８，ＭＰ１０）とを有することを特徴とするレベ
ルシフタ回路。 - 【請求項２】 第１のブレイクダウン防止手段（ＭＰ
３）は、ゲートが接地され、ソースが前記第１のＰチャ
ネルトランジスタのドレインに接続され、ドレインが前
記反転出力端子に接続された第３のＰチャネルトランジ
スタから成り、 前記第２のブレイクダウン防止手段（ＭＰ４）は、ゲー
トが接地され、ソースが前記第２のＰチャネルトランジ
スタのドレインに接続され、ドレインが前記非反転出力
端子に接続された第４のＰチャネルトランジスタから成
る請求項１に記載のレベルシフタ回路。 - 【請求項３】 前記第１のゲート破壊防止手段（ＭＮ
３）は、ゲートが前記切換端子に接続され、ソースが前
記第１のノード（＃１）に接続され、ドレインが前記反
転出力端子に接続された第３のＮチャネルトランジスタ
から成り、 前記第２のゲート破壊防止手段（ＭＮ４）は、ゲートが
前記切換端子に接続され、ソースが前記第２のノード
（＃２）に接続され、ドレインが前記非反転出力端子に
接続された第４のＮチャネルトランジスタから成る請求
項２に記載のレベルシフタ回路。 - 【請求項４】 前記高速化手段（ＭＰ５，ＭＰ６）は、
ソースが前記切換端子に接続され、ゲートが前記第２の
ノード（＃２）に接続され、ドレインが前記第１のノー
ド（＃１）に接続された第５のＰチャネルトランジスタ
（ＭＰ５）と、ソースが前記切換端子に接続され、ゲー
トが前記第１のノード（＃１）に接続され、ドレインが
前記第２のノード（＃２）に接続された第６のＰチャネ
ルトランジスタ（ＭＰ６）とを有する請求項３に記載の
レベルシフタ回路。 - 【請求項５】 第１のノード電位確定手段（ＭＰ７，Ｍ
Ｐ９）は、ソースが前記切換端子に接続され、ゲートが
前記入力端子に接続された第７のＰチャネルトランジス
タ（ＭＰ７）と、該第７のＰチャネルトランジスタのド
レインと前記第１のノード（＃１）との間に接続され
て、前記第７のＰチャネルトランジスタのブレイクダウ
ンを防止するための第１の付加ブレイクダウン防止手段
（ＭＰ９）とを有し、 第２のノード電位確定手段（ＭＰ８，ＭＰ１０）は、ソ
ースが前記切換端子に接続され、ゲートが前記インバー
タの出力端子に接続された第８のＰチャネルトランジス
タ（ＭＰ８）と、該第８のＰチャネルトランジスタのド
レインと前記第２のノード（＃２）との間に接続され
て、前記第８のＰチャネルトランジスタのブレイクダウ
ンを防止するための第２の付加ブレイクダウン防止手段
（ＭＰ１０）とを有する請求項４に記載のレベルシフタ
回路。 - 【請求項６】 前記第１の付加ブレイクダウン防止手段
（ＭＰ９）は、ソースが前記第７のＰチャネルトランジ
スタのドレインに接続され、ゲートが接地され、ドレイ
ンが前記第１のノード（＃１）に接続された第９のＰチ
ャネルトランジスタから成り、 第２の付加ブレイクダウン防止手段（ＭＰ１０）は、ソ
ースが前記第８のＰチャネルトランジスタのドレインに
接続され、ゲートが接地され、ドレインが前記第２のノ
ード（＃２）に接続された第１０のＰチャネルトランジ
スタから成る請求項５に記載のレベルシフタ回路。 - 【請求項７】 前記第１のＰチャネルトランジスタ（Ｍ
Ｐ１）と前記第１のブレイクダウン防止手段（ＭＰ３）
と前記第１のゲート破壊防止手段（ＭＮ３）とを削除し
て、前記第１のノード（＃１）を前記反転出力端子に直
接接続したことを特徴とする請求項１に記載のレベルシ
フタ回路。 - 【請求項８】 前記高速化手段（ＭＰ５，ＭＰ６）を削
除したことを特徴とする請求項１に記載のレベルシフタ
回路。 - 【請求項９】 前記トランジスタが全てＭＯＳトランジ
スタで構成されている請求項１乃至８のいずれか１つに
記載のレベルシフタ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311651A JP3037236B2 (ja) | 1997-11-13 | 1997-11-13 | レベルシフタ回路 |
| KR1019980048455A KR100282282B1 (ko) | 1997-11-13 | 1998-11-12 | 전원전압이 저전압인 경우에도 확실하게 동작할 수 있는레벨 쉬프터 회로 |
| EP98121503A EP0935346B1 (en) | 1997-11-13 | 1998-11-13 | Level shifter circuit certainly operable although a power supply voltage is a low voltage |
| CNB981249116A CN1145260C (zh) | 1997-11-13 | 1998-11-13 | 在低电源电压时也必定能操作的电平移动器电路 |
| US09/190,447 US6060904A (en) | 1997-11-13 | 1998-11-13 | Level shifter circuit certainly operable although a power supply voltage is a low voltage |
| DE69804423T DE69804423T2 (de) | 1997-11-13 | 1998-11-13 | Mit Sicherheit auch bei niedriger Betriebsspannung betreibbare Pegelumsetzerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311651A JP3037236B2 (ja) | 1997-11-13 | 1997-11-13 | レベルシフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145820A true JPH11145820A (ja) | 1999-05-28 |
| JP3037236B2 JP3037236B2 (ja) | 2000-04-24 |
Family
ID=18019855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311651A Expired - Fee Related JP3037236B2 (ja) | 1997-11-13 | 1997-11-13 | レベルシフタ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6060904A (ja) |
| EP (1) | EP0935346B1 (ja) |
| JP (1) | JP3037236B2 (ja) |
| KR (1) | KR100282282B1 (ja) |
| CN (1) | CN1145260C (ja) |
| DE (1) | DE69804423T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100762841B1 (ko) * | 2001-09-13 | 2007-10-08 | 매그나칩 반도체 유한회사 | 저전압구동레벨쉬프터 |
| JP2008199153A (ja) * | 2007-02-09 | 2008-08-28 | Matsushita Electric Ind Co Ltd | レベルシフタ |
| JP2008236720A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | レベルシフト回路 |
| JP2013090323A (ja) * | 2011-10-19 | 2013-05-13 | Ememory Technology Inc | 電圧スイッチ回路 |
| US8476956B2 (en) | 2010-11-24 | 2013-07-02 | Kabushiki Kaisha Toshiba | Semiconductor switch |
| CN111200431A (zh) * | 2018-11-19 | 2020-05-26 | 恩智浦美国有限公司 | 低功率、宽范围、高容噪电平移位器 |
| WO2023073904A1 (ja) * | 2021-10-29 | 2023-05-04 | 株式会社ソシオネクスト | レベルシフト回路 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407579B1 (en) | 2000-01-20 | 2002-06-18 | Koninklijke Philips Electronics N.V. | Fast high voltage level shifter with gate oxide protection |
| WO2001056159A1 (fr) * | 2000-01-27 | 2001-08-02 | Hitachi, Ltd. | Dispositif a semiconducteur |
| US6370071B1 (en) * | 2000-09-13 | 2002-04-09 | Lattice Semiconductor Corporation | High voltage CMOS switch |
| KR100400774B1 (ko) * | 2001-06-30 | 2003-10-08 | 주식회사 하이닉스반도체 | 전압 스위치 회로 |
| US7006389B2 (en) * | 2003-12-12 | 2006-02-28 | Micron Technology, Inc. | Voltage translator for multiple voltage operations |
| KR100476725B1 (ko) | 2003-08-01 | 2005-03-16 | 삼성전자주식회사 | 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법 |
| JP3930498B2 (ja) * | 2003-11-25 | 2007-06-13 | 株式会社東芝 | レベルシフト回路 |
| JP3962953B2 (ja) * | 2003-12-26 | 2007-08-22 | カシオ計算機株式会社 | レベルシフト回路及び該レベルシフト回路を備えた信号出力回路 |
| US7200053B2 (en) * | 2004-09-01 | 2007-04-03 | Micron Technology, Inc. | Level shifter for low voltage operation |
| TWI297563B (en) * | 2005-01-21 | 2008-06-01 | Au Optronics Corp | Level shifter |
| US7400171B1 (en) * | 2005-05-03 | 2008-07-15 | Lattice Semiconductor Corporation | Electronic switch having extended voltage range |
| US20080024188A1 (en) * | 2006-07-28 | 2008-01-31 | Chou Richard K | Junction field effect transistor level shifting circuit |
| KR100925034B1 (ko) | 2006-12-05 | 2009-11-03 | 한국전자통신연구원 | 비동기 디지털 신호레벨 변환회로 |
| KR101505396B1 (ko) * | 2007-03-31 | 2015-03-25 | 쌘디스크 3디 엘엘씨 | 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로 |
| US7696804B2 (en) | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Method for incorporating transistor snap-back protection in a level shifter circuit |
| US7696805B2 (en) | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
| US7679418B2 (en) * | 2007-04-27 | 2010-03-16 | Mosaid Technologies Incorporated | Voltage level shifter and buffer using same |
| US7388403B1 (en) * | 2007-05-21 | 2008-06-17 | United Microelectronics Corp. | Two-stage level shifting module |
| CN101320969B (zh) * | 2007-06-04 | 2010-04-14 | 联华电子股份有限公司 | 二段式电压位移模块 |
| CN101494450B (zh) * | 2009-02-25 | 2011-04-20 | 苏州瀚瑞微电子有限公司 | 电平转移电路 |
| US8461899B2 (en) * | 2011-01-14 | 2013-06-11 | Stmicroelectronics International N.V. | Negative voltage level shifter circuit |
| US8604868B2 (en) * | 2011-04-01 | 2013-12-10 | Stmicroelectronics S.R.L. | Dynamic biasing circuit for a protection stage using low voltage transistors |
| JP6084056B2 (ja) * | 2013-02-06 | 2017-02-22 | エスアイアイ・セミコンダクタ株式会社 | 充放電制御回路及びバッテリ装置 |
| KR102246879B1 (ko) * | 2014-10-10 | 2021-04-30 | 삼성전자 주식회사 | 네거티브 레벨 시프팅 회로 및 이를 이용하는 소스 드라이버와 디스플레이 장치 |
| US9847133B2 (en) * | 2016-01-19 | 2017-12-19 | Ememory Technology Inc. | Memory array capable of performing byte erase operation |
| CN108494393B (zh) * | 2018-04-16 | 2020-05-26 | 电子科技大学 | 一种用于产生负压的电平转换电路 |
| KR102081676B1 (ko) | 2018-08-01 | 2020-04-23 | 노승협 | 정렬 기능이 부설된 수리용 개폐공을 갖는 릴 장치 |
| US10911047B1 (en) * | 2020-01-15 | 2021-02-02 | Qualcomm Incorporated | Level shifter with auto voltage-bias reliability protection |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW265489B (en) * | 1994-07-20 | 1995-12-11 | Micron Technology Inc | Low-to-high voltage cmos driver circuit for driving capacitive loads |
| US5510731A (en) * | 1994-12-16 | 1996-04-23 | Thomson Consumer Electronics, S.A. | Level translator with a voltage shifting element |
| US5619150A (en) * | 1995-07-07 | 1997-04-08 | Micron Quantum Devices, Inc. | Switch for minimizing transistor exposure to high voltage |
| US5583454A (en) * | 1995-12-01 | 1996-12-10 | Advanced Micro Devices, Inc. | Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function |
| JP3662326B2 (ja) * | 1996-01-09 | 2005-06-22 | 株式会社ルネサステクノロジ | レベル変換回路 |
| US5736869A (en) * | 1996-05-16 | 1998-04-07 | Lsi Logic Corporation | Output driver with level shifting and voltage protection |
-
1997
- 1997-11-13 JP JP9311651A patent/JP3037236B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-12 KR KR1019980048455A patent/KR100282282B1/ko not_active IP Right Cessation
- 1998-11-13 DE DE69804423T patent/DE69804423T2/de not_active Expired - Fee Related
- 1998-11-13 EP EP98121503A patent/EP0935346B1/en not_active Expired - Lifetime
- 1998-11-13 CN CNB981249116A patent/CN1145260C/zh not_active Expired - Fee Related
- 1998-11-13 US US09/190,447 patent/US6060904A/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100762841B1 (ko) * | 2001-09-13 | 2007-10-08 | 매그나칩 반도체 유한회사 | 저전압구동레벨쉬프터 |
| JP2008199153A (ja) * | 2007-02-09 | 2008-08-28 | Matsushita Electric Ind Co Ltd | レベルシフタ |
| JP2008236720A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | レベルシフト回路 |
| US8476956B2 (en) | 2010-11-24 | 2013-07-02 | Kabushiki Kaisha Toshiba | Semiconductor switch |
| JP2013090323A (ja) * | 2011-10-19 | 2013-05-13 | Ememory Technology Inc | 電圧スイッチ回路 |
| CN111200431A (zh) * | 2018-11-19 | 2020-05-26 | 恩智浦美国有限公司 | 低功率、宽范围、高容噪电平移位器 |
| CN111200431B (zh) * | 2018-11-19 | 2024-08-20 | 恩智浦美国有限公司 | 低功率、宽范围、高容噪电平移位器 |
| WO2023073904A1 (ja) * | 2021-10-29 | 2023-05-04 | 株式会社ソシオネクスト | レベルシフト回路 |
| US11894843B2 (en) | 2021-10-29 | 2024-02-06 | Socionext Inc. | Level shift circuit |
Also Published As
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