KR100925034B1 - 비동기 디지털 신호레벨 변환회로 - Google Patents

비동기 디지털 신호레벨 변환회로 Download PDF

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Abstract

본 발명은 비동기 디지털 신호레벨 변환회로에 관한 것으로, 제 1 전압레벨의 입력신호를 제 2 전압레벨의 신호로 전압레벨을 변환하는 디지털 신호레벨 변환회로에 있어서, 입력신호의 전압레벨이 변화되는 경우, 입력신호의 빠른 전압레벨 변환을 위해 제 1 전압레벨의 입력신호가 제 2 전압레벨의 신호로 변환되는 제 1, 2 노드를, 전압레벨 변환 과정동안 상기 제 2 전압레벨을 갖는 제 2 전원전압에 연결되도록 함으로써, 신호레벨 변환속도가 개선된 것을 특징으로 한다.
레벨변환, 이중전원전압, CCLC, 변환 속도

Description

비동기 디지털 신호레벨 변환회로{ASYNCHRONOUS DIGITAL SINGNAL LEVEL CONVERSION CIRCUIT}
도 1은 디지털 신호레벨 변환회로의 가장 간단한 구조를 나타낸 도면이다.
도 2는 종래에 일반적으로 사용되고 있는 디지털 신호레벨 변환회로의 회로도이다.
도 3은 도 2의 디지털 신호레벨 변환회로의 신호 타이밍도이다.
도 4는 본 발명에 따른 비동기 디지털 신호레벨 변환회로를 개략적으로 나타낸 회로도이다.
도 5는 도 4의 비동기 디지털 신호레벨 변환회로를 실제적으로 구현한 일예를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
NM1, NM2 : 제 1, 2 NMOS 트랜지스터
PM1, PM2, PM3, PM4 : 제 1 내지 제 4 PMOS 트랜지스터
INVH1, INVH2, INVH3, INVH4 : 제 1 내지 제 4 인버터
SW1, SW2 : 제 1, 2 스위치
VDDL : 로우 전원전압
VDDH : 하이 전원전압
본 발명은 비동기 디지털 신호레벨 변환회로에 관한 것으로, 더 자세하게는 집적회로 내의 서로 다른 전원전압을 사용하는 디지털 회로들 사이에서 낮은 전압의 디지털 신호를 높은 전압의 디지털 신호로 바꾸어주는 변환회로의 신호레벨 변환속도를 개선하여 고속 동작이 가능한 디지털 신호레벨 변환회로에 관한 것이다.
최근 각종 디지털 칩들의 전력소모가 높아짐에 따라서 이러한 디지털 칩의 전력소모를 줄이는 것이 중요한 이슈가 되고 있고, 이를 위해 많은 기술이 개발되고 있다.
CMOS 소자를 이용한 디지털 회로에서 전력소모는 주로 각 소자들의 스위칭시에 발생하는 동적 전력소모이다. 이 동적 전력소모(P)는 다음의 수학식 1과 같이 동작주파수(f)에 비례하고, 전원전압(V)의 제곱에 비례하는 특성을 갖는다.
Figure 112007042647969-pat00001
따라서, CMOS 소자를 이용한 디지털 회로에서 전력소모를 줄이기 위해서는 디지털 회로의 전원전압을 낮추는 것이 효과적이다. 하지만, CMOS 소자를 이용한 디지털 회로에서 전원전압을 낮추면 다음의 수학식 2에 의해 각 회로의 전달 지 연(propagation delay)이 커져 그 동작속도가 제한되는 단점을 갖는다.
Figure 112007042647969-pat00002
상기 수학식 2에 있어서, VDD는 전원전압을 나타내고, VTH는 소자의 임계전압을 나타낸다.
이와 같은 특성에 따라 CMOS 소자를 이용한 디지털 칩의 전력소모를 줄이기 위해, 칩 내부에서 저속으로 동작이 가능한 부분은 낮은 전원전압을 사용하여 설계하고, 고속동작이 필요하거나 또는 입출력신호 버퍼 등 높은 전원전압이 필요한 부분만 높은 전원전압을 이용하여 설계함으로써, 디지털 칩 전체의 전력소모를 줄이도록 설계를 하고 있다.
이렇게 디지털 칩 내부에서 전원전압이 다른 두 디지털 회로가 이용되는 경우, 전원전압이 다른 블록 사이의 신호전달을 위해 높은 전압레벨의 디지털 신호를 낮은 전압레벨의 디지털 신호로 변환하는 회로와, 낮은 전압레벨의 디지털 신호를 높은 전압레벨의 디지털 신호로 변환하는 회로가 필요하다.
이러한 디지털 신호레벨 변환회로에서 높은 전압레벨의 디지털 신호를 낮은 전압레벨의 디지털 신호로 변환하는 회로는 그 구성이 간단하고, 이 회로에 의한 동작속도 감소 등의 성능감소가 없다. 그러나, 낮은 전압레벨의 디지털 신호를 높은 전압레벨의 디지털 신호로 변환하는 회로의 경우 정적 전력소모, 동작속도 감소 등의 문제점이 발생하고, 이를 해결하기 위한 추가적인 회로들이 필요하다.
도 1은 낮은 전압레벨의 디지털 신호를 높은 전압레벨의 디지털 신호로 바꾸기 위한 디지털 신호레벨 변환회로의 가장 간단한 구조로, 낮은 전원전압의 인버터와 높은 전원전압의 인버터를 직접 연결한 회로이다.
하지만, 이와 같이 구성된 디지털 신호레벨 변환회로(100)의 경우 다음에서 설명하는 바와 같이 원하지 않는 정적 전력소모가 발생하게 되는 문제점이 있다.
우선, 낮은 전압레벨의 디지털 입력신호(DL)로 0V의 신호가 입력되면, 제 1 노드(N1)의 전압은 로우 전원전압(VDDL)이 된다. 이 경우, 로우 전원전압(VDDL), 하이 전원전압(VDDH), 제 2 PMOS 트랜지스터(PM2)의 임계전압(VTH, PM2) 사이에 다음의 수학식 3과 같은 관계를 만족하게 되면, 제 2 PMOS 트랜지스터(PM2)가 오프되지 않고 선형 영역 또는 포화(saturation) 영역에서 동작하게 되므로, 하이 전원전압(VDDH)에서 접지(GND)로 정적 전류가 계속 흐르게 되고 이에 따라 원하지 않는 정적 전력소모가 발생하게 된다.
Figure 112007042647969-pat00003
이와 같은 정적 전력소모 문제를 해결하기 위해, 기존에 널리 사용되고 있는 대표적인 비동기 방식의 디지털 신호레벨 변환회로 구조로는 도 2와 같은 CCLC(Cross-Coupled Level Converter)가 있다.
도 2는 종래에 일반적으로 사용되고 있는 디지털 신호레벨 변환회로(200)의 회로도이며, 도 3은 도 2의 디지털 신호레벨 변환회로(200)의 신호 타이밍도이다.
하지만, 도 2와 같은 CCLC 구조의 디지털 신호레벨 변환회로(200)는, 낮은 전압레벨의 입력신호(DL)가 하이(High)에서 로우(Low)로 변할 때 그 입력 트랜지스터(NM1, NM2)의 드레인에 해당하는 노드(N1, N2)의 로우(Low)에서 하이(High)로의 변환속도가 느리며, 특히 입력으로 들어오는 낮은 전압의 디지털신호 레벨이 높은 전압의 디지털신호 레벨에 비해 상대적으로 낮을수록 그 변환속도가 더욱 느려진다는 문제점이 있다.
이렇게 변환속도가 느려지는 이유를 분석해보면 다음과 같다.
도 2의 신호레벨 변환회로(200)의 입력신호(DL)가 로우 전원전압(VDDL)(논리값 '1'의 하이레벨 전압)일 때 제 1 NMOS 트랜지스터(NM1), 제 2 PMOS 트랜지스터(PM2)는 온상태에 있고, 제 2 NMOS 트랜지스터(NM2), 제 1 PMOS 트랜지스터(PM1)는 오프상태에 있다. 따라서, 제 1 노드(N1)는 0V로, 제 2 노드(N2)는 하이 전원전압(VDDH) 상태에 있다. 이러한 상태에서 입력신호(DL)가 로우 전원전압(VDDL)에서 0V(논리값 '0'의 로우레벨 전압)로 바뀌게 되면, 우선 제 1 NMOS 트랜지스터(NM1)은 오프상태가 되어 제 1 노드(N1)가 하이 임피던스 상태가 된다. 그리고 이와 동시에 반전된 입력신호(DLB)는 0V에서 로우 전원전압(VDDL)으로 바뀌게 되므로 제 2 NMOS 트랜지스터(NM2)가 온이 되어 제 2 노드(N2)는 0V로 전압이 바뀌고, 이에 따라 제 1 PMOS 트랜지스터(PM1)가 온상태로 바뀌어 제 1 노드(N1)의 전압이 하이 전원전압(VDDH)으로 바뀌게 되는 것이다.
이와 같은 과정을 거쳐 각 노드의 전압들이 바뀌게 되므로 도 3에서와 같이 입력신호(DL)가 로우 전원전압(VDDL)에서 0V로 바뀌어도 제 1 노드(N1)의 전압이 0V에서 하이 전원전압(VDDH)으로 바뀌는데 까지는 시간이 지연되는 것이다.
즉, 제 1 NMOS 트랜지스터(NM1)의 게이트에 로우 전원전압(VDDL)에서 0V로 변하는 디지털 입력신호(DL)가 입력되는 경우, 제 1 NMOS 트랜지스터(NM1)의 드레인 전압이 0V에서 하이 전원전압(VDDH)으로 바뀌는데 까지 걸리는 시간이 오래 걸리고, 하이 전원전압(VDDH)에 비해 로우 전원전압(VDDL)의 전압이 낮아질수록 점점 더 신호레벨 변환 속도가 느려지게 되며, 이와 같은 현상은 낮은 전압레벨의 입력신호(DL)가 0V에서 로우 전원전압(VDDL)으로 변하는 경우에도 제 2 노드(N2)에서 똑같이 발생한다.
이와 같은 디지털 신호레벨 변환회로의 변환속도 저하의 문제로 인하여, 고속으로 동작해야 하는 디지털 칩의 전체 동작속도가 제한을 받을 수 있으며, 이로 인해 칩 전체의 성능이 나빠지거나, 또는 칩 전체의 전력소모 감소를 위해 회로의 일부분을 낮은 전원전압으로 동작시키는 기술을 적용할 수 없게 되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 비동기 디지털 신호레벨 변환회로에 있어서 신호레벨 변환속도를 개선하여 동일한 조건에서 보다 고속으로 동작이 가능하도록 하는 것이다.
또한, 본 발명의 다른 목적은 비동기 디지털 신호레벨 변환회로에 있어서 낮은 입력전압에서도 빠른 신호레벨 변환이 이루어지도록 함으로써 저전력 디지털 회로 및 칩의 구현이 가능하도록 하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 비동기 디지털 신호레벨 변환회로는, 제 1 전압레벨의 입력신호를 제 2 전압레벨의 신호로 전압레벨을 변환하여 출력하는 신호레벨 변환부와, 상기 입력신호의 전압레벨이 변화되는 경우 상기 제 1 전압레벨의 입력신호가 상기 제 2 전압레벨의 신호로 변환되는 제 1, 2 노드를 상기 제 2 전압레벨을 갖는 제 2 전원전압에 연결하는 스위칭부를 포함하되, 상기 신호레벨 변환부는, 상기 제 2 전원전압과 상기 제 1, 2 노드 사이에 각각 크로스-커플되어 연결된 제 1, 2 PMOS 트랜지스터와, 상기 제 1, 2 노드와 접지전압 사이에 각각 연결되고 게이트에 상기 입력신호 및 반전된 입력신호가 각각 입력되는 제 1, 2 NMOS 트랜지스터를 포함하고, 상기 스위칭부는, 상기 제 1, 2 NMOS 트랜지스터의 드레인에 연결된 상기 제1, 2 노드를 상기 제 2 전원전압에 각각 연결하기 위한 제 1, 2 스위치와, 상기 제1, 2 노드의 전압을 각각 입력받아 상기 제 1, 2 스위치에 제어신호를 출력하는 제 1, 2 스위치 제어부를 포함하며, 상기 제 1 스위치 제어부는 상기 제1 노드에 직렬 연결된 제 2, 4 인버터를 포함하고, 상기 제 2 스위치 제어부는 상기 제2 노드에 직렬 연결된 제 1, 3 인버터를 포함하며, 상기 제 1 스위치는 게이트에 상기 제4 인버터의 출력이 입력되는 제 3 PMOS 트랜지스터이고, 상기 제 2 스위치는 게이트에 상기 제3 인버터의 출력이 입력되는 제 4 PMOS 트랜지스터이며, 상기 제 3 PMOS 트랜지스터의 드레인 및 소스는 상기 제 1 인버터의 출력 및 상기 제1 노드에 각각 연결되고, 상기 제 4 PMOS 트랜지스터의 드레인 및 소스는 상기 제 2 인버터의 출력 및 상기 제2 노드에 각각 연결된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 4는 본 발명에 따른 비동기 디지털 신호레벨 변환회로(400)를 개략적으로 나타낸 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 비동기 디지털 신호레벨 변환회로(400)는, 낮은 전압레벨의 입력신호(DL, DLB)를 높은 전압레벨의 신호(DHB, DH)로 전압레벨을 변환하는 신호레벨 변환부(410)와, 상기 입력신호(DL, DLB)가 변화되는 경우, 입력신호(DL, DLB)의 빠른 전압레벨 변환을 위해 낮은 전압레벨의 입력신호(DL, DLB)가 높은 전압레벨의 출력신호(DHB, DH)로 변환되는 제 1, 2 노드를 신호레벨 변환 과정동안 하이 전원전압(VDDH)에 연결하는 스위칭부(450)를 포함한다.
상기 신호레벨 변환부(410)는 하이 전원전압(VDDH)과 제 1, 2 노드(N1, N2) 사이에 각각 크로스-커플되어 연결된 제 1, 2 PMOS 트랜지스터(PM1, PM2)와, 제 1, 2 노드(N1, N2)와 접지전압 사이에 연결되고 게이트에 상기 입력신호(DL) 및 반전된 입력신호(DLB)가 각각 입력되는 제 1, 2 NMOS 트랜지스터(NM1, NM2)와, 상기 제 1, 2 노드(N1, N2)의 신호를 출력노드(N5, N6)로 출력하는 버퍼(B1, B2)를 포함한다.
본 실시예에서는 제 1, 2 입력단자(IN1, IN2)를 통해 낮은 전압레벨의 입력신호(DL)와 반전된 입력신호(DLB)가 각각 입력되도록 하고, 제 1, 2 출력단자(OUT1, OUT2)를 통해 높은 전압레벨의 출력신호(DH)와 반전된 출력신호(DHB)가 각각 출력되도록 구성하였지만, 하나의 입력단자와 하나의 출력단자를 사용하고 인버터를 통해 입력신호(DL)와 출력신호(DH)를 반전시켜 반전된 입력신호(DLB)와 반전된 출력신호(DHB)를 얻도록 구성하는 것도 가능하다.
상기 스위칭부(450)는 상기 제 1, 2 NMOS 트랜지스터(NM1, NM2)의 드레인에 연결된 상기 제1, 2 노드(N1, N2)를 하이 전원전압(VDDH)에 각각 연결하기 위한 제 1, 2 스위치(SW1, SW2)와, 상기 제1, 2 노드(N1, N2)의 전압을 각각 입력받아 상기 제 1, 2 스위치(SW1, SW2)에 제어신호를 출력하는 제 1, 2 스위치 제어부(CONT1, CONT2)로 이루어져 있다.
즉, 본 발명의 비동기 디지털 신호레벨 변환회로(400)는, 도 2의 CCLC 구조의 디지털 신호레벨 변환 회로(200)에, 제 1, 2 스위치(SW1, SW2) 및 이를 제어하기 위한 제 1, 2 스위치 제어부(CONT1, CONT2)를 각각 추가하여, 신호레벨 변환속도를 개선하여 보다 고속으로 동작이 가능하도록 구성한 것에 가장 큰 특징이 있으며, 이에 대하여 더 자세히 설명하면 다음과 같다.
전술한 바와 같이, 낮은 전압레벨의 입력신호(DL, DLB)가 변화되는 경우, 제 1, 2 NMOS 트랜지스터(NM1, NM2)의 게이트 입력 중 하나는 로우 전원전압(VDDL)에서 0V로 변하게 되는데, 이러한 경우 제 1, 2 NMOS 트랜지스터(NM1, NM2)의 드레인 전압이 0V에서 하이 전원전압(VDDH)으로 바뀌는데까지는 시간이 오래 걸리며, 이와 같은 변환속도 저하의 문제로 인하여 디지털 칩의 전체 동작속도가 제한되거나 회로의 일부분을 낮은 전원전압으로 동작시킬 수 없게 되는 문제점이 있다.
이를 위해, 본 발명에서는 입력신호(DL)와 반전된 입력신호(DLB)가 로우 전원전압(VDDL)에서 0V로 변화되면 제 1, 2 NMOS 트랜지스터(NM1, NM2)의 드레인 전압이 변화되는 것을 이용하여, 입력신호(DL)와 반전된 입력신호(DLB)가 변화되는 동안 상기 스위칭부(450)를 통해 제 1, 2 NMOS 트랜지스터(NM1, NM2)의 드레인을 하이 전원전압(VDDH)에 연결함으로써, 드레인 전압이 빨리 0V에서 하이 전원전압(VDDH)으로 변할 수 있도록 한다.
다시 말해서, 상기 입력신호(DL)가 로우 전원전압(VDDL)에서 0V로 변화되어 상기 제 1 노드(N1)의 전압값이 변화되거나, 또는 상기 반전된 입력신호(DLB)가 0V에서 로우 전원전압(VDDL)으로 변화되어 상기 제 2 노드(N2)의 전압값이 변화되는 경우, 상기 제 1, 2 노드(N1, N2)가 신호레벨 변환과정 동안 하이 전원전압(VDDH)에 연결되도록 한다.
그런 다음, 상기 제 1, 2 노드(N1, N2)의 전압이 하이 전원전압(VDDH)으로 변환되면, 상기 제 1, 2 스위치 제어부(CONT1, CONT2)에서는 상기 제 1, 2 스위 치(SW1, SW2)를 오프시킨다.
즉, 이와 같은 스위칭 동작에 의해 본 발명의 비동기 디지털 신호레벨 변환회로(400)는 도 2의 디지털 신호레벨 변환 회로(200)에 비해 보다 빠른 속도로 신호레벨을 변환시킬 수 있게 되는 것이다.
상기 디지털 신호레벨 변환회로(400)를 실제적으로 구현한 일예가 도 5에 도시되어 있다.
도 5는 도 4의 비동기 디지털 신호레벨 변환회로(400)를 실제적으로 구현한 일예를 나타낸 도면이다.
도 5를 참조하면, 제 1, 2 스위치(SW1, SW2)는 각각 제 3, 4 PMOS 트랜지스터(PM3, PM4)로 구현되어 있고, 제 1 스위치 제어부(CONT1)는 직렬 연결된 제 2, 4 인버터(INVH2, INVH4)로 구현되어 있으며, 상기 제 2 스위치 제어부(CONT2)는 직렬 연결된 제 1, 3 인버터(INVH1, INVH3)로 구현되어 있다.
여기에서, 상기 제 1 스위치 제어부(CONT1)의 입력은 상기 제 2 PMOS 트랜지스터(PM2)의 게이트를 통해 상기 제 1 NMOS 트랜지스터(NM1)의 드레인에 연결되며, 상기 제 2 스위치 제어부(CONT2)의 입력은 상기 제 1 PMOS 트랜지스터(PM1)의 게이트를 통해 상기 제 2 NMOS 트랜지스터(NM2)의 드레인에 연결된다.
그리고, 상기 제 3 PMOS 트랜지스터(PM3)의 게이트, 드레인 및 소스는 상기 제 4 인버터(INVH4)의 출력노드, 상기 제 1 인버터(INVH1)의 출력노드(N3) 및 상기 제 1 NMOS 트랜지스터(NM1)의 드레인에 각각 연결되어 있으며, 상기 제 4 PMOS 트랜지스터(PM4)의 게이트, 드레인 및 소스는 상기 제 3 인버터(INVH3)의 출력노드, 상기 제 2 인버터(INVH2)의 출력노드(N4) 및 상기 제 2 NMOS 트랜지스터(NM2)의 드레인에 각각 연결되어 있다.
즉, 상기 제 1, 2 스위치 제어부(CONT1, CONT2)는 제 1, 2 노드(N1, N2)의 전압값, 즉, 제 1, 2 NMOS 트랜지스터(NM1, NM2)의 드레인 전압값에 따라 입력신호(DL)와 반전된 입력신호(DLB)의 변화를 감지하여 상기 제 1, 2 스위치(SW1, SW2)를 각각 제어하며, 그 구체적인 동작을 설명하면 다음과 같다.
먼저, 낮은 전압레벨의 디지털 입력신호(DL)가 로우 전원전압(VDDL), 반전된 입력신호(DLB)가 0V의 값을 유지하고 있다면, 제 1 노드(N1)는 0V, 제 2 노드(N2)는 하이 전원전압(VDDH), 제 3 노드(N3)는 0V, 제 4 노드(N4)는 하이 전원전압(VDDH), 출력신호(DH)는 하이 전원전압(VDDH), 반전된 출력신호(DHB)는 0V의 값을 유지하고 있다.
이 상태에서, 스위치 역할을 하는 제 3 PMOS 트랜지스터(PM3)는 그 게이트 전압이 0V로 온상태에 있으나, 그 드레인과 소스의 전압이 모두 0V로, 제 3 PMOS 트랜지스터(PM3)를 통해 흐르는 전류는 0이다. 그리고, 또 다른 스위치 역할을 하는 제 4 PMOS 트랜지스터(PM4)의 게이트 전압은 하이 전원전압(VDDH)으로 오프상태에 있고, 그 드레인과 소스의 전압도 모두 하이 전원전압(VDDH)의 상태에 있다.
이러한 상태에서 낮은 전압레벨의 디지털 입력신호(DL)가 로우 전원전압(VDDL)에서 0V로 바뀌고, 반전된 입력신호(DLB)가 0V에서 로우 전원전압(VDDL)으로 바뀌게 되는 경우, 다음과 같은 신호레벨 변환을 거치게 된다.
우선 디지털 입력신호(DL)가 로우 전원전압(VDDL)에서 0V로 바뀜에 따라 제 1 노드(N1)는 하이 임피던스 상태가 되어 우선 이전의 전압이 유지되고, 반전된 입력신호(DLB)가 0V에서 로우 전원전압(VDDL)으로 바뀜에 따라 제 2 노드(N2)의 전압이 0V로 바뀌게 된다.
이 때, 제 2 노드(N2)의 전압이 0V로 바뀜에 따라 제 3 노드(N3)의 전압이 하이 전원전압(VDDH)으로 바뀌게 된다.
상기 제 3 PMOS 트랜지스터(PM3)가 계속 온상태에 있는 상태에서, 제 3 노드(N3)가 하이 전원전압(VDDH)으로 바뀜에 따라, 제 3 PMOS 트랜지스터(PM3)를 통해 제 1 노드(N1)의 전압이 빠르게 하이 전원전압(VDDH)으로 바뀌게 된다.
상기 제 1 노드(N1)의 전압이 하이 전원전압(VDDH)으로 바뀜에 따라 제 4 노드(N4)의 전압이 0V로 바뀌고, 반전된 출력신호(DHB)의 값은 하이 전원전압(VDDH)으로 바뀌게 된다.
상기 반전된 출력신호(DHB)의 값이 하이 전원전압(VDDH)으로 바뀜에 따라 제 1 노드(N1)의 전압을 빠르게 하이 전원전압(VDDH)으로 변환시키는 스위치 역할을 하는 제 3 PMOS 트랜지스터(PM3)가 오프상태로 바뀌어 전체적인 디지털 신호레벨 변환 과정이 끝나게 된다.
즉, 상기 스위치 역할을 하는 제 3, 4 PMOS 트랜지스터(PM3, PM4)와 이를 제어하는 제 1 내지 제 4 인버터(INVH1, INVH2, INVH3, INVH4)의 스위칭 동작을 통해 도 2의 CCLC 구조의 디지털 신호레벨 변환회로(200)에 비해 빠른 변환속도를 갖는 새로운 디지털 신호레벨 변환회로를 구현할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
상기한 바와 같이, 본 발명에 따르면, 종래의 신호레벨 변환회로에 비해 빠른 속도로 신호레벨 변환이 이루어질 수 있으므로, 이에 따라 고속으로 동작하는 다중전원전압 디지털 회로 구현이 가능하게 된다.
또한, 본 발명에 따르면, 낮은 입력전압에서도 빠른 신호레벨 변환이 이루어질 수 있으므로, 이에 따라 저전력 디지털 회로 및 칩의 구현이 가능하게 된다.

Claims (7)

  1. 제 1 전압레벨의 입력신호를 제 2 전압레벨의 신호로 전압레벨을 변환하여 출력하는 신호레벨 변환부와, 상기 입력신호의 전압레벨이 변화되는 경우 상기 제 1 전압레벨의 입력신호가 상기 제 2 전압레벨의 신호로 변환되는 제 1, 2 노드를 상기 제 2 전압레벨을 갖는 제 2 전원전압에 연결하는 스위칭부를 포함하되,
    상기 신호레벨 변환부는, 상기 제 2 전원전압과 상기 제 1, 2 노드 사이에 각각 크로스-커플되어 연결된 제 1, 2 PMOS 트랜지스터와, 상기 제 1, 2 노드와 접지전압 사이에 각각 연결되고 게이트에 상기 입력신호 및 반전된 입력신호가 각각 입력되는 제 1, 2 NMOS 트랜지스터를 포함하고,
    상기 스위칭부는, 상기 제 1, 2 NMOS 트랜지스터의 드레인에 연결된 상기 제1, 2 노드를 상기 제 2 전원전압에 각각 연결하기 위한 제 1, 2 스위치와, 상기 제1, 2 노드의 전압을 각각 입력받아 상기 제 1, 2 스위치에 제어신호를 출력하는 제 1, 2 스위치 제어부를 포함하며,
    상기 제 1 스위치 제어부는 상기 제1 노드에 직렬 연결된 제 2, 4 인버터를 포함하고, 상기 제 2 스위치 제어부는 상기 제2 노드에 직렬 연결된 제 1, 3 인버터를 포함하며, 상기 제 1 스위치는 게이트에 상기 제4 인버터의 출력이 입력되는 제 3 PMOS 트랜지스터이고, 상기 제 2 스위치는 게이트에 상기 제3 인버터의 출력이 입력되는 제 4 PMOS 트랜지스터이며, 상기 제 3 PMOS 트랜지스터의 드레인 및 소스는 상기 제 1 인버터의 출력 및 상기 제1 노드에 각각 연결되고, 상기 제 4 PMOS 트랜지스터의 드레인 및 소스는 상기 제 2 인버터의 출력 및 상기 제2 노드에 각각 연결된 것을 특징으로 하는 비동기 디지털 신호레벨 변환회로.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제 1 스위치 제어부는, 상기 입력신호의 전압레벨이 변화되어 상기 제 1 NMOS 트랜지스터의 드레인 전압이 변화되는 동안, 상기 제 1 스위치를 온시켜 상기 제1 노드가 상기 제 2 전원전압에 연결되도록 하며,
    상기 제 2 스위치 제어부는, 상기 반전된 입력신호의 전압레벨이 변화되어 상기 제 2 NMOS 트랜지스터의 드레인 전압이 변화되는 동안, 상기 제 2 스위치를 온시켜 상기 제2 노드가 상기 제 2 전원전압에 연결되도록 하는 것을 특징으로 하는 비동기 디지털 신호레벨 변환회로.
  5. 제 4항에 있어서,
    상기 제 1 스위치 제어부는, 상기 제1 노드의 전압이 상기 제 2 전원전압으로 변화된 이후 상기 제 1 스위치를 오프시키고,
    상기 제 2 스위치 제어부는, 상기 제2 노드의 전압이 상기 제 2 전원전압으로 변화된 이후 상기 제 2 스위치를 오프시키는 것을 특징으로 하는 비동기 디지털 신호레벨 변환회로.
  6. 삭제
  7. 삭제
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