JP3662326B2 - レベル変換回路 - Google Patents
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Description
【０００１】
【発明の属する技術分野】
この発明はレベル変換回路に関し、さらに詳しくは、フラッシュメモリ用のレベル変換回路に関する。
【０００２】
【従来の技術】
フラッシュメモリでは、さまざまなレベルの電圧をメモリセルに印加しなければならない。たとえばＤＩＮＯＲ型フラッシュメモリの場合は、各動作モードにおいて次の表１に示される電圧をビット線、ワード線およびソース線にそれぞれ印加しなければならない。表１において、スラッシュ（／）の左側の電圧は選択状態で印加され、／の右側の電圧は非選択状態で印加される。
【０００３】
【表１】
【０００４】
表１を参照して、プログラム動作モードにおいては、選択メモリセルのために、６Ｖの電圧がビット線に与えられ、−９Ｖの電圧がワード線に与えられ、かつソース線はフローティング状態にされる。他方、非選択メモリセルのためには、０Ｖの電圧がビット線に与えられ、０Ｖの電圧がワード線に与えられ、かつソース線がフローティング状態にされる。
イレーズ動作モードにおいては、選択メモリセルのためには、ビット線がフローティング状態にされ、１０Ｖの電圧がワード線に与えられ、かつ−９Ｖの電圧がソース線に与えられる。他方、非選択メモリセルのためには、ビット線がフローティング状態にされ、０Ｖの電圧がワード線に与えられ、−９Ｖの電圧がソース線に与えられる。
【０００５】
リード動作モードにおいては、選択メモリセルのためには、１Ｖの電圧がビット線に与えられ、３．３Ｖの電圧がワード線に与えられ、０Ｖの電圧がソース線に与えられる。他方、非選択メモリセルのためには、１Ｖの電圧がビット線に与えられ、０Ｖの電圧がワード線に与えられ、かつ０Ｖの電圧がソース線に与えられる。
このようなさまざまな電圧を供給するにはレベル変換回路必要である。従来のレベル変換回路の一例が図１６に示される。
【０００６】
図１６を参照して、このレベル変換回路５０１は、クロスカップルされたＰチャネルＭＯＳトランジスタ５０７および５０８と、電圧切換信号Ｖｉｎに応答して互いに相補的にオン／オフになるＮチャネルＭＯＳトランジスタ５０９および５１０とを備える。
Ｈ（論理ハイ）レベルの電圧切換信号Ｖｉｎが与えられると、ＮチャネルＭＯＳトランジスタ５１０がオンになる。この電圧切換信号Ｖｉｎはインバータ５１１を介してＮチャネルＭＯＳトランジスタ５０９のゲートに与えられるので、ＮチャネルＭＯＳトランジスタ５０９はオフになる。したがって、ノード５０６の電圧は接地電圧（０Ｖ）ＧＮＤまで引下げられ、それによりＰチャネルＭＯＳトランジスタ５０７がオンになる。そのため、電圧入力端子１０２の電圧ＶＰＰがＰチャネルＭＯＳトランジスタ５０７を介して出力電圧Ｖｏｕｔとして出力される。
【０００７】
他方、Ｌ（論理ロー）レベルの電圧切換信号Ｖｉｎが与えられると、ＮチャネルＭＯＳトランジスタ５１０がオフになり、ＮチャネルＭＯＳトランジスタ５０９はオンになる。したがって、ノード５０５の電圧が接地電圧ＧＮＤまで引下げられ、それによりＰチャネルＭＯＳトランジスタ５０８がオンになる。このとき、電圧ＶＰＰがＰチャネルＭＯＳトランジスタ５０８を介してＰチャネルＭＯＳトランジスタ５０７のゲートに与えられるので、ＰチャネルＭＯＳトランジスタ５０７はオフになる。そのため、接地電圧ＧＮＤがＮチャネルＭＯＳトランジスタ５０９を介して出力電圧Ｖｏｕｔとして出力される。
【０００８】
このように、レベル変換回路５０１はＨレベルの電圧切換信号Ｖｉｎに応答してＶＰＰレベルの出力電圧Ｖｏｕｔを出力したり、あるいはＬレベルの電圧切換信号Ｖｉｎに応答して接地レベルの出力電圧Ｖｏｕｔを出力したりすることができる。図１６のようなクロスカップルされたトランジスタ５０７および５０８を切換えて電圧レベルを変換する回路をカスケード電圧切換論理（ＣＶＳＬ；Cascade Voltage Switch Logic）回路という。
【０００９】
【発明が解決しようとする課題】
このＣＶＳＬ回路を用いるとＶＰＰレベルと接地レベルとの間で振幅する正の電圧だけを発生するレベル変換回路を実現することができるが、このレベル変換回路は表１に示されるような正および負の電圧を選択的に生成することはできない。
したがって、この発明の目的は、正および負の電圧を選択的に出力することができるレベル変換回路を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１つの局面に従うと、レベル変換回路は、第１および第２のカスケード電圧切換論理回路を備える。第１のカスケード電圧切換論理回路は、第１の電圧と第１の電圧と異なる第２の電圧とを受け、かつ電圧切換信号に応答して第１および第２の電圧を選択的に出力する。第２のカスケード電圧切換論理回路は、第１および第２の電圧と異なる第３の電圧と第１の電圧とを受け、かつ第１のカスケード電圧切換論理回路から出力された電圧に応答して第１および第３の電圧を選択的に出力する。
【００１１】
好ましくは、第１のカスケード電圧切換論理回路は、第１のノード、第２のノード、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、および第４のＭＯＳトランジスタを含む。第１のＭＯＳトランジスタは、第１の電圧を受けるソースと、第１のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。第２のＭＯＳトランジスタは、第１の電圧を受けるソースと、第２のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第３のＭＯＳトランジスタは、第２の電圧を受けるソースと、第１のノードに接続されたドレインとを有し、かつ電圧切換信号に応答してオン／オフになる。第４のＭＯＳトランジスタは、第２の電圧を受けるソースと、第２のノードに接続されたドレインとを有し、かつ第３のＭＯＳトランジスタと相補的にオン／オフになる。また、第２のカスケード電圧切換論理回路は、第３のノード、第４のノード、第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、第７のＭＯＳトランジスタ、および第８のＭＯＳトランジスタを含む。第５のＭＯＳトランジスタは、第３の電圧を受けるソースと、第３のノードに接続されたドレインと、第４のノードに接続されたゲートとを有する。第６のＭＯＳトランジスタは、第３の電圧を受けるソースと、第４のノードに接続されたドレインと、第３のノードに接続されたゲートとを有する。第７のＭＯＳトランジスタは、第１の電圧を受けるソースと、第３のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第８のＭＯＳトランジスタは、第１の電圧を受けるソースと、第４のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。
【００１２】
さらに好ましくは、上記レベル変換回路はさらに第１の電圧緩和手段を備える。第１の電圧緩和手段は、第１および第２のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
また、上記レベル変換回路はさらに第２の電圧緩和手段を備える。第２の電圧緩和手段は、第３および第４のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
また、上記レベル変換回路はさらに第３の電圧緩和手段を備える。第３の電圧緩和手段は、第５および第６のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
【００１３】
また、上記レベル変換回路はさらに第４の電圧緩和手段をさらに備える。第４の電圧緩和手段は、第７および第８のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
この発明のもう１つの局面に従うと、レベル変換回路は、第１のノード、第２のノード、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第４のＭＯＳトランジスタ、切換手段、第３のノード、第４のノード、第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、第７のＭＯＳトランジスタ、および第８のＭＯＳトランジスタを備える。第１のＭＯＳトランジスタは、第１の電圧を受けるソースと、第１のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。第２のＭＯＳトランジスタは、第１の電圧を受けるソースと、第２のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第３のＭＯＳトランジスタは、第２の電圧を受けるソースを有し、かつ電圧切換信号に応答してオン／オフになる。第４のＭＯＳトランジスタは、第２の電圧を受けるソースを有し、かつ第３のＭＯＳトランジスタと相補的にオン／オフになる。切換手段は、第３のＭＯＳトランジスタのドレインが第１のノードに接続されかつ第４のＭＯＳトランジスタのドレインが第２のノードに接続された第１の状態と第３のＭＯＳトランジスタのドレインが第２のノードに接続されかつ第４のＭＯＳトランジスタのドレインが第１のノードに接続された第２の状態とを論理切換信号に応答して切換える。第５のＭＯＳトランジスタは、第３の電圧を受けるソースと、第３のノードに接続されたドレインと、第４のノードに接続されたゲートとを有する。第６のＭＯＳトランジスタは、第３の電圧を受けるソースと、第４のノードに接続されたドレインと、第３のノードに接続されたゲートとを有する。第７のＭＯＳトランジスタは、第１の電圧を受けるソースと、第３のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第８のＭＯＳトランジスタは、第１の電圧を受けるソースと、第４のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。
【００１４】
好ましくは、切換手段は、第９のＭＯＳトランジスタ、第１０のＭＯＳトランジスタ、第１１のＭＯＳトランジスタ、および第１２のＭＯＳトランジスタを含む。第９のＭＯＳトランジスタは、第１のノードと第３のＭＯＳトランジスタのドレインとの間に接続され、論理切換信号に応答してオン／オフになる。第１０のＭＯＳトランジスタは、第２のノードと第４のＭＯＳトランジスタのドレインとの間に接続され、第９のＭＯＳトランジスタがオンになるときオンになり、第９のＭＯＳトランジスタがオフになるときオフになる。第１１のＭＯＳトランジスタは、第２のノードと第３のＭＯＳトランジスタのドレインとの間に接続され、第９のＭＯＳトランジスタがオンになるときオフになり、第９のＭＯＳトランジスタがオフになるときオンになる。第１２のＭＯＳトランジスタは、第１のノードと第４のＭＯＳトランジスタのドレインとの間に接続され、第１１のＭＯＳトランジスタがオンになるときオンになり、第１１のＭＯＳトランジスタがオフになるときオフになる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
［実施の形態１］
図１は、この発明の実施の形態１によるレベル変換回路の構成を示す回路図である。図１を参照して、レベル変換回路１００は、入力電圧ＶＮＮを受ける電圧入力端子１０１と、入力電圧ＶＰＰを受ける電圧入力端子１０２とを有する。レベル変換回路１００はさらに、入力電圧ＶＮＮと電源電圧ＶＣＣとを受け、かつ電圧切換信号Ｖｉｎに応答して入力電圧ＶＮＮと電源電圧ＶＣＣとを選択的に出力するカスケード電圧切換論理（ＣＶＳＬ）回路１０３と、入力電圧ＶＰＰと入力電圧ＶＮＮとを受け、かつＣＶＳＬ回路１０３から出力された電圧ＶＮＮまたはＶＣＣに応答して入力電圧ＶＮＮおよびＶＰＰを選択的に出力するＣＶＳＬ回路１０４とを備える。
【００１６】
ＣＶＳＬ回路１０３は、互いにクロスカップルされたＮチャネルＭＯＳトランジスタ１０７および１０８と、ＮチャネルＭＯＳトランジスタ１０７のドレイン電圧を電源電圧ＶＣＣに引上げるＰチャネルＭＯＳトランジスタ１０９と、ＮチャネルＭＯＳトランジスタ１０８のドレイン電圧を電源電圧ＶＣＣに引上げるＰチャネルＭＯＳトランジスタ１１０と、電圧切換信号Ｖｉｎの論理レベルを反転し、電圧切換信号Ｖｉｎと相補的な電圧切換信号／Ｖｉｎを出力するインバータ１１１とを含む。ＮチャネルＭＯＳトランジスタ１０７は、電圧入力端子１０１に接続されたソースと、ノード１０５に接続されたドレインと、ノード１０６に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＮチャネルＭＯＳトランジスタ１０８は、電圧入力端子１０１に接続されたソースと、ノード１０６に接続されたドレインと、ノード１０５に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＰチャネルＭＯＳトランジスタ１０９は、電源電圧ＶＣＣを受けるソースと、ノード１０５に接続されたドレインと、電圧切換信号／Ｖｉｎを受けるゲートとを有する。ＰチャネルＭＯＳトランジスタ１１０は、電源電圧ＶＣＣを受けるソースと、ノード１０６に接続されたドレインと、電圧切換信号Ｖｉｎを受けるゲートとを有する。
【００１７】
ＣＶＳＬ回路１０４は、互いにクロスカップルされたＰチャネルＭＯＳトランジスタ１１４および１１５と、ＰチャネルＭＯＳトランジスタ１１４のドレイン電圧を入力電圧ＶＮＮに引下げるＮチャネルＭＯＳトランジスタ１１６と、ＰチャネルＭＯＳトランジスタ１１５のドレイン電圧を入力電圧ＶＮＮに引下げるＮチャネルＭＯＳトランジスタ１１７とを含む。ＰチャネルＭＯＳトランジスタは、電圧入力端子１０２に接続されたソースと、ノード１１２に接続されたドレインと、ノード１１３に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＰチャネルＭＯＳトランジスタ１１５は、電圧入力端子１０２に接続されたソースと、ノード１１３に接続されたドレインと、ノード１１２に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＮチャネルＭＯＳトランジスタ１１６は、電圧入力端子１０１に接続されたソースと、ノード１１２に接続されたドレインと、ノード１０５に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＮチャネルＭＯＳトランジスタ１１７は、電圧入力端子１０１に接続されたソースと、ノード１１３に接続されたドレインと、ノード１０６に接続されたゲートと、そのソースに接続されたバックゲートとを有する。
【００１８】
図２は、図１に示されたレベル変換回路１００を含むブロック図である。図２に示されるように、ＶＮＮ発生回路２０１からの電圧ＶＮＮが電圧入力端子１０１に与えられ、ＶＰＰ発生回路２０２からの電圧ＶＰＰが電圧入力端子１０２に与えられる。ＶＮＮ発生回路２０１は、０Ｖまたは−９Ｖの電圧ＶＮＮを発生する。ＶＰＰ発生回路２０２は、０Ｖ、３．３Ｖまたは１０Ｖの電圧ＶＰＰを発生する。
このレベル変換回路１００は、たとえばフラッシュメモリのワード線に出力電圧Ｖｏｕｔを供給する。次の表２は、フラッシュメモリの各動作モードにおける入力電圧ＶＰＰ，ＶＮＮ、電圧切換信号Ｖｉｎ，／Ｖｉｎ、トランジスタ１０７〜１１０，１１６，１１７のオン／オフ状態、ならびにノード１０５，１０６，１１２，１１３の電圧Ｖ（１０５），Ｖ（１０６），Ｖ（１１２），Ｖ（１１３）をそれぞれ示す。なお、ここでは３．３Ｖの電圧が電源電圧ＶＣＣとして与えられる。
【００１９】
【表２】
【００２０】
表２に示されるように、プログラム動作モードでは、０Ｖの入力電圧ＶＰＰが与えられ、−９Ｖの入力電圧ＶＮＮが与えられる。イレーズ動作モードでは、１０Ｖの入力電圧ＶＰＰが与えられ、０Ｖの入力電圧ＶＮＮが与えられる。リード動作モードでは、３．３Ｖの入力電圧ＶＰＰが与えられ、０Ｖの入力電圧ＶＮＮが与えられる。
電圧切換信号Ｖｉｎが３．３Ｖ（Ｈレベル）になると、そのＨレベルの電圧切換信号Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１１０がオフになり、電圧切換信号Ｖｉｎと相補的なＬレベルの電圧切換信号／Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１０９がオンになる。これによりノード１０５の電圧がＶＣＣレベルに引上げられるのでＮチャネルＭＯＳトランジスタ１０８がオンになる。ＮチャネルＭＯＳトランジスタ１０８がオンになるとノード１０６の電圧がＶＮＮレベルに引下げられるので、ＮチャネルＭＯＳトランジスタ１０７はオフになる。
【００２１】
ノード１０５の電圧がＶＣＣレベルになるのでＮチャネルＭＯＳトランジスタ１１６はオンになり、ノード１０６の電圧はＶＮＮレベルになるのでＮチャネルＭＯＳトランジスタ１１７はオフになる。これによりノード１１２の電圧がＶＮＮレベルに引下げられるので、ＰチャネルＭＯＳトランジスタ１１５がオンになる。ＰチャネルＭＯＳトランジスタ１１５がオンになると、ノード１１３の電圧がＶＰＰレベルに引上げられるので、ＰチャネルＭＯＳトランジスタ１１４はオフになる。したがって、出力電圧ＶｏｕｔはＶＮＮレベルになる。
【００２２】
他方、電圧切換信号Ｖｉｎが０Ｖ（Ｌレベル）になると、そのＬレベルの電圧切換信号Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１１０がオンになり、その電圧切換信号Ｖｉｎと相補的なＨレベルの電圧切換信号／Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１０９がオフになる。これによりノード１０６の電圧がＶＣＣレベルに引上げられるので、ＮチャネルＭＯＳトランジスタ１０７がオンになる。ＮチャネルＭＯＳトランジスタ１０７がオンになると、ノード１０５の電圧がＶＮＮレベルに引下げられるので、ＮチャネルＭＯＳトランジスタ１０８はオフになる。
【００２３】
ノード１０５の電圧がＶＮＮレベルになるのでＮチャネルＭＯＳトランジスタ１１６はオフになり、ノード１０６の電圧がＶＣＣレベルになるのでＮチャネルＭＯＳトランジスタ１１７はオンになる。これによりノード１１３の電圧はＶＮＮレベルに引下げられるので、ＰチャネルＭＯＳトランジスタ１１４はオンになる。ＰチャネルＭＯＳトランジスタ１１４がオンになると、ノード１１２の電圧がＶＰＰレベルに引上げられるので、ＰチャネルＭＯＳトランジスタ１１５がオフになる。したがって、出力電圧ＶｏｕｔはＶＰＰレベルになる。
【００２４】
プログラム動作モードでは、０Ｖの入力電圧ＶＰＰが与えられ、かつ−９Ｖの入力電圧ＶＮＮが与えられるので、選択メモリセルのためのワード線には−９Ｖの出力電圧Ｖｏｕｔが与えられ、他方、非選択メモリセルのためのワード線には０Ｖの出力電圧Ｖｏｕｔが与えられる。
イレーズ動作モードでは、１０Ｖの入力電圧ＶＰＰが与えられかつ０Ｖの入力電圧ＶＮＮが与えられるので、選択メモリセルのためのワード線には１０Ｖの出力電圧Ｖｏｕｔが与えられ、他方、非選択メモリセルのためのワード線には０Ｖの出力電圧Ｖｏｕｔが与えられる。
【００２５】
リード動作モードでは、３．３Ｖの入力電圧ＶＰＰが与えられかつ０Ｖの入力電圧ＶＮＮが与えられるので、選択メモリセルのためのワード線には３．３Ｖの出力電圧Ｖｏｕｔが与えられ、他方、非選択メモリセルのためのワード線には０Ｖの出力電圧Ｖｏｕｔが与えられる。
このように、ＣＶＳＬ回路１０３はＶＣＣレベルとＶＮＮレベルとの間で振幅する電圧を出力し、ＣＶＳＬ回路１０４はＶＰＰレベルとＶＮＮレベルとの間で振幅する電圧を出力する。したがって、このレベル変換回路１００は正のＶＰＰレベルと負のＶＮＮレベルとの間で振幅する出力電圧Ｖｏｕｔを供給することができる。
【００２６】
ただし、電圧切換信号Ｖｉｎおよび入力電圧ＶＮＮ，ＶＰＰには以下のような制限条件がある。
電圧切換信号Ｖｉｎは、ＰチャネルＭＯＳトランジスタ１０９および１１０のオン／オフを制御するのに十分な値を持たなければならない。具体的には、Ｈレベルの電圧切換信号Ｖｉｎは（ＶＣＣ−Ｖｔｈｐ）よりも大きい値を持たなければならない。また、Ｌレベルの電圧切換信号Ｖｉｎは（ＶＣＣ−Ｖｔｈｐ）よりも小さい値を持たなければならない。ここで、ＶｔｈｐはＰチャネルＭＯＳトランジスタ１０９および１１０のしきい値電圧である。したがって、電源電圧ＶＣＣが３．３Ｖであり、しきい値電圧Ｖｔｈｐが０．８Ｖであるならば、Ｈレベルの電圧切換信号Ｖｉｎは２．５Ｖよりも大きくなければならず、Ｌレベルの電圧切換信号Ｖｉｎは２．５Ｖよりも小さくなければならない。
【００２７】
また、入力電圧ＶＮＮは、ノード１０５および１０６の電圧に対してＮチャネルＭＯＳトランジスタ１０７、１０８、１１６および１１７のオン／オフを制御するのに十分な値を持たなければならない。具体的には、ノード１０５および１０６はＨレベルとしてＶＣＣレベルを取るので、入力電圧ＶＮＮは（ＶＣＣ−Ｖｔｈｎ）よりも小さい値を持たなければならない。ここで、ＶｔｈｎはＮチャネルＭＯＳトランジスタ１０７，１０８，１１６，１１７のしきい値電圧である。したがって、電源電圧ＶＣＣが３．３Ｖであり、しきい値電圧Ｖｔｈｎが０．８Ｖであるならば、入力電圧ＶＮＮは２．５Ｖよりも小さくなければならない。
【００２８】
さらに、入力電圧ＶＰＰは、ノード１１２および１１３の電圧に対してＰチャネルＭＯＳトランジスタ１１４および１１５のオン／オフを制御するのに十分な値を持たなければならない。具体的には、ノード１１２および１１３はＬレベルとしてＶＮＮレベルを取るので、入力電圧ＶＮＮは（ＶＰＰ−Ｖｔｈｐ１）よりも小さい値を持たなければならない。ここで、Ｖｔｈｐ１はＰチャネルＭＯＳトランジスタ１１４および１１５のしきい値電圧である。通常、ＰチャネルＭＯＳトランジスタのしきい値電圧は同一回路内で等しいので、以下Ｖｔｈｐ１をＶｔｈｐとして表記する。したがって、入力電圧ＶＮＮが０Ｖであり、しきい値電圧Ｖｔｈｐが０．８Ｖであるならば、入力電圧ＶＰＰは０．８Ｖよりも大きくなければならない。
【００２９】
以上のように、この実施の形態１によるレベル変換回路１００は、１０Ｖ、３．３Ｖ、０Ｖおよび−９Ｖの出力電圧Ｖｏｕｔを供給することができる。すなわち、このレベル変換回路１００は正の高いレベルと負の高いレベルとの間で振幅するさまざまな電圧を供給することができる。
［実施の形態２］
図１に示された実施の形態１によるレベル変換回路１００には、動作モードによって高い電圧が与えられるトランジスタがある。
【００３０】
選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ１１０のソース電圧は３．３Ｖになり、ＰチャネルＭＯＳトランジスタのドレイン電圧、つまりノード１０６の電圧Ｖ（１０６）は−９Ｖになる。したがって、ＰチャネルＭＯＳトランジスタ１１０のソースおよびドレイン間には１２．３Ｖの電圧が与えられる。
また、非選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ１０９のソース電圧は３．３Ｖになり、ＰチャネルＭＯＳトランジスタのドレイン電圧、つまりノード１０５の電圧Ｖ（１０５）は−９Ｖになる。したがって、ＰチャネルＭＯＳトランジスタ１０９のソースおよびドレイン間には１２．３Ｖの電圧が与えられる。
【００３１】
この実施の形態２の目的は、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧を緩和することである。図３は、この発明の実施の形態２によるレベル変換回路の構成を示す回路図である。図３を参照して、このレベル変換回路３００は、ＰチャネルＭＯＳトランジスタ３０２および３０３をさらに含むＣＶＳＬ回路３０１を備える。すなわち実施の形態２では、ＰチャネルＭＯＳトランジスタ３０２がＰチャネルＭＯＳトランジスタ１０９とＮチャネルＭＯＳトランジスタ１０７との間に接続され、かつＰチャネルＭＯＳトランジスタ３０３がＰチャネルＭＯＳトランジスタ１１０とＮチャネルＭＯＳトランジスタ１０８との間に接続される。ＰチャネルＭＯＳトランジスタ３０２および３０３のゲートにはともに接地電圧ＧＮＤが与えられる。
【００３２】
次の表３は、表２と同様に入力電圧ＶＰＰ，ＶＮＮ、電圧切換信号Ｖｉｎ，／Ｖｉｎ、トランジスタ１０７〜１１０、およびノード１０５，１０６，３０４，３０５の電圧をそれぞれ示す。
【００３３】
【表３】
【００３４】
このレベル変換回路３００では、ノード１０５の電圧が−９Ｖになると、ＰチャネルＭＯＳトランジスタ３０２がオフになる。また、ノード１０６の電圧が−９Ｖになると、ＰチャネルＭＯＳトランジスタ３０３がオフになる。したがって、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間には高くても２．５Ｖ（＝ＶＣＣ−Ｖｔｈｐ＝３．３−０．８）の電圧しか与えられない。すなわち、ＰチャネルＭＯＳトランジスタ３０２および３０３がＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧をそれぞれ緩和している。
【００３５】
また、選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０３のソース電圧、つまりノード３０５の電圧Ｖ（３０５）が０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０３のドレイン、つまりノード１０６の電圧Ｖ（１０６）が−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０３のソースおよびドレイン間には９．８Ｖの電圧が与えられる。
また、非選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０２のソース電圧、つまりノード３０４の電圧Ｖ（３０４）は０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０２のドレイン、つまりノード１０５の電圧Ｖ（１０５）は−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０２のソースおよびドレイン間には９．８Ｖの電圧が与えられる。
【００３６】
したがって、ＣＶＳＬ回路３０１内のすべてのＰチャネルＭＯＳトランジスタ１０９，１１０，３０２，３０３のソースおよびドレイン間には１０Ｖよりも大きい電圧は与えられない。
以上のように、この実施の形態２によるレベル変換回路３００は、ＰチャネルＭＯＳトランジスタ３０２および３０３を含むので、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧が緩和される。
［実施の形態３］
図３に示された実施の形態２によるレベル変換回路３００ではＮチャネルＭＯＳトランジスタ１０７のソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０７のドレイン電圧、つまりノード１０５の電圧Ｖ（１０５）が３．３Ｖになるので、ＮチャネルＭＯＳトランジスタ１０７のソースおよびドレイン間に１２．３Ｖの電圧が与えられる。また、ＮチャネルＭＯＳトランジスタのソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０８のドレイン電圧、つまりノード１０６の電圧Ｖ（１０６）は３．３Ｖになるので、ＮチャネルＭＯＳトランジスタ１０８のソースおよびドレイン間に１２．３Ｖの電圧が与えられる。
【００３７】
この実施の形態３の目的は、ＮチャネルＭＯＳトランジスタ１０７および１０８のソースおよびドレイン間の電圧をそれぞれ緩和することである。図４は、この発明の実施の形態３によるレベル変換回路の構成を示す回路図である。図４を参照して、このレベル変換回路４００は、ＮチャネルＭＯＳトランジスタ４０２および４０３をさらに含むＣＶＳＬ回路４０１を備える。ＮチャネルＭＯＳトランジスタ４０２はＰチャネルＭＯＳトランジスタ３０２とＮチャネルＭＯＳトランジスタ１０７との間に接続され、ＮチャネルＭＯＳトランジスタ４０３はＰチャネルＭＯＳトランジスタ３０３とＮチャネルＭＯＳトランジスタ１０８との間に接続される。ＮチャネルＭＯＳトランジスタ４０２のゲートには入力電圧ＶＰＰが与えられ、ＮチャネルＭＯＳトランジスタのバックゲートには入力電圧ＶＮＮが与えられる。ＮチャネルＭＯＳトランジスタ４０３のゲートには入力電圧ＶＰＰが与えられ、ＮチャネルＭＯＳトランジスタ４０３のバックゲートには入力電圧ＶＮＮが与えられる。
【００３８】
次の表４は、表２および表３と同様にフラッシュメモリの各動作モードにおける入力電圧ＶＰＰ，ＶＮＮ、電圧切換信号Ｖｉｎ、トランジスタ１０７，１０８３０２，３０３，４０２，４０３のオン／オフ状態、およびノード１０５，１０６，３０４，３０５，４０４，４０５の電圧をそれぞれ示す。
【００３９】
【表４】
【００４０】
このレベル変換回路４００では、ノード１０５および１０６の電圧は（ＶＰＰ−Ｖｔｈ）よりも高くならない。したがって、選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０３のソース電圧、つまりノード３０５の電圧Ｖ（３０５）は０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０３のドレイン電圧、つまりノード４０５の電圧Ｖ（４０５）は−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０３のソースおよびドレイン間には９．８Ｖの電圧が与えられる。また、ＮチャネルＭＯＳトランジスタ１０７のソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０７のドレイン電圧、つまりノード１０５の電圧Ｖ（１０５）は−０．８Ｖになるので、ＮチャネルＭＯＳトランジスタ１０７のソースおよびドレイン間には８．２Ｖの電圧が与えられる。
【００４１】
他方、非選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０２のソース電圧、つまりノード３０４の電圧Ｖ（３０４）は０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０２のドレイン電圧、つまりノード４０４の電圧Ｖ（４０４）は−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０２のソースおよびドレイン間には９．８Ｖの電圧が与えられる。また、ＮチャネルＭＯＳトランジスタ１０８のソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０８のドレイン電圧、つまりノード１０６の電圧Ｖ（１０６）は−０．８Ｖになるので、ＮチャネルＭＯＳトランジスタ１０８のソースおよびドレイン間には８．２Ｖの電圧が与えられる。そのため、ＣＶＳＬ回路４０１内のすべてのトランジスタ１０７〜１１０，３０２，３０３，４０２，４０３のソースおよびドレイン間には１０Ｖよりも大きい電圧は与えられない。
【００４２】
以上のように、この実施の形態３によるレベル変換回路４００は、ＮチャネルＭＯＳトランジスタ４０２および４０３を含むので、ＮチャネルＭＯＳトランジスタ１０７および１０８のソースおよびドレイン間の電圧が緩和される。
なお、ＰチャネルＭＯＳトランジスタ３０２および３０３は省略されてもよい。
［実施の形態４］
図５は、この発明の実施の形態４によるレベル変換回路の構成を示す回路図である。図５を参照して、このレベル変換回路５００は図１に示されたレベル変換回路１００の極性が反転されたものである。したがって、図５中のＣＶＳＬ回路５０１は図１中のＣＶＳＬ回路１０３に対応し、図５中のＣＶＳＬ回路５０２は図１中のＣＶＳＬ回路１０４に対応する。ＣＶＳＬ回路５０１中のＰチャネルＭＯＳトランジスタ５０７はＣＶＳＬ回路１０３中のＮチャネルＭＯＳトランジスタ１０７に対応し、ＰチャネルＭＯＳトランジスタ５０８はＮチャネルＭＯＳトランジスタ１０８に対応し、ＮチャネルＭＯＳトランジスタ５０９はＰチャネルＭＯＳトランジスタ１０９に対応し、ＮチャネルＭＯＳトランジスタ５１０はＰチャネルＭＯＳトランジスタ１１０に対応する。また、ＣＶＳＬ回路５０２中のＮチャネルＭＯＳトランジスタ５１４はＣＶＳＬ回路１０４中のＰチャネルＭＯＳトランジスタ１１０に対応し、ＮチャネルＭＯＳトランジスタ５１５はＰチャネルＭＯＳトランジスタ１１５に対応し、ＰチャネルＭＯＳトランジスタ５１６はＮチャネルＭＯＳトランジスタ１１６に対応し、ＮチャネルＭＯＳトランジスタ５１７はＮチャネルＭＯＳトランジスタ１１７に対応する。
【００４３】
したがって、ＣＶＳＬ回路５０１は電圧切換信号Ｖｉｎに応答して入力電圧ＶＰＰおよび接地電圧ＧＮＤを選択的に出力する。ＣＶＳＬ回路５０２は、ＣＶＳＬ回路５０１から出力された電圧ＶＰＰまたはＧＮＤに応答して入力電圧ＶＰＰおよびＶＮＮを選択的に出力する。そのため、この実施の形態４によるレベル変換回路５００は正のＶＰＰレベルと負のＶＮＮレベルとの間で振幅する出力電圧Ｖｏｕｔを供給することができる。
［実施の形態５］
図６は、この発明の実施の形態５によるレベル変換回路の構成を示す回路図である。図６を参照して、このレベル変換回路６００は図３に示されたレベル変換回路３００の極性が反転されたものである。したがって、このレベル変化回路６００中のＣＶＳＬ回路６０１は、図５中のＣＶＳＬ５０１の構成に加えて、ＮチャネルＭＯＳトランジスタ６０２および６０３を含む。ＮチャネルＭＯＳトランジスタ６０２および６０３のゲートにはともに電源電圧ＶＣＣが与えられる。
【００４４】
したがって、このレベル変換回路６００ではＮチャネルＭＯＳトランジスタ６０２および６０３がＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧を緩和する。
［実施の形態６］
図７は、この発明の実施の形態６によるレベル変換回路の構成を示す回路図である。図７を参照して、このレベル変換回路７００は図４に示されたレベル変換回路４００の極性が反転されたものである。したがって、このレベル変化回路７００中のＣＶＳＬ回路７０１は、図６中のＣＶＳＬ回路６０１の構成に加えて、ＰチャネルＭＯＳトランジスタ７０２および７０３をさらに含む。ＰチャネルＭＯＳトランジスタ７０２のゲートには入力電圧ＶＮＮが与えられ、ＰチャネルＭＯＳトランジスタ７０２のバックゲートには入力電圧ＶＰＰが与えられる。ＰチャネルＭＯＳトランジスタ７０３のゲートには入力電圧ＶＮＮが与えられ、ＰチャネルＭＯＳトランジスタ７０３のバックゲートには入力電圧ＶＰＰが与えられる。
【００４５】
したがって、このレベル変換回路７００ではＰチャネルＭＯＳトランジスタ７０２および７０３がＰチャネルＭＯＳトランジスタ５０７および５０８のソースおよびドレイン間の電圧を緩和する。なお、ＮチャネルＭＯＳトランジスタ６０２および６０３は省略されてもよい。
［実施の形態７］
図８は、この発明の実施の形態７によるレベル変換回路の構成を示す回路図である。図８を参照して、このレベル変換回路８００では図４に示されたレベル変換回路４００の構成に加えて、ＣＶＳＬ回路８０１がさらにＰチャネルＭＯＳトランジスタ８０２および８０３を含む。ＰチャネルＭＯＳトランジスタ８０２はＰチャネルＭＯＳトランジスタ１１４とＮチャネルＭＯＳトランジスタ１１６との間に接続され、ＰチャネルＭＯＳトランジスタ８０３はＰチャネルＭＯＳトランジスタ１１５とＮチャネルＭＯＳトランジスタ１１７との間に接続される。ＰチャネルＭＯＳトランジスタ８０２および８０３のゲートにはともに入力電圧ＶＮＮが与えられる。
【００４６】
したがって、このレベル変換回路８００ではＰチャネルＭＯＳトランジスタ８０２および８０３がＰチャネルＭＯＳトランジスタ１１４および１１５のソースおよびドレイン間の電圧を緩和する。
［実施の形態８］
図９は、この発明の実施の形態８によるレベル変換回路の構成を示す回路図である。図９を参照して、このレベル変換回路９００では、図８に示されたレベル変換回路８００の構成に加えて、ＣＶＳＬ回路９０１がＮチャネルＭＯＳトランジスタ９０２および９０３をさらに含む。ＮチャネルＭＯＳトランジスタ９０２はＰチャネルＭＯＳトランジスタ８０２とＮチャネルＭＯＳトランジスタ１１６との間に接続され、ＮチャネルＭＯＳトランジスタ９０３はＰチャネルＭＯＳトランジスタ８０３とＮチャネルＭＯＳトランジスタ１１７との間に接続される。ＮチャネルＭＯＳトランジスタ９０２および９０３のゲートにはともに入力電圧ＶＰＰが与えられる。
【００４７】
したがって、このレベル変化回路９００ではＮチャネルＭＯＳトランジスタ９０２および９０３がＮチャネルＭＯＳトランジスタ１１６および１１７のソースおよびドレイン間に電圧を緩和する。
なお、この実施の形態８ではＰチャネルＭＯＳトランジスタ８０２および８０３が省略されてもよい。また、ＮチャネルＭＯＳトランジスタ４０２および４０５が省略されてもよい。さらに、ＰチャネルＭＯＳトランジスタ３０２および３０３が省略されてもよい。
【００４８】
［実施の形態９］
表２〜表４に示されるように、プログラム動作モードの場合だけ選択時の電圧切換信号ＶｉｎがＨレベル（３．３Ｖ）であり、非選択時の電圧切換信号ＶｉｎがＬ（０Ｖ）である。すなわち、上述したレベル変換回路がプログラム動作モードでは正論理で動作している。他方、イレーズおよびリード動作モードの場合は、選択時の電圧切換信号ＶｉｎがＬレベル（０Ｖ）であり、非選択時の電圧切換信号ＶｉｎがＨレベル（３．３Ｖ）である。すなわち、上述したレベル変換回路はイレーズおよびリード動作モードにおいては負論理で動作している。しかしながら、動作モードによって正論理と負論理とが入れ替わるようなレベル変換回路を制御することは煩雑である。したがって、この実施の形態９の目的はレベル変換回路の制御を容易にすることである。
【００４９】
図１０は、この発明の実施の形態９によるレベル変換回路の構成を示す回路図である。図１０を参照して、このレベル変換回路１０００は、図１に示されたレベル変換回路１００の構成に加えて、ＣＶＳＬ回路１００１がさらに切換回路１００２を含む。この切換回路１００２は、ＰチャネルＭＯＳトランジスタ１０９のドレインがノード１０５に接続されかつＰチャネルＭＯＳトランジスタ１１０のドレインがノード１０６に接続された第１の状態と、ＰチャネルＭＯＳトランジスタのドレインがノード１０６に接続されかつＰチャネルＭＯＳトランジスタ１１０のドレインがノード１０５に接続された第２の状態とを論理切換信号ＸＯＲに応答して切換える。
【００５０】
この切換回路１００２はより具体的には、ＰチャネルＭＯＳトランジスタ１００３および１００４と、ＰチャネルＭＯＳトランジスタ１００５および１００６と論理切換信号ＸＯＲの論理を反転するインバータ１００７とを含む。ＰチャネルＭＯＳトランジスタ１００３は、ノード１０５とＰチャネルＭＯＳトランジスタのドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。ＰチャネルＭＯＳトランジスタ１００４は、ノード１０６とＰチャネルＭＯＳトランジスタ１１０のドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。ＰチャネルＭＯＳトランジスタ１００５は、ノード１０６とＰチャネルＭＯＳトランジスタ１０９のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。ＰチャネルＭＯＳトランジスタ１００６は、ノード１０５とＰチャネルＭＯＳトランジスタ１１０のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。
【００５１】
したがって、プログラム動作モードでは論理切換信号ＸＯＲがＨレベルになるので、ＰチャネルＭＯＳトランジスタ１００３および１００４がオフになり、ＰチャネルＭＯＳトランジスタ１００５および１００６がオンになる。これによりＰチャネルＭＯＳトランジスタ１０９のドレインはノード１０６に接続され、ＰチャネルＭＯＳトランジスタ１１０のドレインはノード１０５に接続される。したがって、このような状態におけるレベル変換回路１０００の論理は図１に示されたレベル変換回路１００の論理と反対になる。
【００５２】
他方、プログラム動作モード以外のイレーズおよびリード動作モードでは論理切換信号ＸＯＲがＬレベルになるので、ＰチャネルＭＯＳトランジスタ１００３および１００４がオンになり、ＰチャネルＭＯＳトランジスタ１００５および１００６がオフになる。これによりＰチャネルＭＯＳトランジスタ１０９のドレインはノード１０５に接続され、ＰチャネルＭＯＳトランジスタ１１０のドレインはノード１０６に接続される。したがって、このような状態におけるレベル変換回路１０００の論理は図１に示されたレベル変換回路１００の論理と同じになる。
【００５３】
また、プログラム動作モードではＰチャネルＭＯＳトランジスタ１００５および１００６は上記論理切換機能に加えて、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間に電圧を緩和する機能を有する。他方、プログラム動作モード以外のイレーズおよびリード動作モードではＰチャネルＭＯＳトランジスタ１００３および１００４が上記論理切換機能に加えて、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧を緩和する機能を有する。
【００５４】
以上のように、この実施の形態９によるレベル変換回路１０００は動作モードによって論理を切換える切換回路１００２を含むので、このレベル変換回路１０００を制御することは容易である。
［実施の形態１０］
図１１は、この発明の実施の形態１０によるレベル変換回路の構成を示す回路図である。図１１を参照して、このレベル変換回路１１００では図１０に示されたレベル変換回路１０００の構成に加えて、ＣＶＳＬ回路１１０１がＰチャネルＭＯＳトランジスタ３０２および３０３を含む。換言すれば、このレベル変換回路１１００は図３に示されたレベル変換回路３００の構成に加えて、ＣＶＳＬ回路１１００が切換回路１００２を含む。
【００５５】
したがって、この実施の形態１０によるレベル変換回路１１００はＰチャネルＭＯＳトランジスタ３０２および３０３を含むので、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧が緩和される。また、このレベル変換回路１１００は切換回路１００２を含むので、動作モードによって正論理と負論理とが切換えられる。
［実施の形態１１］
図１２は、この発明の実施の形態１１によるレベル変換回路の構成を示す回路図である。図１２を参照して、このレベル変換回路１２００は、図１１に示されたレベル変換回路１１００の構成に加えてＣＶＳＬ回路１２０１がＮチャネルＭＯＳトランジスタ４０２および４０３を含む。換言すれば、このレベル変換回路１２００では図４に示されたレベル変換回路４００の構成に加えて、ＣＶＳＬ回路１２０１が切換回路１００２を含む。
【００５６】
この実施の形態１１によるレベル変換回路１２００はＮチャネルＭＯＳトランジスタ４０２および４０３を含むので、ＮチャネルＭＯＳトランジスタ１０７および１０８のソースおよびドレイン間の電圧が緩和される。また、このレベル変換回路１２００は切換回路１００２を含むので、動作モードによって正論理と負論理とが切換えられる。
なお、ＰチャネルＭＯＳトランジスタ１００３および１００４あるいはＰチャネルＭＯＳトランジスタ１００５および１００６がＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧を緩和するので、ＰチャネルＭＯＳトランジスタ３０２および３０３は省略されてもよい。
【００５７】
［実施の形態１２］
図１３は、この発明の実施の形態１２によるレベル変換回路の構成を示す回路図である。図１３を参照して、このレベル変換回路１３００は、図１２に示されたレベル変換回路１０００の極性が反転されたものである。すなわち、レベル変換回路１３００では図５に示されたレベル変換回路５００の構成に加えて、ＣＶＳＬ回路１３０１が切換回路１３０２を含む。
この切換回路１３０２は、ＮチャネルＭＯＳトランジスタ５０９のドレインがノード５０５に接続されかつＮチャネルＭＯＳトランジスタ５１０のドレインがノード５０６に接続された第１の状態と、ＮチャネルＭＯＳトランジスタ５０９のドレインがノード５０６に接続されかつＮチャネルＭＯＳトランジスタ５１０のドレインがノード５０５に接続された第２の状態とを論理切換信号ＸＯＲに応答して切換える。
【００５８】
この切換回路１３０２はより具体的には、ＮチャネルＭＯＳトランジスタ１３０３〜１３０６と、インバータ１３０７とを含む。ＮチャネルＭＯＳトランジスタはノード５０５とＮチャネルＭＯＳトランジスタ５０９のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。ＮチャネルＭＯＳトランジスタ１３０４はノード５０６とＮチャネルＭＯＳトランジスタ５１０のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。ＮチャネルＭＯＳトランジスタ１３０５はノード５０６とＮチャネルＭＯＳトランジスタ５０９のドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。ＮチャネルＭＯＳトランジスタ１３０６はノード５０５とＮチャネルＭＯＳトランジスタ５１０のドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。
【００５９】
この実施の形態１２によるレベル変換回路１３００は切換回路１３０２を含むので、動作モードによって正論理と負論理とが切換えられる。
また、このレベル変換回路１３００はＮチャネルＭＯＳトランジスタ１３０３〜１３０６を含むので、ＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧が緩和される。
［実施の形態１３］
図１４は、この発明の実施の形態１３によるレベル変換回路の構成を示す回路図である。図１４を参照して、このレベル変換回路１４００は、図１３に示されたレベル変換回路１３００の構成に加えて、ＣＶＳＬ回路１４０１がＮチャネルＭＯＳトランジスタ６０２および６０３を含む。換言すると、このレベル変換回路１４００は図６に示されたレベル変換回路６００の構成に加えて、切換回路１３０２を含む。
【００６０】
この実施の形態１３によるレベル変換回路１４００は切換回路１３０２を含むので、動作モードによって正論理と負論理とが切換えられる。
また、このレベル変換回路１４００はＮチャネルＭＯＳトランジスタ６０２および６０３を含むので、ＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧がより緩和される。
［実施の形態１４］
図１５は、この発明の実施の形態１４によるレベル変換回路の構成を示す回路図である。図１５を参照して、このレベル変換回路１５００では、図１４に示されたレベル変換回路１４００の構成に加えて、ＣＶＳＬ回路１５０１がＰチャネルＭＯＳトランジスタ７０２および７０３を含む。換言すると、このレベル変換回路１５００は図７に示されたレベル変換回路７００の構成に加えて、ＣＶＳＬ回路１５０１が切換回路１３０２を含む。
【００６１】
この実施の形態１４によるレベル変換回路１５００は切換回路１３０２を含むので、動作モードによって正論理と負論理とが切換えられる。
また、このレベル変換回路１５００はＰチャネルＭＯＳトランジスタ７０２および７０３を含むので、ＰチャネルＭＯＳトランジスタ５０７および５０８のソースおよびドレイン間の電圧が緩和される。
なお、ＮチャネルＭＯＳトランジスタ１３０３〜１３０６がＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧を緩和するので、ＮチャネルＭＯＳトランジスタ６０２および６０３は省略されてもよい。
【００６２】
以上、この発明の実施の形態を詳述したが、この発明の範囲は上述した実施の形態によって限定されるものではなく、この発明はその趣旨を逸脱しない範囲内で当業者の知識に基づき種々の改良、修正、変形などを加えて形態で実施し得るものである。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるレベル変換回路の構成を示す回路図である。
【図２】 図１に示されたレベル変換回路を含むブロック図である。
【図３】 この発明の実施の形態２によるレベル変換回路の構成を示す回路図である。
【図４】 この発明の実施の形態３によるレベル変換回路の構成を示す回路図である。
【図５】 この発明の実施の形態４によるレベル変換回路の構成を示す回路図である。
【図６】 この発明の実施の形態５によるレベル変換回路の構成を示す回路図である。
【図７】 この発明の実施の形態６によるレベル変換回路の構成を示す回路図である。
【図８】 この発明の実施の形態７によるレベル変換回路の構成を示す回路図である。
【図９】 この発明の実施の形態８によるレベル変換回路の構成を示す回路図である。
【図１０】 この発明の実施の形態９によるレベル変換回路の構成を示す回路図である。
【図１１】 この発明の実施の形態１０によるレベル変換回路の構成を示す回路図である。
【図１２】 この発明の実施の形態１１によるレベル変換回路の構成を示す回路図である。
【図１３】 この発明の実施の形態１２によるレベル変換回路の構成を示す回路図である。
【図１４】 この発明の実施の形態１３によるレベル変換回路の構成を示す回路図である。
【図１５】 この発明の実施の形態１４によるレベル変換回路の構成を示す回路図である。
【図１６】 従来のレベル変換回路の構成の一例を示す回路図である。
【符号の説明】
１００，３００，４００，５００，６００，７００，８００，９００，１０００，１１００，１２００，１３００，１４００，１５００ レベル変換回路、１０３，１０４，３０１，４０１，５０１，５０２，６０１，７０１，８０１，９０１，１００１，１１０１，１２０１，１３０１，１４０１，１５０１ ＣＶＳＬ回路、１０５，１０６，１１２，１１３，５０５，５０６，５１２，５１３ノード、１００２，１３０２ 切換回路。
【発明の属する技術分野】
この発明はレベル変換回路に関し、さらに詳しくは、フラッシュメモリ用のレベル変換回路に関する。
【０００２】
【従来の技術】
フラッシュメモリでは、さまざまなレベルの電圧をメモリセルに印加しなければならない。たとえばＤＩＮＯＲ型フラッシュメモリの場合は、各動作モードにおいて次の表１に示される電圧をビット線、ワード線およびソース線にそれぞれ印加しなければならない。表１において、スラッシュ（／）の左側の電圧は選択状態で印加され、／の右側の電圧は非選択状態で印加される。
【０００３】
【表１】
表１を参照して、プログラム動作モードにおいては、選択メモリセルのために、６Ｖの電圧がビット線に与えられ、−９Ｖの電圧がワード線に与えられ、かつソース線はフローティング状態にされる。他方、非選択メモリセルのためには、０Ｖの電圧がビット線に与えられ、０Ｖの電圧がワード線に与えられ、かつソース線がフローティング状態にされる。
イレーズ動作モードにおいては、選択メモリセルのためには、ビット線がフローティング状態にされ、１０Ｖの電圧がワード線に与えられ、かつ−９Ｖの電圧がソース線に与えられる。他方、非選択メモリセルのためには、ビット線がフローティング状態にされ、０Ｖの電圧がワード線に与えられ、−９Ｖの電圧がソース線に与えられる。
【０００５】
リード動作モードにおいては、選択メモリセルのためには、１Ｖの電圧がビット線に与えられ、３．３Ｖの電圧がワード線に与えられ、０Ｖの電圧がソース線に与えられる。他方、非選択メモリセルのためには、１Ｖの電圧がビット線に与えられ、０Ｖの電圧がワード線に与えられ、かつ０Ｖの電圧がソース線に与えられる。
このようなさまざまな電圧を供給するにはレベル変換回路必要である。従来のレベル変換回路の一例が図１６に示される。
【０００６】
図１６を参照して、このレベル変換回路５０１は、クロスカップルされたＰチャネルＭＯＳトランジスタ５０７および５０８と、電圧切換信号Ｖｉｎに応答して互いに相補的にオン／オフになるＮチャネルＭＯＳトランジスタ５０９および５１０とを備える。
Ｈ（論理ハイ）レベルの電圧切換信号Ｖｉｎが与えられると、ＮチャネルＭＯＳトランジスタ５１０がオンになる。この電圧切換信号Ｖｉｎはインバータ５１１を介してＮチャネルＭＯＳトランジスタ５０９のゲートに与えられるので、ＮチャネルＭＯＳトランジスタ５０９はオフになる。したがって、ノード５０６の電圧は接地電圧（０Ｖ）ＧＮＤまで引下げられ、それによりＰチャネルＭＯＳトランジスタ５０７がオンになる。そのため、電圧入力端子１０２の電圧ＶＰＰがＰチャネルＭＯＳトランジスタ５０７を介して出力電圧Ｖｏｕｔとして出力される。
【０００７】
他方、Ｌ（論理ロー）レベルの電圧切換信号Ｖｉｎが与えられると、ＮチャネルＭＯＳトランジスタ５１０がオフになり、ＮチャネルＭＯＳトランジスタ５０９はオンになる。したがって、ノード５０５の電圧が接地電圧ＧＮＤまで引下げられ、それによりＰチャネルＭＯＳトランジスタ５０８がオンになる。このとき、電圧ＶＰＰがＰチャネルＭＯＳトランジスタ５０８を介してＰチャネルＭＯＳトランジスタ５０７のゲートに与えられるので、ＰチャネルＭＯＳトランジスタ５０７はオフになる。そのため、接地電圧ＧＮＤがＮチャネルＭＯＳトランジスタ５０９を介して出力電圧Ｖｏｕｔとして出力される。
【０００８】
このように、レベル変換回路５０１はＨレベルの電圧切換信号Ｖｉｎに応答してＶＰＰレベルの出力電圧Ｖｏｕｔを出力したり、あるいはＬレベルの電圧切換信号Ｖｉｎに応答して接地レベルの出力電圧Ｖｏｕｔを出力したりすることができる。図１６のようなクロスカップルされたトランジスタ５０７および５０８を切換えて電圧レベルを変換する回路をカスケード電圧切換論理（ＣＶＳＬ；Cascade Voltage Switch Logic）回路という。
【０００９】
【発明が解決しようとする課題】
このＣＶＳＬ回路を用いるとＶＰＰレベルと接地レベルとの間で振幅する正の電圧だけを発生するレベル変換回路を実現することができるが、このレベル変換回路は表１に示されるような正および負の電圧を選択的に生成することはできない。
したがって、この発明の目的は、正および負の電圧を選択的に出力することができるレベル変換回路を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１つの局面に従うと、レベル変換回路は、第１および第２のカスケード電圧切換論理回路を備える。第１のカスケード電圧切換論理回路は、第１の電圧と第１の電圧と異なる第２の電圧とを受け、かつ電圧切換信号に応答して第１および第２の電圧を選択的に出力する。第２のカスケード電圧切換論理回路は、第１および第２の電圧と異なる第３の電圧と第１の電圧とを受け、かつ第１のカスケード電圧切換論理回路から出力された電圧に応答して第１および第３の電圧を選択的に出力する。
【００１１】
好ましくは、第１のカスケード電圧切換論理回路は、第１のノード、第２のノード、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、および第４のＭＯＳトランジスタを含む。第１のＭＯＳトランジスタは、第１の電圧を受けるソースと、第１のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。第２のＭＯＳトランジスタは、第１の電圧を受けるソースと、第２のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第３のＭＯＳトランジスタは、第２の電圧を受けるソースと、第１のノードに接続されたドレインとを有し、かつ電圧切換信号に応答してオン／オフになる。第４のＭＯＳトランジスタは、第２の電圧を受けるソースと、第２のノードに接続されたドレインとを有し、かつ第３のＭＯＳトランジスタと相補的にオン／オフになる。また、第２のカスケード電圧切換論理回路は、第３のノード、第４のノード、第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、第７のＭＯＳトランジスタ、および第８のＭＯＳトランジスタを含む。第５のＭＯＳトランジスタは、第３の電圧を受けるソースと、第３のノードに接続されたドレインと、第４のノードに接続されたゲートとを有する。第６のＭＯＳトランジスタは、第３の電圧を受けるソースと、第４のノードに接続されたドレインと、第３のノードに接続されたゲートとを有する。第７のＭＯＳトランジスタは、第１の電圧を受けるソースと、第３のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第８のＭＯＳトランジスタは、第１の電圧を受けるソースと、第４のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。
【００１２】
さらに好ましくは、上記レベル変換回路はさらに第１の電圧緩和手段を備える。第１の電圧緩和手段は、第１および第２のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
また、上記レベル変換回路はさらに第２の電圧緩和手段を備える。第２の電圧緩和手段は、第３および第４のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
また、上記レベル変換回路はさらに第３の電圧緩和手段を備える。第３の電圧緩和手段は、第５および第６のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
【００１３】
また、上記レベル変換回路はさらに第４の電圧緩和手段をさらに備える。第４の電圧緩和手段は、第７および第８のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する。
この発明のもう１つの局面に従うと、レベル変換回路は、第１のノード、第２のノード、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第４のＭＯＳトランジスタ、切換手段、第３のノード、第４のノード、第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、第７のＭＯＳトランジスタ、および第８のＭＯＳトランジスタを備える。第１のＭＯＳトランジスタは、第１の電圧を受けるソースと、第１のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。第２のＭＯＳトランジスタは、第１の電圧を受けるソースと、第２のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第３のＭＯＳトランジスタは、第２の電圧を受けるソースを有し、かつ電圧切換信号に応答してオン／オフになる。第４のＭＯＳトランジスタは、第２の電圧を受けるソースを有し、かつ第３のＭＯＳトランジスタと相補的にオン／オフになる。切換手段は、第３のＭＯＳトランジスタのドレインが第１のノードに接続されかつ第４のＭＯＳトランジスタのドレインが第２のノードに接続された第１の状態と第３のＭＯＳトランジスタのドレインが第２のノードに接続されかつ第４のＭＯＳトランジスタのドレインが第１のノードに接続された第２の状態とを論理切換信号に応答して切換える。第５のＭＯＳトランジスタは、第３の電圧を受けるソースと、第３のノードに接続されたドレインと、第４のノードに接続されたゲートとを有する。第６のＭＯＳトランジスタは、第３の電圧を受けるソースと、第４のノードに接続されたドレインと、第３のノードに接続されたゲートとを有する。第７のＭＯＳトランジスタは、第１の電圧を受けるソースと、第３のノードに接続されたドレインと、第１のノードに接続されたゲートとを有する。第８のＭＯＳトランジスタは、第１の電圧を受けるソースと、第４のノードに接続されたドレインと、第２のノードに接続されたゲートとを有する。
【００１４】
好ましくは、切換手段は、第９のＭＯＳトランジスタ、第１０のＭＯＳトランジスタ、第１１のＭＯＳトランジスタ、および第１２のＭＯＳトランジスタを含む。第９のＭＯＳトランジスタは、第１のノードと第３のＭＯＳトランジスタのドレインとの間に接続され、論理切換信号に応答してオン／オフになる。第１０のＭＯＳトランジスタは、第２のノードと第４のＭＯＳトランジスタのドレインとの間に接続され、第９のＭＯＳトランジスタがオンになるときオンになり、第９のＭＯＳトランジスタがオフになるときオフになる。第１１のＭＯＳトランジスタは、第２のノードと第３のＭＯＳトランジスタのドレインとの間に接続され、第９のＭＯＳトランジスタがオンになるときオフになり、第９のＭＯＳトランジスタがオフになるときオンになる。第１２のＭＯＳトランジスタは、第１のノードと第４のＭＯＳトランジスタのドレインとの間に接続され、第１１のＭＯＳトランジスタがオンになるときオンになり、第１１のＭＯＳトランジスタがオフになるときオフになる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
［実施の形態１］
図１は、この発明の実施の形態１によるレベル変換回路の構成を示す回路図である。図１を参照して、レベル変換回路１００は、入力電圧ＶＮＮを受ける電圧入力端子１０１と、入力電圧ＶＰＰを受ける電圧入力端子１０２とを有する。レベル変換回路１００はさらに、入力電圧ＶＮＮと電源電圧ＶＣＣとを受け、かつ電圧切換信号Ｖｉｎに応答して入力電圧ＶＮＮと電源電圧ＶＣＣとを選択的に出力するカスケード電圧切換論理（ＣＶＳＬ）回路１０３と、入力電圧ＶＰＰと入力電圧ＶＮＮとを受け、かつＣＶＳＬ回路１０３から出力された電圧ＶＮＮまたはＶＣＣに応答して入力電圧ＶＮＮおよびＶＰＰを選択的に出力するＣＶＳＬ回路１０４とを備える。
【００１６】
ＣＶＳＬ回路１０３は、互いにクロスカップルされたＮチャネルＭＯＳトランジスタ１０７および１０８と、ＮチャネルＭＯＳトランジスタ１０７のドレイン電圧を電源電圧ＶＣＣに引上げるＰチャネルＭＯＳトランジスタ１０９と、ＮチャネルＭＯＳトランジスタ１０８のドレイン電圧を電源電圧ＶＣＣに引上げるＰチャネルＭＯＳトランジスタ１１０と、電圧切換信号Ｖｉｎの論理レベルを反転し、電圧切換信号Ｖｉｎと相補的な電圧切換信号／Ｖｉｎを出力するインバータ１１１とを含む。ＮチャネルＭＯＳトランジスタ１０７は、電圧入力端子１０１に接続されたソースと、ノード１０５に接続されたドレインと、ノード１０６に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＮチャネルＭＯＳトランジスタ１０８は、電圧入力端子１０１に接続されたソースと、ノード１０６に接続されたドレインと、ノード１０５に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＰチャネルＭＯＳトランジスタ１０９は、電源電圧ＶＣＣを受けるソースと、ノード１０５に接続されたドレインと、電圧切換信号／Ｖｉｎを受けるゲートとを有する。ＰチャネルＭＯＳトランジスタ１１０は、電源電圧ＶＣＣを受けるソースと、ノード１０６に接続されたドレインと、電圧切換信号Ｖｉｎを受けるゲートとを有する。
【００１７】
ＣＶＳＬ回路１０４は、互いにクロスカップルされたＰチャネルＭＯＳトランジスタ１１４および１１５と、ＰチャネルＭＯＳトランジスタ１１４のドレイン電圧を入力電圧ＶＮＮに引下げるＮチャネルＭＯＳトランジスタ１１６と、ＰチャネルＭＯＳトランジスタ１１５のドレイン電圧を入力電圧ＶＮＮに引下げるＮチャネルＭＯＳトランジスタ１１７とを含む。ＰチャネルＭＯＳトランジスタは、電圧入力端子１０２に接続されたソースと、ノード１１２に接続されたドレインと、ノード１１３に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＰチャネルＭＯＳトランジスタ１１５は、電圧入力端子１０２に接続されたソースと、ノード１１３に接続されたドレインと、ノード１１２に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＮチャネルＭＯＳトランジスタ１１６は、電圧入力端子１０１に接続されたソースと、ノード１１２に接続されたドレインと、ノード１０５に接続されたゲートと、そのソースに接続されたバックゲートとを有する。ＮチャネルＭＯＳトランジスタ１１７は、電圧入力端子１０１に接続されたソースと、ノード１１３に接続されたドレインと、ノード１０６に接続されたゲートと、そのソースに接続されたバックゲートとを有する。
【００１８】
図２は、図１に示されたレベル変換回路１００を含むブロック図である。図２に示されるように、ＶＮＮ発生回路２０１からの電圧ＶＮＮが電圧入力端子１０１に与えられ、ＶＰＰ発生回路２０２からの電圧ＶＰＰが電圧入力端子１０２に与えられる。ＶＮＮ発生回路２０１は、０Ｖまたは−９Ｖの電圧ＶＮＮを発生する。ＶＰＰ発生回路２０２は、０Ｖ、３．３Ｖまたは１０Ｖの電圧ＶＰＰを発生する。
このレベル変換回路１００は、たとえばフラッシュメモリのワード線に出力電圧Ｖｏｕｔを供給する。次の表２は、フラッシュメモリの各動作モードにおける入力電圧ＶＰＰ，ＶＮＮ、電圧切換信号Ｖｉｎ，／Ｖｉｎ、トランジスタ１０７〜１１０，１１６，１１７のオン／オフ状態、ならびにノード１０５，１０６，１１２，１１３の電圧Ｖ（１０５），Ｖ（１０６），Ｖ（１１２），Ｖ（１１３）をそれぞれ示す。なお、ここでは３．３Ｖの電圧が電源電圧ＶＣＣとして与えられる。
【００１９】
【表２】
表２に示されるように、プログラム動作モードでは、０Ｖの入力電圧ＶＰＰが与えられ、−９Ｖの入力電圧ＶＮＮが与えられる。イレーズ動作モードでは、１０Ｖの入力電圧ＶＰＰが与えられ、０Ｖの入力電圧ＶＮＮが与えられる。リード動作モードでは、３．３Ｖの入力電圧ＶＰＰが与えられ、０Ｖの入力電圧ＶＮＮが与えられる。
電圧切換信号Ｖｉｎが３．３Ｖ（Ｈレベル）になると、そのＨレベルの電圧切換信号Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１１０がオフになり、電圧切換信号Ｖｉｎと相補的なＬレベルの電圧切換信号／Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１０９がオンになる。これによりノード１０５の電圧がＶＣＣレベルに引上げられるのでＮチャネルＭＯＳトランジスタ１０８がオンになる。ＮチャネルＭＯＳトランジスタ１０８がオンになるとノード１０６の電圧がＶＮＮレベルに引下げられるので、ＮチャネルＭＯＳトランジスタ１０７はオフになる。
【００２１】
ノード１０５の電圧がＶＣＣレベルになるのでＮチャネルＭＯＳトランジスタ１１６はオンになり、ノード１０６の電圧はＶＮＮレベルになるのでＮチャネルＭＯＳトランジスタ１１７はオフになる。これによりノード１１２の電圧がＶＮＮレベルに引下げられるので、ＰチャネルＭＯＳトランジスタ１１５がオンになる。ＰチャネルＭＯＳトランジスタ１１５がオンになると、ノード１１３の電圧がＶＰＰレベルに引上げられるので、ＰチャネルＭＯＳトランジスタ１１４はオフになる。したがって、出力電圧ＶｏｕｔはＶＮＮレベルになる。
【００２２】
他方、電圧切換信号Ｖｉｎが０Ｖ（Ｌレベル）になると、そのＬレベルの電圧切換信号Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１１０がオンになり、その電圧切換信号Ｖｉｎと相補的なＨレベルの電圧切換信号／Ｖｉｎに応答してＰチャネルＭＯＳトランジスタ１０９がオフになる。これによりノード１０６の電圧がＶＣＣレベルに引上げられるので、ＮチャネルＭＯＳトランジスタ１０７がオンになる。ＮチャネルＭＯＳトランジスタ１０７がオンになると、ノード１０５の電圧がＶＮＮレベルに引下げられるので、ＮチャネルＭＯＳトランジスタ１０８はオフになる。
【００２３】
ノード１０５の電圧がＶＮＮレベルになるのでＮチャネルＭＯＳトランジスタ１１６はオフになり、ノード１０６の電圧がＶＣＣレベルになるのでＮチャネルＭＯＳトランジスタ１１７はオンになる。これによりノード１１３の電圧はＶＮＮレベルに引下げられるので、ＰチャネルＭＯＳトランジスタ１１４はオンになる。ＰチャネルＭＯＳトランジスタ１１４がオンになると、ノード１１２の電圧がＶＰＰレベルに引上げられるので、ＰチャネルＭＯＳトランジスタ１１５がオフになる。したがって、出力電圧ＶｏｕｔはＶＰＰレベルになる。
【００２４】
プログラム動作モードでは、０Ｖの入力電圧ＶＰＰが与えられ、かつ−９Ｖの入力電圧ＶＮＮが与えられるので、選択メモリセルのためのワード線には−９Ｖの出力電圧Ｖｏｕｔが与えられ、他方、非選択メモリセルのためのワード線には０Ｖの出力電圧Ｖｏｕｔが与えられる。
イレーズ動作モードでは、１０Ｖの入力電圧ＶＰＰが与えられかつ０Ｖの入力電圧ＶＮＮが与えられるので、選択メモリセルのためのワード線には１０Ｖの出力電圧Ｖｏｕｔが与えられ、他方、非選択メモリセルのためのワード線には０Ｖの出力電圧Ｖｏｕｔが与えられる。
【００２５】
リード動作モードでは、３．３Ｖの入力電圧ＶＰＰが与えられかつ０Ｖの入力電圧ＶＮＮが与えられるので、選択メモリセルのためのワード線には３．３Ｖの出力電圧Ｖｏｕｔが与えられ、他方、非選択メモリセルのためのワード線には０Ｖの出力電圧Ｖｏｕｔが与えられる。
このように、ＣＶＳＬ回路１０３はＶＣＣレベルとＶＮＮレベルとの間で振幅する電圧を出力し、ＣＶＳＬ回路１０４はＶＰＰレベルとＶＮＮレベルとの間で振幅する電圧を出力する。したがって、このレベル変換回路１００は正のＶＰＰレベルと負のＶＮＮレベルとの間で振幅する出力電圧Ｖｏｕｔを供給することができる。
【００２６】
ただし、電圧切換信号Ｖｉｎおよび入力電圧ＶＮＮ，ＶＰＰには以下のような制限条件がある。
電圧切換信号Ｖｉｎは、ＰチャネルＭＯＳトランジスタ１０９および１１０のオン／オフを制御するのに十分な値を持たなければならない。具体的には、Ｈレベルの電圧切換信号Ｖｉｎは（ＶＣＣ−Ｖｔｈｐ）よりも大きい値を持たなければならない。また、Ｌレベルの電圧切換信号Ｖｉｎは（ＶＣＣ−Ｖｔｈｐ）よりも小さい値を持たなければならない。ここで、ＶｔｈｐはＰチャネルＭＯＳトランジスタ１０９および１１０のしきい値電圧である。したがって、電源電圧ＶＣＣが３．３Ｖであり、しきい値電圧Ｖｔｈｐが０．８Ｖであるならば、Ｈレベルの電圧切換信号Ｖｉｎは２．５Ｖよりも大きくなければならず、Ｌレベルの電圧切換信号Ｖｉｎは２．５Ｖよりも小さくなければならない。
【００２７】
また、入力電圧ＶＮＮは、ノード１０５および１０６の電圧に対してＮチャネルＭＯＳトランジスタ１０７、１０８、１１６および１１７のオン／オフを制御するのに十分な値を持たなければならない。具体的には、ノード１０５および１０６はＨレベルとしてＶＣＣレベルを取るので、入力電圧ＶＮＮは（ＶＣＣ−Ｖｔｈｎ）よりも小さい値を持たなければならない。ここで、ＶｔｈｎはＮチャネルＭＯＳトランジスタ１０７，１０８，１１６，１１７のしきい値電圧である。したがって、電源電圧ＶＣＣが３．３Ｖであり、しきい値電圧Ｖｔｈｎが０．８Ｖであるならば、入力電圧ＶＮＮは２．５Ｖよりも小さくなければならない。
【００２８】
さらに、入力電圧ＶＰＰは、ノード１１２および１１３の電圧に対してＰチャネルＭＯＳトランジスタ１１４および１１５のオン／オフを制御するのに十分な値を持たなければならない。具体的には、ノード１１２および１１３はＬレベルとしてＶＮＮレベルを取るので、入力電圧ＶＮＮは（ＶＰＰ−Ｖｔｈｐ１）よりも小さい値を持たなければならない。ここで、Ｖｔｈｐ１はＰチャネルＭＯＳトランジスタ１１４および１１５のしきい値電圧である。通常、ＰチャネルＭＯＳトランジスタのしきい値電圧は同一回路内で等しいので、以下Ｖｔｈｐ１をＶｔｈｐとして表記する。したがって、入力電圧ＶＮＮが０Ｖであり、しきい値電圧Ｖｔｈｐが０．８Ｖであるならば、入力電圧ＶＰＰは０．８Ｖよりも大きくなければならない。
【００２９】
以上のように、この実施の形態１によるレベル変換回路１００は、１０Ｖ、３．３Ｖ、０Ｖおよび−９Ｖの出力電圧Ｖｏｕｔを供給することができる。すなわち、このレベル変換回路１００は正の高いレベルと負の高いレベルとの間で振幅するさまざまな電圧を供給することができる。
［実施の形態２］
図１に示された実施の形態１によるレベル変換回路１００には、動作モードによって高い電圧が与えられるトランジスタがある。
【００３０】
選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ１１０のソース電圧は３．３Ｖになり、ＰチャネルＭＯＳトランジスタのドレイン電圧、つまりノード１０６の電圧Ｖ（１０６）は−９Ｖになる。したがって、ＰチャネルＭＯＳトランジスタ１１０のソースおよびドレイン間には１２．３Ｖの電圧が与えられる。
また、非選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ１０９のソース電圧は３．３Ｖになり、ＰチャネルＭＯＳトランジスタのドレイン電圧、つまりノード１０５の電圧Ｖ（１０５）は−９Ｖになる。したがって、ＰチャネルＭＯＳトランジスタ１０９のソースおよびドレイン間には１２．３Ｖの電圧が与えられる。
【００３１】
この実施の形態２の目的は、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧を緩和することである。図３は、この発明の実施の形態２によるレベル変換回路の構成を示す回路図である。図３を参照して、このレベル変換回路３００は、ＰチャネルＭＯＳトランジスタ３０２および３０３をさらに含むＣＶＳＬ回路３０１を備える。すなわち実施の形態２では、ＰチャネルＭＯＳトランジスタ３０２がＰチャネルＭＯＳトランジスタ１０９とＮチャネルＭＯＳトランジスタ１０７との間に接続され、かつＰチャネルＭＯＳトランジスタ３０３がＰチャネルＭＯＳトランジスタ１１０とＮチャネルＭＯＳトランジスタ１０８との間に接続される。ＰチャネルＭＯＳトランジスタ３０２および３０３のゲートにはともに接地電圧ＧＮＤが与えられる。
【００３２】
次の表３は、表２と同様に入力電圧ＶＰＰ，ＶＮＮ、電圧切換信号Ｖｉｎ，／Ｖｉｎ、トランジスタ１０７〜１１０、およびノード１０５，１０６，３０４，３０５の電圧をそれぞれ示す。
【００３３】
【表３】
このレベル変換回路３００では、ノード１０５の電圧が−９Ｖになると、ＰチャネルＭＯＳトランジスタ３０２がオフになる。また、ノード１０６の電圧が−９Ｖになると、ＰチャネルＭＯＳトランジスタ３０３がオフになる。したがって、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間には高くても２．５Ｖ（＝ＶＣＣ−Ｖｔｈｐ＝３．３−０．８）の電圧しか与えられない。すなわち、ＰチャネルＭＯＳトランジスタ３０２および３０３がＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧をそれぞれ緩和している。
【００３５】
また、選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０３のソース電圧、つまりノード３０５の電圧Ｖ（３０５）が０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０３のドレイン、つまりノード１０６の電圧Ｖ（１０６）が−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０３のソースおよびドレイン間には９．８Ｖの電圧が与えられる。
また、非選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０２のソース電圧、つまりノード３０４の電圧Ｖ（３０４）は０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０２のドレイン、つまりノード１０５の電圧Ｖ（１０５）は−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０２のソースおよびドレイン間には９．８Ｖの電圧が与えられる。
【００３６】
したがって、ＣＶＳＬ回路３０１内のすべてのＰチャネルＭＯＳトランジスタ１０９，１１０，３０２，３０３のソースおよびドレイン間には１０Ｖよりも大きい電圧は与えられない。
以上のように、この実施の形態２によるレベル変換回路３００は、ＰチャネルＭＯＳトランジスタ３０２および３０３を含むので、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧が緩和される。
［実施の形態３］
図３に示された実施の形態２によるレベル変換回路３００ではＮチャネルＭＯＳトランジスタ１０７のソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０７のドレイン電圧、つまりノード１０５の電圧Ｖ（１０５）が３．３Ｖになるので、ＮチャネルＭＯＳトランジスタ１０７のソースおよびドレイン間に１２．３Ｖの電圧が与えられる。また、ＮチャネルＭＯＳトランジスタのソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０８のドレイン電圧、つまりノード１０６の電圧Ｖ（１０６）は３．３Ｖになるので、ＮチャネルＭＯＳトランジスタ１０８のソースおよびドレイン間に１２．３Ｖの電圧が与えられる。
【００３７】
この実施の形態３の目的は、ＮチャネルＭＯＳトランジスタ１０７および１０８のソースおよびドレイン間の電圧をそれぞれ緩和することである。図４は、この発明の実施の形態３によるレベル変換回路の構成を示す回路図である。図４を参照して、このレベル変換回路４００は、ＮチャネルＭＯＳトランジスタ４０２および４０３をさらに含むＣＶＳＬ回路４０１を備える。ＮチャネルＭＯＳトランジスタ４０２はＰチャネルＭＯＳトランジスタ３０２とＮチャネルＭＯＳトランジスタ１０７との間に接続され、ＮチャネルＭＯＳトランジスタ４０３はＰチャネルＭＯＳトランジスタ３０３とＮチャネルＭＯＳトランジスタ１０８との間に接続される。ＮチャネルＭＯＳトランジスタ４０２のゲートには入力電圧ＶＰＰが与えられ、ＮチャネルＭＯＳトランジスタのバックゲートには入力電圧ＶＮＮが与えられる。ＮチャネルＭＯＳトランジスタ４０３のゲートには入力電圧ＶＰＰが与えられ、ＮチャネルＭＯＳトランジスタ４０３のバックゲートには入力電圧ＶＮＮが与えられる。
【００３８】
次の表４は、表２および表３と同様にフラッシュメモリの各動作モードにおける入力電圧ＶＰＰ，ＶＮＮ、電圧切換信号Ｖｉｎ、トランジスタ１０７，１０８３０２，３０３，４０２，４０３のオン／オフ状態、およびノード１０５，１０６，３０４，３０５，４０４，４０５の電圧をそれぞれ示す。
【００３９】
【表４】
このレベル変換回路４００では、ノード１０５および１０６の電圧は（ＶＰＰ−Ｖｔｈ）よりも高くならない。したがって、選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０３のソース電圧、つまりノード３０５の電圧Ｖ（３０５）は０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０３のドレイン電圧、つまりノード４０５の電圧Ｖ（４０５）は−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０３のソースおよびドレイン間には９．８Ｖの電圧が与えられる。また、ＮチャネルＭＯＳトランジスタ１０７のソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０７のドレイン電圧、つまりノード１０５の電圧Ｖ（１０５）は−０．８Ｖになるので、ＮチャネルＭＯＳトランジスタ１０７のソースおよびドレイン間には８．２Ｖの電圧が与えられる。
【００４１】
他方、非選択メモリセルのためのプログラム動作モードでは、ＰチャネルＭＯＳトランジスタ３０２のソース電圧、つまりノード３０４の電圧Ｖ（３０４）は０．８Ｖになり、ＰチャネルＭＯＳトランジスタ３０２のドレイン電圧、つまりノード４０４の電圧Ｖ（４０４）は−９Ｖになるので、ＰチャネルＭＯＳトランジスタ３０２のソースおよびドレイン間には９．８Ｖの電圧が与えられる。また、ＮチャネルＭＯＳトランジスタ１０８のソース電圧は−９Ｖになり、ＮチャネルＭＯＳトランジスタ１０８のドレイン電圧、つまりノード１０６の電圧Ｖ（１０６）は−０．８Ｖになるので、ＮチャネルＭＯＳトランジスタ１０８のソースおよびドレイン間には８．２Ｖの電圧が与えられる。そのため、ＣＶＳＬ回路４０１内のすべてのトランジスタ１０７〜１１０，３０２，３０３，４０２，４０３のソースおよびドレイン間には１０Ｖよりも大きい電圧は与えられない。
【００４２】
以上のように、この実施の形態３によるレベル変換回路４００は、ＮチャネルＭＯＳトランジスタ４０２および４０３を含むので、ＮチャネルＭＯＳトランジスタ１０７および１０８のソースおよびドレイン間の電圧が緩和される。
なお、ＰチャネルＭＯＳトランジスタ３０２および３０３は省略されてもよい。
［実施の形態４］
図５は、この発明の実施の形態４によるレベル変換回路の構成を示す回路図である。図５を参照して、このレベル変換回路５００は図１に示されたレベル変換回路１００の極性が反転されたものである。したがって、図５中のＣＶＳＬ回路５０１は図１中のＣＶＳＬ回路１０３に対応し、図５中のＣＶＳＬ回路５０２は図１中のＣＶＳＬ回路１０４に対応する。ＣＶＳＬ回路５０１中のＰチャネルＭＯＳトランジスタ５０７はＣＶＳＬ回路１０３中のＮチャネルＭＯＳトランジスタ１０７に対応し、ＰチャネルＭＯＳトランジスタ５０８はＮチャネルＭＯＳトランジスタ１０８に対応し、ＮチャネルＭＯＳトランジスタ５０９はＰチャネルＭＯＳトランジスタ１０９に対応し、ＮチャネルＭＯＳトランジスタ５１０はＰチャネルＭＯＳトランジスタ１１０に対応する。また、ＣＶＳＬ回路５０２中のＮチャネルＭＯＳトランジスタ５１４はＣＶＳＬ回路１０４中のＰチャネルＭＯＳトランジスタ１１０に対応し、ＮチャネルＭＯＳトランジスタ５１５はＰチャネルＭＯＳトランジスタ１１５に対応し、ＰチャネルＭＯＳトランジスタ５１６はＮチャネルＭＯＳトランジスタ１１６に対応し、ＮチャネルＭＯＳトランジスタ５１７はＮチャネルＭＯＳトランジスタ１１７に対応する。
【００４３】
したがって、ＣＶＳＬ回路５０１は電圧切換信号Ｖｉｎに応答して入力電圧ＶＰＰおよび接地電圧ＧＮＤを選択的に出力する。ＣＶＳＬ回路５０２は、ＣＶＳＬ回路５０１から出力された電圧ＶＰＰまたはＧＮＤに応答して入力電圧ＶＰＰおよびＶＮＮを選択的に出力する。そのため、この実施の形態４によるレベル変換回路５００は正のＶＰＰレベルと負のＶＮＮレベルとの間で振幅する出力電圧Ｖｏｕｔを供給することができる。
［実施の形態５］
図６は、この発明の実施の形態５によるレベル変換回路の構成を示す回路図である。図６を参照して、このレベル変換回路６００は図３に示されたレベル変換回路３００の極性が反転されたものである。したがって、このレベル変化回路６００中のＣＶＳＬ回路６０１は、図５中のＣＶＳＬ５０１の構成に加えて、ＮチャネルＭＯＳトランジスタ６０２および６０３を含む。ＮチャネルＭＯＳトランジスタ６０２および６０３のゲートにはともに電源電圧ＶＣＣが与えられる。
【００４４】
したがって、このレベル変換回路６００ではＮチャネルＭＯＳトランジスタ６０２および６０３がＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧を緩和する。
［実施の形態６］
図７は、この発明の実施の形態６によるレベル変換回路の構成を示す回路図である。図７を参照して、このレベル変換回路７００は図４に示されたレベル変換回路４００の極性が反転されたものである。したがって、このレベル変化回路７００中のＣＶＳＬ回路７０１は、図６中のＣＶＳＬ回路６０１の構成に加えて、ＰチャネルＭＯＳトランジスタ７０２および７０３をさらに含む。ＰチャネルＭＯＳトランジスタ７０２のゲートには入力電圧ＶＮＮが与えられ、ＰチャネルＭＯＳトランジスタ７０２のバックゲートには入力電圧ＶＰＰが与えられる。ＰチャネルＭＯＳトランジスタ７０３のゲートには入力電圧ＶＮＮが与えられ、ＰチャネルＭＯＳトランジスタ７０３のバックゲートには入力電圧ＶＰＰが与えられる。
【００４５】
したがって、このレベル変換回路７００ではＰチャネルＭＯＳトランジスタ７０２および７０３がＰチャネルＭＯＳトランジスタ５０７および５０８のソースおよびドレイン間の電圧を緩和する。なお、ＮチャネルＭＯＳトランジスタ６０２および６０３は省略されてもよい。
［実施の形態７］
図８は、この発明の実施の形態７によるレベル変換回路の構成を示す回路図である。図８を参照して、このレベル変換回路８００では図４に示されたレベル変換回路４００の構成に加えて、ＣＶＳＬ回路８０１がさらにＰチャネルＭＯＳトランジスタ８０２および８０３を含む。ＰチャネルＭＯＳトランジスタ８０２はＰチャネルＭＯＳトランジスタ１１４とＮチャネルＭＯＳトランジスタ１１６との間に接続され、ＰチャネルＭＯＳトランジスタ８０３はＰチャネルＭＯＳトランジスタ１１５とＮチャネルＭＯＳトランジスタ１１７との間に接続される。ＰチャネルＭＯＳトランジスタ８０２および８０３のゲートにはともに入力電圧ＶＮＮが与えられる。
【００４６】
したがって、このレベル変換回路８００ではＰチャネルＭＯＳトランジスタ８０２および８０３がＰチャネルＭＯＳトランジスタ１１４および１１５のソースおよびドレイン間の電圧を緩和する。
［実施の形態８］
図９は、この発明の実施の形態８によるレベル変換回路の構成を示す回路図である。図９を参照して、このレベル変換回路９００では、図８に示されたレベル変換回路８００の構成に加えて、ＣＶＳＬ回路９０１がＮチャネルＭＯＳトランジスタ９０２および９０３をさらに含む。ＮチャネルＭＯＳトランジスタ９０２はＰチャネルＭＯＳトランジスタ８０２とＮチャネルＭＯＳトランジスタ１１６との間に接続され、ＮチャネルＭＯＳトランジスタ９０３はＰチャネルＭＯＳトランジスタ８０３とＮチャネルＭＯＳトランジスタ１１７との間に接続される。ＮチャネルＭＯＳトランジスタ９０２および９０３のゲートにはともに入力電圧ＶＰＰが与えられる。
【００４７】
したがって、このレベル変化回路９００ではＮチャネルＭＯＳトランジスタ９０２および９０３がＮチャネルＭＯＳトランジスタ１１６および１１７のソースおよびドレイン間に電圧を緩和する。
なお、この実施の形態８ではＰチャネルＭＯＳトランジスタ８０２および８０３が省略されてもよい。また、ＮチャネルＭＯＳトランジスタ４０２および４０５が省略されてもよい。さらに、ＰチャネルＭＯＳトランジスタ３０２および３０３が省略されてもよい。
【００４８】
［実施の形態９］
表２〜表４に示されるように、プログラム動作モードの場合だけ選択時の電圧切換信号ＶｉｎがＨレベル（３．３Ｖ）であり、非選択時の電圧切換信号ＶｉｎがＬ（０Ｖ）である。すなわち、上述したレベル変換回路がプログラム動作モードでは正論理で動作している。他方、イレーズおよびリード動作モードの場合は、選択時の電圧切換信号ＶｉｎがＬレベル（０Ｖ）であり、非選択時の電圧切換信号ＶｉｎがＨレベル（３．３Ｖ）である。すなわち、上述したレベル変換回路はイレーズおよびリード動作モードにおいては負論理で動作している。しかしながら、動作モードによって正論理と負論理とが入れ替わるようなレベル変換回路を制御することは煩雑である。したがって、この実施の形態９の目的はレベル変換回路の制御を容易にすることである。
【００４９】
図１０は、この発明の実施の形態９によるレベル変換回路の構成を示す回路図である。図１０を参照して、このレベル変換回路１０００は、図１に示されたレベル変換回路１００の構成に加えて、ＣＶＳＬ回路１００１がさらに切換回路１００２を含む。この切換回路１００２は、ＰチャネルＭＯＳトランジスタ１０９のドレインがノード１０５に接続されかつＰチャネルＭＯＳトランジスタ１１０のドレインがノード１０６に接続された第１の状態と、ＰチャネルＭＯＳトランジスタのドレインがノード１０６に接続されかつＰチャネルＭＯＳトランジスタ１１０のドレインがノード１０５に接続された第２の状態とを論理切換信号ＸＯＲに応答して切換える。
【００５０】
この切換回路１００２はより具体的には、ＰチャネルＭＯＳトランジスタ１００３および１００４と、ＰチャネルＭＯＳトランジスタ１００５および１００６と論理切換信号ＸＯＲの論理を反転するインバータ１００７とを含む。ＰチャネルＭＯＳトランジスタ１００３は、ノード１０５とＰチャネルＭＯＳトランジスタのドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。ＰチャネルＭＯＳトランジスタ１００４は、ノード１０６とＰチャネルＭＯＳトランジスタ１１０のドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。ＰチャネルＭＯＳトランジスタ１００５は、ノード１０６とＰチャネルＭＯＳトランジスタ１０９のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。ＰチャネルＭＯＳトランジスタ１００６は、ノード１０５とＰチャネルＭＯＳトランジスタ１１０のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。
【００５１】
したがって、プログラム動作モードでは論理切換信号ＸＯＲがＨレベルになるので、ＰチャネルＭＯＳトランジスタ１００３および１００４がオフになり、ＰチャネルＭＯＳトランジスタ１００５および１００６がオンになる。これによりＰチャネルＭＯＳトランジスタ１０９のドレインはノード１０６に接続され、ＰチャネルＭＯＳトランジスタ１１０のドレインはノード１０５に接続される。したがって、このような状態におけるレベル変換回路１０００の論理は図１に示されたレベル変換回路１００の論理と反対になる。
【００５２】
他方、プログラム動作モード以外のイレーズおよびリード動作モードでは論理切換信号ＸＯＲがＬレベルになるので、ＰチャネルＭＯＳトランジスタ１００３および１００４がオンになり、ＰチャネルＭＯＳトランジスタ１００５および１００６がオフになる。これによりＰチャネルＭＯＳトランジスタ１０９のドレインはノード１０５に接続され、ＰチャネルＭＯＳトランジスタ１１０のドレインはノード１０６に接続される。したがって、このような状態におけるレベル変換回路１０００の論理は図１に示されたレベル変換回路１００の論理と同じになる。
【００５３】
また、プログラム動作モードではＰチャネルＭＯＳトランジスタ１００５および１００６は上記論理切換機能に加えて、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間に電圧を緩和する機能を有する。他方、プログラム動作モード以外のイレーズおよびリード動作モードではＰチャネルＭＯＳトランジスタ１００３および１００４が上記論理切換機能に加えて、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧を緩和する機能を有する。
【００５４】
以上のように、この実施の形態９によるレベル変換回路１０００は動作モードによって論理を切換える切換回路１００２を含むので、このレベル変換回路１０００を制御することは容易である。
［実施の形態１０］
図１１は、この発明の実施の形態１０によるレベル変換回路の構成を示す回路図である。図１１を参照して、このレベル変換回路１１００では図１０に示されたレベル変換回路１０００の構成に加えて、ＣＶＳＬ回路１１０１がＰチャネルＭＯＳトランジスタ３０２および３０３を含む。換言すれば、このレベル変換回路１１００は図３に示されたレベル変換回路３００の構成に加えて、ＣＶＳＬ回路１１００が切換回路１００２を含む。
【００５５】
したがって、この実施の形態１０によるレベル変換回路１１００はＰチャネルＭＯＳトランジスタ３０２および３０３を含むので、ＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧が緩和される。また、このレベル変換回路１１００は切換回路１００２を含むので、動作モードによって正論理と負論理とが切換えられる。
［実施の形態１１］
図１２は、この発明の実施の形態１１によるレベル変換回路の構成を示す回路図である。図１２を参照して、このレベル変換回路１２００は、図１１に示されたレベル変換回路１１００の構成に加えてＣＶＳＬ回路１２０１がＮチャネルＭＯＳトランジスタ４０２および４０３を含む。換言すれば、このレベル変換回路１２００では図４に示されたレベル変換回路４００の構成に加えて、ＣＶＳＬ回路１２０１が切換回路１００２を含む。
【００５６】
この実施の形態１１によるレベル変換回路１２００はＮチャネルＭＯＳトランジスタ４０２および４０３を含むので、ＮチャネルＭＯＳトランジスタ１０７および１０８のソースおよびドレイン間の電圧が緩和される。また、このレベル変換回路１２００は切換回路１００２を含むので、動作モードによって正論理と負論理とが切換えられる。
なお、ＰチャネルＭＯＳトランジスタ１００３および１００４あるいはＰチャネルＭＯＳトランジスタ１００５および１００６がＰチャネルＭＯＳトランジスタ１０９および１１０のソースおよびドレイン間の電圧を緩和するので、ＰチャネルＭＯＳトランジスタ３０２および３０３は省略されてもよい。
【００５７】
［実施の形態１２］
図１３は、この発明の実施の形態１２によるレベル変換回路の構成を示す回路図である。図１３を参照して、このレベル変換回路１３００は、図１２に示されたレベル変換回路１０００の極性が反転されたものである。すなわち、レベル変換回路１３００では図５に示されたレベル変換回路５００の構成に加えて、ＣＶＳＬ回路１３０１が切換回路１３０２を含む。
この切換回路１３０２は、ＮチャネルＭＯＳトランジスタ５０９のドレインがノード５０５に接続されかつＮチャネルＭＯＳトランジスタ５１０のドレインがノード５０６に接続された第１の状態と、ＮチャネルＭＯＳトランジスタ５０９のドレインがノード５０６に接続されかつＮチャネルＭＯＳトランジスタ５１０のドレインがノード５０５に接続された第２の状態とを論理切換信号ＸＯＲに応答して切換える。
【００５８】
この切換回路１３０２はより具体的には、ＮチャネルＭＯＳトランジスタ１３０３〜１３０６と、インバータ１３０７とを含む。ＮチャネルＭＯＳトランジスタはノード５０５とＮチャネルＭＯＳトランジスタ５０９のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。ＮチャネルＭＯＳトランジスタ１３０４はノード５０６とＮチャネルＭＯＳトランジスタ５１０のドレインとの間に接続され、論理切換信号ＸＯＲと相補的な信号に応答してオン／オフになる。ＮチャネルＭＯＳトランジスタ１３０５はノード５０６とＮチャネルＭＯＳトランジスタ５０９のドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。ＮチャネルＭＯＳトランジスタ１３０６はノード５０５とＮチャネルＭＯＳトランジスタ５１０のドレインとの間に接続され、論理切換信号ＸＯＲに応答してオン／オフになる。
【００５９】
この実施の形態１２によるレベル変換回路１３００は切換回路１３０２を含むので、動作モードによって正論理と負論理とが切換えられる。
また、このレベル変換回路１３００はＮチャネルＭＯＳトランジスタ１３０３〜１３０６を含むので、ＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧が緩和される。
［実施の形態１３］
図１４は、この発明の実施の形態１３によるレベル変換回路の構成を示す回路図である。図１４を参照して、このレベル変換回路１４００は、図１３に示されたレベル変換回路１３００の構成に加えて、ＣＶＳＬ回路１４０１がＮチャネルＭＯＳトランジスタ６０２および６０３を含む。換言すると、このレベル変換回路１４００は図６に示されたレベル変換回路６００の構成に加えて、切換回路１３０２を含む。
【００６０】
この実施の形態１３によるレベル変換回路１４００は切換回路１３０２を含むので、動作モードによって正論理と負論理とが切換えられる。
また、このレベル変換回路１４００はＮチャネルＭＯＳトランジスタ６０２および６０３を含むので、ＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧がより緩和される。
［実施の形態１４］
図１５は、この発明の実施の形態１４によるレベル変換回路の構成を示す回路図である。図１５を参照して、このレベル変換回路１５００では、図１４に示されたレベル変換回路１４００の構成に加えて、ＣＶＳＬ回路１５０１がＰチャネルＭＯＳトランジスタ７０２および７０３を含む。換言すると、このレベル変換回路１５００は図７に示されたレベル変換回路７００の構成に加えて、ＣＶＳＬ回路１５０１が切換回路１３０２を含む。
【００６１】
この実施の形態１４によるレベル変換回路１５００は切換回路１３０２を含むので、動作モードによって正論理と負論理とが切換えられる。
また、このレベル変換回路１５００はＰチャネルＭＯＳトランジスタ７０２および７０３を含むので、ＰチャネルＭＯＳトランジスタ５０７および５０８のソースおよびドレイン間の電圧が緩和される。
なお、ＮチャネルＭＯＳトランジスタ１３０３〜１３０６がＮチャネルＭＯＳトランジスタ５０９および５１０のソースおよびドレイン間の電圧を緩和するので、ＮチャネルＭＯＳトランジスタ６０２および６０３は省略されてもよい。
【００６２】
以上、この発明の実施の形態を詳述したが、この発明の範囲は上述した実施の形態によって限定されるものではなく、この発明はその趣旨を逸脱しない範囲内で当業者の知識に基づき種々の改良、修正、変形などを加えて形態で実施し得るものである。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるレベル変換回路の構成を示す回路図である。
【図２】 図１に示されたレベル変換回路を含むブロック図である。
【図３】 この発明の実施の形態２によるレベル変換回路の構成を示す回路図である。
【図４】 この発明の実施の形態３によるレベル変換回路の構成を示す回路図である。
【図５】 この発明の実施の形態４によるレベル変換回路の構成を示す回路図である。
【図６】 この発明の実施の形態５によるレベル変換回路の構成を示す回路図である。
【図７】 この発明の実施の形態６によるレベル変換回路の構成を示す回路図である。
【図８】 この発明の実施の形態７によるレベル変換回路の構成を示す回路図である。
【図９】 この発明の実施の形態８によるレベル変換回路の構成を示す回路図である。
【図１０】 この発明の実施の形態９によるレベル変換回路の構成を示す回路図である。
【図１１】 この発明の実施の形態１０によるレベル変換回路の構成を示す回路図である。
【図１２】 この発明の実施の形態１１によるレベル変換回路の構成を示す回路図である。
【図１３】 この発明の実施の形態１２によるレベル変換回路の構成を示す回路図である。
【図１４】 この発明の実施の形態１３によるレベル変換回路の構成を示す回路図である。
【図１５】 この発明の実施の形態１４によるレベル変換回路の構成を示す回路図である。
【図１６】 従来のレベル変換回路の構成の一例を示す回路図である。
【符号の説明】
１００，３００，４００，５００，６００，７００，８００，９００，１０００，１１００，１２００，１３００，１４００，１５００ レベル変換回路、１０３，１０４，３０１，４０１，５０１，５０２，６０１，７０１，８０１，９０１，１００１，１１０１，１２０１，１３０１，１４０１，１５０１ ＣＶＳＬ回路、１０５，１０６，１１２，１１３，５０５，５０６，５１２，５１３ノード、１００２，１３０２ 切換回路。
Claims (7)
- 第１の電圧と前記第１の電圧と異なる第２の電圧とを受け、かつ電圧切換信号に応答して前記第１および第２の電圧を選択的に出力する第１のカスケード電圧切換論理回路、および
前記第１および第２の電圧と異なる第３の電圧と前記第１の電圧とを受け、かつ前記第１のカスケード電圧切換論理回路から出力された電圧に応答して前記第１および第３の電圧を選択的に出力する第２のカスケード電圧切換論理回路を備え、
前記第１のカスケード電圧切換論理回路は、
第１のノード、
第２のノード、
前記第１の電圧を受けるソースと、前記第１のノードに接続されたドレインと、前記第２のノードに接続されたゲートとを有する第１のＭＯＳトランジスタ、
前記第１の電圧を受けるソースと、前記第２のノードに接続されたドレインと、前記第１のノードに接続されたゲートとを有する第２のＭＯＳトランジスタ、
前記第２の電圧を受けるソースと、前記第１のノードに接続されたドレインとを有し、かつ前記電圧切換信号に応答してオン／オフになる第３のＭＯＳトランジスタ、および
前記第２の電圧を受けるソースと、前記第２のノードに接続されたドレインとを有し、かつ前記第３のＭＯＳトランジスタと相補的にオン／オフになる第４のＭＯＳトランジスタを含み、
前記第２のカスケード電圧切換論理回路は、
第３のノード、
第４のノード、
前記第３の電圧を受けるソースと、前記第３のノードに接続されたドレインと、前記第４のノードに接続されたゲートとを有する第５のＭＯＳトランジスタ、
前記第３の電圧を受けるソースと、前記第４のノードに接続されたドレインと、前記第３のノードに接続されたゲートとを有する第６のＭＯＳトランジスタ、
前記第１の電圧を受けるソースと、前記第３のノードに接続されたドレインと 、前記第１のノードに接続されたゲートとを有する第７のＭＯＳトランジスタ、および
前記第１の電圧を受けるソースと、前記第４のノードに接続されたドレインと、前記第２のノードに接続されたゲートとを有する第８のＭＯＳトランジスタを含む、レベル変換回路。 - 前記第３および第４のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する第１の電圧緩和手段をさらに備える、請求項１に記載のレベル変換回路。
- 前記第１および第２のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する第２の電圧緩和手段をさらに備える、請求項１に記載のレベル変換回路。
- 前記第７および第８のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する第３の電圧緩和手段をさらに備える、請求項１に記載のレベル変換回路。
- 前記第５および第６のＭＯＳトランジスタのソースおよびドレイン間の電圧を緩和する第４の電圧緩和手段をさらに備える、請求項１に記載のレベル変換回路。
- 第１のノード、
第２のノード、
第１の電圧を受けるソースと、前記第１のノードに接続されたドレインと、前記第２のノードに接続されたゲートとを有する第１のＭＯＳトランジスタ、
前記第１の電圧を受けるソースと、前記第２のノードに接続されたドレインと、前記第１のノードに接続されたゲートとを有する第２のＭＯＳトランジスタ、
第２の電圧を受けるソースを有し、かつ電圧切換信号に応答してオン／オフになる第３のＭＯＳトランジスタ、
前記第２の電圧を受けるソースを有し、かつ前記第３のＭＯＳトランジスタと相補的にオン／オフになる第４のＭＯＳトランジスタ、
前記第３のＭＯＳトランジスタのドレインが前記第１のノードに接続されかつ前記第４のＭＯＳトランジスタのドレインが前記第２のノードに接続された第１の状態と前記第３のＭＯＳトランジスタのドレインが前記第２のノードに接続されかつ前記第４のＭＯＳトランジスタのドレインが前記第１のノードに接続された第２の状態とを論理切換信号に応答して切換える切換手段、
第３のノード、
第４のノード、
第３の電圧を受けるソースと、前記第３のノードに接続されたドレインと、前記第４のノードに接続されたゲートとを有する第５のＭＯＳトランジスタ、
前記第３の電圧を受けるソースと、前記第４のノードに接続されたドレインと、前記第３のノードに接続されたゲートとを有する第６のＭＯＳトランジスタ、
前記第１の電圧を受けるソースと、前記第３のノードに接続されたドレインと、前記第１のノードに接続されたゲートとを有する第７のＭＯＳトランジスタ、および
前記第１の電圧を受けるソースと、前記第４のノードに接続されたドレインと、前記第２のノードに接続されたゲートとを有する第８のＭＯＳトランジスタを備える、レベル変換回路。 - 前記切換手段は、
前記第１のノードと前記第３のＭＯＳトランジスタのドレインとの間に接続され、前記論理切換信号に応答してオン／オフになる第９のＭＯＳトランジスタ、
前記第２のノードと、前記第４のＭＯＳトランジスタのドレインとの間に接続され、前記第９のＭＯＳトランジスタがオンになるときオンになり、前記第９のＭＯＳトランジスタがオフになるときオフになる第１０のＭＯＳトランジスタ、
前記第２のノードと、前記第３のＭＯＳトランジスタのドレインとの間に接続され、前記第９のＭＯＳトランジスタがオンになるときオフになり、前記第９のＭＯＳトランジスタがオフになるときオンになる第１１のＭＯＳトランジスタ、および
前記第１のノードと、前記第４のＭＯＳトランジスタのドレインとの間に接続され、前記第１１のＭＯＳトランジスタがオンになるときオンになり、前記第１１のＭＯＳトランジスタがオフになるときオフになる第１２のＭＯＳトランジスタを含む、請求項６に記載のレベル変換回路。
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