JP3962953B2 - レベルシフト回路及び該レベルシフト回路を備えた信号出力回路 - Google Patents

レベルシフト回路及び該レベルシフト回路を備えた信号出力回路 Download PDF

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Description

本発明は、レベルシフト回路及び該レベルシフト回路を備えた信号出力回路に関し、特に、画像表示装置や画像読取装置の周辺回路として設けられる駆動回路の出力部に適用可能なレベルシフト回路、及び、該レベルシフト回路を備えた信号出力回路に関する。
従来、画像表示装置や画像読取装置の周辺回路として設けられる駆動回路の出力部の信号出力回路には、表示画素や読取画素（フォトセンサ）を駆動するための所定の電圧振幅を有する駆動電圧を生成するためのレベルシフト回路が用いられている。このような駆動回路において、駆動回路のＩＣチップ化や、表示パネルやセンサパネルの基板への一体形成に対応するために、薄膜トランジスタからなる回路構成が適用されることがあり、その場合、レベルシフト回路を含む信号出力回路においても、薄膜トランジスタからなる回路構成が適用される。
図５は、従来技術におけるレベルシフト回路の一構成例を示す等価回路図である。
従来技術におけるレベルシフト回路は、例えば、図５に示すように、高電位電源から供給される高電位電圧Ｖddと低電位電源から供給される低電位電圧Ｖss間に、ｐチャネル型の薄膜トランジスタＴｐ１０１とｎチャネル型の薄膜トランジスタＴｎ１０２の電流路を互いに直列に接続した入力側のＣＭＯＳインバータと、ｐチャネル型の薄膜トランジスタＴｐ１０３とｎチャネル型の薄膜トランジスタＴｎ１０４の電流路を互いに直列に接続した出力側のＣＭＯＳインバータと、を直列に接続した回路構成（図では、初段のＣＭＯＳインバータの出力接点を次段のＣＭＯＳインバータの入力接点接続した回路）を有している。
このようなレベルシフト回路において、入力側のＣＭＯＳインバータを構成する薄膜トランジスタＴｐ１０１及びＴｎ１０２の各ゲート端子に共通に接続された入力端子Ｔinに、所定の電圧振幅を有する入力信号ＩＮを供給することにより、出力側のＣＭＯＳインバータを構成する薄膜トランジスタＴｐ１０３及びＴｎ１０４の接続接点に設けられた出力端子Ｔoutから、上記入力信号ＩＮよりも大きな電圧振幅を有する出力信号ＯＵＴが出力される。ここで、出力信号ＯＵＴの電圧振幅は、特に出力側のＣＭＯＳインバータを構成する薄膜トランジスタＴｐ１０３及びＴｎ１０４の各々のトランジスタサイズ（チャネルサイズ）を適宜設定することにより任意に設定することができる。
そして、このようなレベルシフト回路を含む信号出力回路を備える駆動回路を構成する各薄膜トランジスタとしては、一般に、ポリシリコンからなる半導体を用いた薄膜トランジスタ（以下、「ポリシリコン薄膜トランジスタ」と略記する）、あるいは、アモルファスシリコンからなる半導体を用いた薄膜トランジスタ（以下、「アモルファスシリコン薄膜トランジスタ」と略記する）を適用することができる。
なお、図５に示したようなレベルシフト回路については、例えば、特許文献１等にその構成及び動作が詳しく記載され、また、ポリシリコン薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタを適用したレベルシフト回路（電圧レベルシフタ）については、例えば、特許文献２等に詳しく記載されている。
特開２００２−２６７１５号公報 （第２頁、図５） 特開２０００−２８６６９４号公報 （第４頁〜第５頁、図９）
しかしながら、従来技術に示したようなレベルシフト回路においては、以下に示すような問題を有していた。
すなわち、上述したようなレベルシフト回路を、画像表示装置や画像読取装置の駆動回路の出力部の信号出力回路に適用する場合、表示画素（表示パネル）や読取画素（センサパネル）の仕様に応じた電圧振幅を有する駆動電圧（駆動信号）を生成する必要がある。ここで、画像表示装置や画像読取装置によっては、表示画素や読取画素を駆動するために、例えば、数十Ｖ程度の電圧振幅を有する駆動信号を、信号出力回路のレベルシフト回路において生成して出力する必要があるものがある。
しかしながら、信号出力回路を含む駆動回路をポリシリコン薄膜トランジスタを用いて構成した場合においては、オン電流が比較的大きく、電子移動度が比較的大きいため、比較的良好な動作速度を有する信号出力回路を得ることができるが、信号出力回路のレベルシフト回路において、ポリシリコン薄膜トランジスタの絶縁耐圧が比較的低いため、上述したような数十Ｖの電圧振幅（電圧変化）に耐えきれず、素子破壊が生じる可能性があるという問題を有していた。
一方、信号出力回路を含む駆動回路をアモルファスシリコン薄膜トランジスタを用いて構成した場合においては、ポリシリコン薄膜トランジスタを用いた場合に比較して、アモルファスシリコン薄膜トランジスタの絶縁耐圧が比較的高いため、信号出力回路のレベルシフト回路において、上述した数十Ｖの電圧変化に対して素子破壊の発生を抑制することができるものの、素子抵抗（チャネル抵抗）が比較的高いためにオン電流が小さく、電子移動度が低いため、信号出力回路の動作速度が遅くなるという問題を有していた。
そこで、本発明は、上述した問題点に鑑み、比較的大きな電圧振幅を有する出力信号を生成する場合であっても、適度な動作速度を有するとともに、絶縁耐圧を比較的高く設定することができるレベルシフト回路を提供し、以て、適切な電圧範囲を有する出力信号を出力することができる信号出力回路を提供することを目的とする。
請求項１記載の発明は、第１の電圧振幅を有する入力信号を、該第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号に変換して出力するレベルシフト回路において、少なくとも、二つの入力端子を有し、一方の前記入力端子に前記入力信号が入力され、他方の前記入力端子に前記入力信号の逆相信号が入力され、前記入力信号の反転信号を生成する入力段のインバータ回路と、二つの入力端子を有し、一方の前記入力端子に前記入力信号に基づく信号電圧が入力され、他方の前記入力端子に前記入力段のインバータ回路から出力される前記反転信号が入力され、前記第２の電圧振幅を有する前記出力信号を生成する出力段のインバータ回路と、前記出力段のインバータ回路の前記一方の入力端子と前記出力端子間に設けられ、前記入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路の前記一方の入力端子に入力される前記信号電圧を昇圧する手段と前記入力段のインバータ回路の前記一方の入力端子と前記出力段のインバータ回路の前記一方の入力端子との間に設けられ、前記昇圧手段において保持された前記電荷の移動を妨げるスイッチング素子と、を備えるブートストラップ回路部と、を有し、前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有するアモルファスシリコンからなる半導体を用いた薄膜トランジスタをスイッチング素子として備えていることを特徴とする。
請求項２記載の発明は、請求項１記載のレベルシフト回路において、前記入力段のインバータ回路は、少なくとも第１の電源電圧及び第２の電源電圧間に電流路が直列に接続され、前記入力信号の逆相信号が制御端子に入力される第１のスイッチング素子及び前記入力信号が制御端子に入力される第２のスイッチング素子を備えて、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続接点に前記反転信号を出力電圧として出力し、前記出力段のインバータ回路は、少なくとも前記第１の電源電圧及び前記第２の電源電圧間に電流路が直列に接続され、前記入力信号に基づく信号電圧が制御端子に入力される第３のスイッチング素子及び前記出力電圧が制御端子に入力される第４のスイッチング素子を備えて、前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点に前記出力信号を出力し、前記ブートストラップ回路部は、少なくとも前記第３のスイッチング素子の制御端子と前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点との間に設けられ、前記電圧成分を保持する容量素子と、前記第３のスイッチング素子の制御端子に接続され、前記容量素子に保持された電荷の移動を妨げる第５のスイッチング素子と、を備えていることを特徴とする。
請求項３記載の発明は、請求項２記載のレベルシフト回路において、前記第５のスイッチング素子は、電流路の一端に前記入力信号が入力され、該電流路の他端に前記第３のスイッチング素子の制御端子が接続され、制御端子が前記第１の電源電圧に接続されていることを特徴とする。
請求項４記載の発明は、請求項２又は３記載のレベルシフト回路において、前記容量素子は、前記第３のスイッチング素子の制御端子と電流端子間に形成される寄生容量であることを。
請求項５記載の発明は、請求項１乃至４のいずれかに記載のレベルシフト回路において、前記第１の電源電圧は、高電位電圧、前記第２の電源電圧は、低電位電圧であり、前記第１乃至第５のスイッチング素子は、ｎチャネル型のアモルファスシリコンからなる半導体を用いた薄膜トランジスタであることを特徴とする。
請求項６記載の発明は、請求項１乃至４のいずれかに記載のレベルシフト回路において、前記第１の電源電圧は、低電位電圧、前記第２の電源電圧は、高電位電圧であり、前記第１乃至第５のスイッチング素子は、ｐチャネル型のアモルファスシリコンからなる半導体を用いた薄膜トランジスタであることを特徴とする。
請求項７記載の発明は、所定の電圧振幅を有する出力信号を生成して出力する信号出力回路において、少なくとも、ポリシリコンからなる半導体を用いた薄膜トランジスタをスイッチング素子として備えた信号生成部と、単一のチャネル極性を有するアモルファスシリコンからなる半導体を用いた薄膜トランジスタをスイッチング素子として備えた信号出力部と、を有し、前記信号出力部は、二つの入力端子を有し、一方の前記入力端子に前記信号生成部により生成される信号が入力信号として入力され、他方の前記入力端子に前記入力信号の逆相信号が入力され、前記入力信号の反転信号を生成する入力段のインバータ回路と、二つの入力端子を有し、一方の前記入力端子に前記入力信号に基づく信号電圧が入力され、他方の前記入力端子に前記入力段のインバータ回路から出力される前記反転信号が入力され、前記第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、前記出力段のインバータ回路の前記一方の入力端子と前記出力端子間に設けられ、前記入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路の前記一方の入力端子に入力される前記信号電圧を昇圧する手段と前記入力段のインバータ回路の前記一方の入力端子と前記出力段のインバータ回路の前記一方の入力端子との間に設けられ、前記昇圧手段において保持された前記電荷の移動を妨げるスイッチング素子と、を備えるブートストラップ回路部と、を備えていることを特徴とする。
請求項８記載の発明は、請求項７記載の信号出力回路において、前記信号出力部は、前記入力信号の有する第１の電圧振幅を、該第１の電圧振幅よりも大きい第２の電圧振幅に変換して前記出力信号として出力することを特徴とする。
請求項９記載の発明は、請求項７記載の信号出力回路において、前記信号出力部における前記入力段のインバータ回路は、少なくとも第１の電源電圧及び第２の電源電圧間に電流路が直列に接続され、前記入力信号の逆相信号が制御端子に入力される第１のスイッチング素子及び前記入力信号が制御端子に入力される第２のスイッチング素子を備えて、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続接点に前記反転信号を出力電圧として出力し、前記出力段のインバータ回路は、少なくとも前記第１の電源電圧及び前記第２の電源電圧間に電流路が直列に接続され、前記入力信号に基づく信号電圧が制御端子に入力される第３のスイッチング素子及び前記出力電圧が制御端子に入力される第４のスイッチング素子を備えて、前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点に前記出力信号を出力し、前記ブートストラップ回路部は、少なくとも前記第３のスイッチング素子の制御端子と前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点との間に設けられ、前記電圧成分を保持する容量素子と、前記第３のスイッチング素子の制御端子に接続され、前記容量素子に保持された電荷の移動を妨げる第５のスイッチング素子と、を備えていることを特徴とする。
請求項１０記載の発明は、請求項９記載の信号出力回路において、前記第５のスイッチング素子は、電流路の一端に前記入力信号が入力され、該電流路の他端に前記第３のスイッチング素子の制御端子が接続され、制御端子が前記第１の電源電圧に接続されていることを特徴とする。
すなわち、本発明に係るレベルシフト回路は、例えば、比較的小さい電圧振幅（例えば、十数Ｖ程度）を有する入力信号を、比較的大きい電圧振幅（例えば、数十Ｖ程度）を有する出力信号を生成して、電圧振幅の大きい駆動信号を必要とする負荷に出力するレベルシフト回路であって、少なくとも、第１の電源電圧（例えば、高電位電圧）及び第２の電源電圧（例えば、低電位電圧）間に直列に接続された第１及び第２のスイッチング素子（薄膜トランジスタ）を備え、各スイッチング素子の制御端子（ゲート端子）に、入力信号及び該入力信号の逆相信号が個別に入力される入力段のインバータ回路と、第１の電源電圧及び第２の電源電圧間に直列に接続された第３及び第４のスイッチング素子（薄膜トランジスタ）を備え、各スイッチング素子の制御端子に、入力信号に基づく信号電圧及び上記入力段のインバータ回路からの出力電圧が個別に入力される出力段のインバータ回路と、入力信号と上記出力段のインバータ回路の出力信号との電位差を電圧成分として保持し、上記第３のスイッチング素子の制御端子に入力される信号電圧を、ブートストラップ現象を用いて昇圧するブートストラップ回路部（容量素子、第５のスイッチング素子）と、を有している。
ここで、本発明においては、特に、レベルシフト回路を構成する各スイッチング素子が、単一のチャネル極性（ｎチャネル型もしくはｐチャネル型）を有するアモルファスシリコン薄膜トランジスタにより構成されている。
このような構成を有することにより、小さな電圧振幅（例えば、０〜＋１５Ｖ）を有する入力信号に基づいて、入力段のインバータ回路（第１及び第２の薄膜トランジスタ）により生成される出力電圧のハイレベル側の信号電圧が低い場合であっても、ブートストラップ回路部（容量素子、第５のスイッチング素子）により、出力段のインバータ回路（特に、第３の薄膜トランジスタ）に入力される信号電圧を、出力信号の電圧上昇に伴って、容量素子に保持された電圧成分に相当する電位差分、上乗せした電圧に昇圧することができるので、第３の薄膜トランジスタを略飽和状態でオン動作させることができ、第１の電源電圧（高電位電圧）及び第２の電源電圧（低電位電圧）に近似する、所望の電圧振幅（例えば、−１５〜＋１５Ｖ）を有する出力信号を生成することができる。
ここで、アモルファスシリコン薄膜トランジスタは、絶縁耐圧がポリシリコン等の他の半導体を用いた薄膜トランジスタに比較して高いので、上述したような数十Ｖの大きな電圧振幅を有する出力信号を、素子破壊を生じることなく、良好に生成、出力することができる。
また、本発明に係るレベルシフト回路を備えた信号生成回路においては、上述したようなアモルファスシリコン薄膜トランジスタを用いて構成したレベルシフト回路を、ポリシリコン薄膜トランジスタを用いて構成した信号生成部の後段に出力段（信号出力部）として接続することにより、前段の信号生成部においては、ポリシリコン薄膜トランジスタの素子抵抗が比較的低いので、信号生成動作を迅速に実行することができ、一方、後段の信号出力部（レベルシフト回路）においては、アモルファスシリコン薄膜トランジスタを用いているため、アモルファスシリコン薄膜トランジスタの高い耐圧特性により比較的大きな電圧振幅（数十Ｖ）を有する出力信号を良好に生成することができるので、全体として適度な動作速度を有するとともに、適切な電圧範囲を有する出力信号を素子破壊を生じることなく出力することができる信号出力回路を実現することができる。
以下、本発明に係るレベルシフト回路及び該レベルシフト回路を備えた信号出力回路について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
図１は、本発明に係るレベルシフト回路の第１の実施形態を示す等価回路図である。ここで、上述した従来技術に示したレベルシフト回路と同等の構成については、同等又は同一の符号を付して説明する。
図１に示すように、本実施形態に係るレベルシフト回路１０Ａは、例えば、高電位電圧（第１の電源電圧）Ｖddが印加される電圧端子Ｔvdと接点Ｎ１１との間に電流路（ソース−ドレイン端子）が接続され、制御端子（ゲート端子）が入力信号ＩＮ＋の逆相信号（入力信号ＩＮ−）が印加される入力端子Ｔinaに接続されたｎチャネル型の薄膜トランジスタ（第１のスイッチング素子）Ｔｒ１１と、接点Ｎ１１と低電位電圧（第２の電源電圧）Ｖssが印加される電圧端子Ｔvsとの間に電流路が接続され、制御端子が入力信号ＩＮ＋が印加される入力端子Ｔinbに接続されたｎチャネル型の薄膜トランジスタ（第２のスイッチング素子）Ｔｒ１２と、入力端子Ｔinbと接点Ｎ１２との間に電流路が接続され、制御端子が電圧端子Ｔvdに接続されたｎチャネル型の薄膜トランジスタ（第５のスイッチング素子）Ｔｒ１５と、電圧端子Ｔvdと接点Ｎ１３（出力端子Ｔout）との間に電流路が接続され、制御端子が接点Ｎ１２に接続されたｎチャネル型の薄膜トランジスタ（第３のスイッチング素子）Ｔｒ１３と、接点Ｎ１３と電圧端子Ｔvsとの間に電流路が接続され、制御端子が接点Ｎ１１に接続されたｎチャネル型の薄膜トランジスタ（第４のスイッチング素子）Ｔｒ１４と、接点Ｎ１２と接点Ｎ１３との間に接続されたコンデンサ（容量素子）Ｃbsと、接点Ｎ１３に接続された出力端子Ｔoutと、を備えた構成を有している。
すなわち、本実施形態に係るレベルシフト回路において、薄膜トランジスタＴｒ１１及びＴｒ１２は、高電位電圧Ｖddと低電位電圧Ｖssとの間に直列に接続され、かつ、薄膜トランジスタＴｒ１１に入力信号ＩＮ＋の逆相信号（入力信号ＩＮ−）が、また、薄膜トランジスタＴｒ１２に入力信号ＩＮ＋が同時に印加されるように構成された、入力段のインバータ回路を構成し、薄膜トランジスタＴｒ１３及びＴｒ１４は、高電位電圧Ｖddと低電位電圧Ｖssとの間に直列に接続され、かつ、薄膜トランジスタＴｒ１３に接点Ｎ１２の電位が、また、薄膜トランジスタＴｒ１４に接点１１の電位（入力段のインバータ回路の出力電位であって入力信号ＩＮ＋の反転信号となる；後述するように、接点Ｎ１２の電位の略逆相となる）が同時に印加されるように構成された、出力段のインバータ回路を構成している。
ここで、各薄膜トランジスタＴｒ１１〜Ｔｒ１５は、いずれもアモルファスシリコン薄膜トランジスタであり、例えば、単一の絶縁性基板上に形成されている。
次いで、上述した回路構成を有するレベルシフト回路の動作について説明する。
図２は、本実施形態に係るレベルシフト回路の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。ここでは、上述したレベルシフト回路１０Ａにおいて、高電位電圧Ｖddが＋１５Ｖ、低電位電圧Ｖssが−１８Ｖに設定され、０〜１５Ｖの電圧振幅（第１の電圧振幅）を有する入力信号ＩＮ＋を、上記レベルシフト回路１０Ａにより、−１５〜＋１５Ｖの電圧振幅（第２の電圧振幅）を有する出力信号ＯＵＴに変換して出力する場合について説明する。
まず、入力段のインバータ回路について、その動作特性を説明すると、図２に示すように、入力端子Ｔinbに入力信号ＩＮ＋としてハイレベル（＝＋１５Ｖ）が入力されるとともに、入力端子Ｔinaに入力信号ＩＮ＋の逆相となるローレベル（＝０Ｖ）の入力信号ＩＮ−が入力されると、図１に示したレベルシフト回路１０Ａの薄膜トランジスタＴｒ１２がオン動作するとともに、薄膜トランジスタＴｒ１１がオフ動作する。これにより、接点Ｎ１１は、薄膜トランジスタＴｒ１２を介して電圧端子Ｔvs（低電位電圧Ｖss＝−１８Ｖ）に接続され、その電位Ｖn11は、薄膜トランジスタＴｒ１２の導通抵抗（オン抵抗）分高い電圧になるものの、充分低い信号電圧（概ね−１３Ｖ）を有するローレベルに設定される。
一方、入力端子Ｔinbに入力信号ＩＮ＋としてローレベル（＝０Ｖ）が入力されるとともに、入力端子Ｔinaに入力信号ＩＮ＋の逆相となるハイレベル（＝＋１５Ｖ）の入力信号ＩＮ−が入力されると、薄膜トランジスタＴｒ１１がオン動作するとともに、薄膜トランジスタＴｒ１２がオフ動作する。これにより、接点Ｎ１１は、薄膜トランジスタＴｒ１１を介して電圧端子Ｔvd（高電位電圧Ｖdd＝＋１５Ｖ）に接続され、その電位Ｖn11は、薄膜トランジスタＴｒ１１の導通抵抗分低い電圧を有するハイレベルに設定される。ここで、アモルファスシリコン薄膜トランジスタの回路特性上、高電位電圧Ｖdd側に接続された薄膜トランジスタＴｒ１１の導通抵抗は比較的大きく、小さく設定することが困難であるため、接点Ｎ１１電位Ｖn11は、ハイレベルでありながら、図２に示すように、概ね＋３〜＋４Ｖ程度の極めて低い電圧しか得られない。
このように、図１に示したレベルシフト回路１０Ａにおいては、入力段のインバータ回路（薄膜トランジスタＴｒ１１、Ｔｒ１２）の出力電圧（接点Ｎ１１の電位Ｖn11）は、ハイレベル側の電圧が低く、充分な電圧振幅を有していない。そこで、本実施形態においては、以下に示すように、入力段のインバータ回路の出力電圧を、出力段のインバータ回路に入力（印加）することにより、入力信号と同相となる出力信号を生成するとともに、その電圧振幅を拡大する構成を備える。
すなわち、出力段のインバータ回路において、上記入力段のインバータ回路の出力電圧（接点Ｎ１１の電位Ｖn11）がハイレベル（概ね＋３〜＋４Ｖ）のとき、薄膜トランジスタＴｒ１４がオン動作して、接点Ｎ１３（出力端子Ｔout）が、薄膜トランジスタＴｒ１４を介して電圧端子Ｔvs（低電位電圧Ｖss＝−１８Ｖ）に接続され、その電位（出力信号ＯＵＴ）は、薄膜トランジスタＴｒ１４の導通抵抗分高い電圧になるものの、所望の信号電圧（所望の電圧振幅−１５〜＋１５Ｖの、下限側の電圧である−１５Ｖ；ローレベル）に設定される。
ここで、出力段のインバータ回路において、薄膜トランジスタＴｒ１３のゲート端子（接点Ｎ１２）には、高電位電圧Ｖdd（＝＋１５Ｖ）が常時ゲート端子に印加されることにより所定の導通状態を維持している薄膜トランジスタＴｒ１５を介して、入力信号ＩＮ＋の信号電圧が印加されるので、上記入力段のインバータ回路の出力電圧（接点Ｎ１１の電位Ｖn11）がハイレベルとなるタイミング（入力信号ＩＮ＋がローレベルベルとなるタイミング）では、図２に示すように、その電位Ｖn12は、概ね０Ｖのローレベルに設定される。これにより、接点Ｎ１２とＮ１３間に生じた電位差が、コンデンサＣbsに電圧成分として保持される。ここで、コンデンサＣbsに保持された電荷は、薄膜トランジスタＴｒ１５の導通抵抗により移動が妨げられるため、上記電位差に応じた電圧成分がコンデンサＣbsに良好に保持される。
次いで、上記入力段のインバータ回路の出力電圧（接点Ｎ１１の電位Ｖn11）がローレベル（概ね−１３Ｖ）になると、薄膜トランジスタＴｒ１４がオフ動作するとともに、薄膜トランジスタＴｒ１３のゲート端子（接点Ｎ１２）に、ハイレベル（＋１５Ｖ）の入力信号ＩＮ＋に基づく電圧が印加されることにより、薄膜トランジスタＴｒ１３がオン動作して、接点Ｎ１３（出力端子Ｔout）が薄膜トランジスタＴｒ１３を介して電圧端子Ｔvd（高電位電圧Ｖdd＝＋１５Ｖ）に接続される。
これにより、接点Ｎ１３の電位（出力信号ＯＵＴ）は、薄膜トランジスタＴｒ１３の導通抵抗分低い電圧が印加されるが、この接点Ｎ１３の電位の上昇に伴って、薄膜トランジスタＴｒ１３のゲート端子（接点Ｎ１２）には、図２に示すように、該接点Ｎ１３の電位に上記コンデンサＣbsに保持された電圧成分に相当する電位差が上乗せされた電圧（概ね２５〜２７Ｖ）が生じて（ブートストラップ現象）、薄膜トランジスタＴｒ１３が略飽和状態でオン動作するので、出力信号ＯＵＴとして高電位電圧Ｖdd（＝＋１５Ｖ）に近似する充分に高い信号電圧（すなわち、所望の電圧振幅−１５〜＋１５Ｖの、上限側の電圧に近似する＋１３〜＋１４Ｖ；ハイレベル）が得られる。
このように、本実施形態に係るレベルシフト回路においては、ｎチャネル型のアモルファスシリコン薄膜トランジスタを適用して、２段のインバータ回路を構成し、かつ、出力段のインバータ回路に印加される一方の信号電圧（ハイレベル）をブートストラップ回路部（薄膜トランジスタＴｒ１５、コンデンサＣbs）を用いて昇圧することにより、入力段のインバータ回路から出力されるハイレベル側の信号電圧が低い場合であっても、出力段のインバータ回路から出力されるハイレベル側の信号電圧を十分高くすることができる。ここで、各薄膜トランジスタＴｒ１１〜Ｔｒ１５は、いずれもアモルファスシリコン薄膜トランジスタにより構成されて高い耐圧を有しているため、数十Ｖの電圧振幅（電圧変化）を有する出力信号であっても、素子破壊を生じることなく、良好に生成、出力することができる。
したがって、このようなアモルファスシリコン薄膜トランジスタを用いて構成したレベルシフト回路を、例えば、ポリシリコン薄膜トランジスタを用いて構成した信号生成回路（例えば、シフトレジスタ回路等；信号生成部）の後段に出力段（信号出力部）として接続することにより、前段の信号生成回路においては、ポリシリコン薄膜トランジスタの素子抵抗が比較的低いので、信号生成動作を迅速に実行することができ、一方、後段のレベルシフト回路においては、アモルファスシリコン薄膜トランジスタを用いているため、高い耐圧特性により比較的大きな電圧振幅（数十Ｖ）を有する出力信号を良好に生成することができるので、全体として適度な動作速度を有するとともに、適切な電圧範囲を有する出力信号を素子破壊を生じることなく出力することができる信号出力回路を実現することができる。
図３は、上述した第１の実施形態に係るレベルシフト回路の他の回路構成例を示す等価回路図である。ここで、上述したレベルシフト回路（図１）と同等の構成については、その説明を省略する。
上述した実施形態においては、出力段のインバータ回路（薄膜トランジスタＴｒ１３、Ｔｒ１４）において、高電位電圧Ｖddが印加される薄膜トランジスタＴｒ１３のゲート端子（接点Ｎ１２）と出力端子Ｔout（接点Ｎ１３）との間に、ブートストラップ回路を構成するコンデンサＣbsを接続した構成を示したが、本構成例においては、図３に示すように、このコンデンサＣbsを省略した回路構成を有している。
すなわち、レベルシフト回路１０Ｂの駆動能力（すなわち、レベルシフト回路により生成された出力信号ＯＵＴが供給される負荷（例えば、従来技術において記載したような表示画素や読取画素）を駆動させるための能力）を向上させるために、薄膜トランジスタＴｒ１３のトランジスタサイズ（チャネル幅）を大きく設計した場合にあっては、当該薄膜トランジスタＴｒ１３のゲート−ソース間に形成される寄生容量Ｃgsも大きくなるので、この寄生容量Ｃgsがある程度大きな容量値を有している場合には、上述した実施形態に示したコンデンサＣbsと同等の機能を有することになり、当該コンデンサＣbsを省略した回路構成であっても、上述した実施形態と同等の作用効果を得ることができる。
＜第２の実施形態＞
次に、本発明に係るレベルシフト回路の第２の実施形態について説明する。
図４は、本発明に係るレベルシフト回路の第２の実施形態を示す等価回路図である。ここで、上述したレベルシフト回路（図１、図３）と同等の構成については、同等又は同一の符号を付してその説明を簡略化または省略する。
上述した第１の実施形態においては、ｎチャネル型のアモルファスシリコン薄膜トランジスタを用いてレベルシフト回路を構成する場合について説明したが、本実施形態においては、ｐチャネル型のアモルファスシリコン薄膜トランジスタを用いた回路構成を有している。
すなわち、図４（ａ）に示すように、本実施形態に係るレベルシフト回路１０Ｃは、入力段及び出力段のインバータ回路が、高電位電圧（第２の電源電圧）Ｖdd及び低電位電圧（第１の電源電圧）Ｖssが供給される電圧端子Ｔvd、Ｔvs間に並列に設けられ、各々ｐチャネル型の薄膜トランジスタＴｒ２２とＴｒ２１、Ｔｒ２４とＴｒ２３が直列に接続された構成を有している。また、入力段及び出力段のインバータ回路の間には、ブートストラップ回路を構成する薄膜トランジスタＴｒ２５とコンデンサＣbsが接続された構成を有している。
ここで、上述した第１の実施形態に示した場合と同様に、出力段のインバータ回路を構成する薄膜トランジスタＴｒ２３のトランジスタサイズが大きく、所定のゲート−ソース間容量（寄生容量）を有している場合には、図４（ｂ）に示すレベルシフト回路１０Ｄのように、コンデンサＣbsを省略した回路構成を適用することもできる。
したがって、本実施形態に係るレベルシフト回路においては、上述した実施形態に示したレベルシフト回路（図１、図３）と薄膜トランジスタの極性が逆になっているものの、電圧端子Ｔvd、Ｔvsとの接続状態も逆になっているので、図２と略同等の信号電圧特性を実現することができる。
なお、本発明に係るレベルシフト回路及び該レベルシフト回路を備えた信号出力回路において生成、出力される出力信号に基づいて動作する負荷（表示画素や読取画素等）については、特に限定するものではないが、要するに、数十Ｖ程度の比較的大きな電圧振幅を有する駆動信号（出力信号）により動作するものであればよく、例えば、絶縁基板上に形成された単一のアモルファスシリコン半導体層（チャネル層）の上方及び下方に個別のゲート電極を形成した、いわゆるダブルゲート型の薄膜トランジスタ構造を有するフォトセンサの駆動制御に良好に適用することができる。
本発明に係るレベルシフト回路の第１の実施形態を示す等価回路図である。 本実施形態に係るレベルシフト回路の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。 第１の実施形態に係るレベルシフト回路の他の回路構成例を示す等価回路図である。 本発明に係るレベルシフト回路の第２の実施形態を示す等価回路図である。 従来技術におけるレベルシフト回路の一構成例を示す等価回路図である。
符号の説明
１０Ａ〜１０Ｄ レベルシフト回路
Ｔｒ１１〜Ｔｒ１５ ｎチャネル型薄膜トランジスタ
Ｔｒ２１〜Ｔｒ２５ ｐチャネル型薄膜トランジスタ
Ｃbs コンデンサ
Ｖdd 高電位電圧
Ｖss 低電位電圧

Claims (10)

  1. 第１の電圧振幅を有する入力信号を、該第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号に変換して出力するレベルシフト回路において、
    少なくとも、
    二つの入力端子を有し、一方の前記入力端子に前記入力信号が入力され、他方の前記入力端子に前記入力信号の逆相信号が入力され、前記入力信号の反転信号を生成する入力段のインバータ回路と、
    二つの入力端子を有し、一方の前記入力端子に前記入力信号に基づく信号電圧が入力され、他方の前記入力端子に前記入力段のインバータ回路から出力される前記反転信号が入力され、前記第２の電圧振幅を有する前記出力信号を生成する出力段のインバータ回路と、
    前記出力段のインバータ回路の前記一方の入力端子と前記出力端子間に設けられ、前記入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路の前記一方の入力端子に入力される前記信号電圧を昇圧する手段と前記入力段のインバータ回路の前記一方の入力端子と前記出力段のインバータ回路の前記一方の入力端子との間に設けられ、前記昇圧手段において保持された前記電荷の移動を妨げるスイッチング素子と、を備えるブートストラップ回路部と、
    を有し、
    前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有するアモルファスシリコンからなる半導体を用いた薄膜トランジスタをスイッチング素子として備えていることを特徴とするレベルシフト回路。
  2. 前記入力段のインバータ回路は、少なくとも第１の電源電圧及び第２の電源電圧間に電流路が直列に接続され、前記入力信号の逆相信号が制御端子に入力される第１のスイッチング素子及び前記入力信号が制御端子に入力される第２のスイッチング素子を備えて、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続接点に前記反転信号を出力電圧として出力し、
    前記出力段のインバータ回路は、少なくとも前記第１の電源電圧及び前記第２の電源電圧間に電流路が直列に接続され、前記入力信号に基づく信号電圧が制御端子に入力される第３のスイッチング素子及び前記出力電圧が制御端子に入力される第４のスイッチング素子を備えて、前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点に前記出力信号を出力し、
    前記ブートストラップ回路部は、少なくとも前記第３のスイッチング素子の制御端子と前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点との間に設けられ、前記電圧成分を保持する容量素子と、前記第３のスイッチング素子の制御端子に接続され、前記容量素子に保持された電荷の移動を妨げる第５のスイッチング素子と、を備えていることを特徴とする請求項１記載のレベルシフト回路。
  3. 前記第５のスイッチング素子は、電流路の一端に前記入力信号が入力され、該電流路の他端に前記第３のスイッチング素子の制御端子が接続され、制御端子が前記第１の電源電圧に接続されていることを特徴とする請求項２記載のレベルシフト回路。
  4. 前記容量素子は、前記第３のスイッチング素子の制御端子と電流端子間に形成される寄生容量であることを請求項２又は３記載のレベルシフト回路。
  5. 前記第１の電源電圧は、高電位電圧、前記第２の電源電圧は、低電位電圧であり、
    前記第１乃至第５のスイッチング素子は、ｎチャネル型のアモルファスシリコンからなる半導体を用いた薄膜トランジスタであることを特徴とする請求項１乃至４のいずれかに記載のレベルシフト回路。
  6. 前記第１の電源電圧は、低電位電圧、前記第２の電源電圧は、高電位電圧であり、
    前記第１乃至第５のスイッチング素子は、ｐチャネル型のアモルファスシリコンからなる半導体を用いた薄膜トランジスタであることを特徴とする請求項１乃至４のいずれかに記載のレベルシフト回路。
  7. 所定の電圧振幅を有する出力信号を生成して出力する信号出力回路において、
    少なくとも、
    ポリシリコンからなる半導体を用いた薄膜トランジスタをスイッチング素子として備えた信号生成部と、
    単一のチャネル極性を有するアモルファスシリコンからなる半導体を用いた薄膜トランジスタをスイッチング素子として備えた信号出力部と、
    を有し、
    前記信号出力部は、
    二つの入力端子を有し、一方の前記入力端子に前記信号生成部により生成される信号が入力信号として入力され、他方の前記入力端子に前記入力信号の逆相信号が入力され、前記入力信号の反転信号を生成する入力段のインバータ回路と、
    二つの入力端子を有し、一方の前記入力端子に前記入力信号に基づく信号電圧が入力され、他方の前記入力端子に前記入力段のインバータ回路から出力される前記反転信号が入力され、前記第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、
    前記出力段のインバータ回路の前記一方の入力端子と前記出力端子間に設けられ、前記入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路の前記一方の入力端子に入力される前記信号電圧を昇圧する手段と前記入力段のインバータ回路の前記一方の入力端子と前記出力段のインバータ回路の前記一方の入力端子との間に設けられ、前記昇圧手段において保持された前記電荷の移動を妨げるスイッチング素子と、を備えるブートストラップ回路部と、
    を備えていることを特徴とする信号出力回路。
  8. 前記信号出力部は、前記入力信号の有する第１の電圧振幅を、該第１の電圧振幅よりも大きい第２の電圧振幅に変換して前記出力信号として出力することを特徴とする請求項７記載の信号出力回路。
  9. 前記信号出力部における前記入力段のインバータ回路は、少なくとも第１の電源電圧及び第２の電源電圧間に電流路が直列に接続され、前記入力信号の逆相信号が制御端子に入力される第１のスイッチング素子及び前記入力信号が制御端子に入力される第２のスイッチング素子を備えて、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続接点に前記反転信号を出力電圧として出力し、
    前記出力段のインバータ回路は、少なくとも前記第１の電源電圧及び前記第２の電源電圧間に電流路が直列に接続され、前記入力信号に基づく信号電圧が制御端子に入力される第３のスイッチング素子及び前記出力電圧が制御端子に入力される第４のスイッチング素子を備えて、前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点に前記出力信号を出力し、
    前記ブートストラップ回路部は、少なくとも前記第３のスイッチング素子の制御端子と前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点との間に設けられ、前記電圧成分を保持する容量素子と、前記第３のスイッチング素子の制御端子に接続され、前記容量素子に保持された電荷の移動を妨げる第５のスイッチング素子と、を備えていることを特徴とする請求項７記載の信号出力回路。
  10. 前記第５のスイッチング素子は、電流路の一端に前記入力信号が入力され、該電流路の他端に前記第３のスイッチング素子の制御端子が接続され、制御端子が前記第１の電源電圧に接続されていることを特徴とする請求項９記載の信号出力回路。
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