JPS5856890B2 - トランジスタカイロ - Google Patents

Description

【発明の詳細な説明】 本発明はトランジスタ回路に関するもので、とくに絶縁
ゲート型電界効果トランジスタ（以下ＩＧＦＥＴと称す
）を用いた信号増巾回路に関するものである。

ＩＧＦＥＴの１種であるＭＯＳ ＦＥＴを用いた回路
は、メモリ回路から演算回路まで各種のものが発表され
用いられている。

最近のＭＯＳ ＦＥＴを用いた回路の特長の１つにＴ
ＴＬ（）ランジスタ・トランジスタ・ロジック）コンパ
ティプルということがとり上げられており、ＭＯＳ Ｆ
ＥＴを用いた回路の入力信号出力信号共にＴＴＬレベル
そのままを用いることができるようになっている。

ＭＯＳ ＦＥＴで構成される回路の内部は一般にＭＯ
Ｓ信号レベルで動作しており、電源電圧に＋１２■を使
用すれば、内部では５■〜ＩＯＶの信号が動作している
。

一方入力信号として受けとる電圧は２．２■〜３．５■
程度の小さなものであり、ＭＯ８回路の入口に当る所で
外部より来るＴＴＬレベルの入力信号をＭＯＳレベルの
信号に増巾する必要がある。

さらにもう一つの問題として、内部では入力信号の真、
補の両方の信号を必要とする場合がある。

入力信号は端子制限の関係から真あるいは補の一方だけ
を与えられる場合が多く、ＭＯ８回路の入口では入力信
号をＴＴＬレベルからＭＯＳレベルに変換すると共に真
、補の両信号を作り出す必要がある。

本発明の目的は、ＴＴＬレベルのような比較的小さな信
号を、ＭＯＳレベルに増巾すると共に、真補の両信号を
得る効率良い方法を提供することである。

以下ＮチャンネルＭＯ８Ｉ−ランジスタの場合を例にと
って具体的な回路について訝明を行なう。

尚、使用するＭＯＳトランジスタは、ソース、ドレイン
及び制御電極であるゲート電極を有するものであって、
ソース及びドレイン電極はそれぞれドレイン及びソース
電極として用いてもよいことは勿論である。

第１図は従来より知られている入力バッファ回路の１例
である。

３段のインバータ回路よりなりインバータ回路の増巾機
能を利用してＴＴＬレベルあるいはそれに近い小信号を
ＭＯＳレベルに増巾すると同時に、２段目からは真信号
を、３段目からは補信号を取り出している。

この回路の特徴は、単純で安定な動作を行なう点にある
。

この回路の悪い点は、消費電力の大きな点である特にａ
ｉ、ａｉに大きな容量負荷がある場合、これを高速で動
かすためには、トランジスタＱ４゜Ｑ５．Ｑ７ 、Ｑ８
の大きさが大きくなり、消費電力も比例して大きくなっ
てゆく。

このため、負荷容量の比較的小さな所や、低速でよい所
には良く用いられるが、大負荷、高速を要求される場合
は不利である。

第２図の回路は、第１図の回路の消費電力の点を改良し
たものである。

３段のインバータ回路の負荷トランジスタのゲート端子
にタイミング信号ｆ１を加え、ｆｌが高レベルの期間だ
け電力を消費するようにしたものである。

第３図は第１図の回路の動作波形図で、ｆｌを高レベル
にし、ａｉ。

キのレベルを決定した後は、ｆｌを低レベルに下げても
、ａｉ、ａｉの負荷が容量性のものだけであれば、ダイ
ナミックにａｉ、ａｉのレベルを保持する。

すなわち、ｆｌはａｉ、ａｉがレベルを決定するに必要
な時間だけ高レベルにして電力を消費するだけである。

第２図の回路におけるＲ信号は、リセット信号とも呼ば
れ、ｆｌが低レベルになった後、ａｉ 、ａｉ信号を共
に低レベルにする働きをする。

メモリ回路のアドレス信号のように、ａｉ、ａｉがデコ
ーダ回路の入力として用いられる場合、デコーダ回路が
ダイナミック型のプリチャージを必要とするものであれ
ば、ａｉ、ａｉをスタート以前に低レベルにリセットし
ておくことが必要である。

したがって、第２図のような回路は最近のダイナミック
型回路ではしｌｉｔ、ば用いられる。

第２図の出力ａｉｒａｉを受けて動作するＭＯ８回路と
しては、１例として第４図に示すデコーダ回路があり、
第５図はその動作波形図である。

第２図の回路は消費電力の点ではかなり優れているが、
入力信号Ａｉのレベルが小さくなったときに問題である
。

Ａｉ信号が高レベルのとき、１段目のインバータ回路の
出力は低レベルとならなければならないがそのためには
トランジスタＱ１．Ｑ２で構成するインバータにおいて
Ｑ２のＯＮ時のインピーダンスがＱｌのＯＮ時のインピ
ーダンスに十分勝つ必要がある。

しかし、ＭＯＳトランジスタのインピーダンスはゲート
端子に加えられる電圧に強く依存しており、Ａｉ入力に
加えられる高レベルが２．５ｖ〜２，２■と小さくなる
に従い、Ｑ２のインピーダンスはＱｌのインピーダンス
に比べ高くなってしまう。

このため、Ａｉへ加えられる高レベルが小さくても１段
目のインバータ回路の出力が低レベルになるようトラン
ジスタＱ２の大きさをＱｌに比べて十分大きくとる・必
要がある。

この大きさの比は１００以上になる場合もある。

このため、速晩を考えてＱｌの大きさを大きくすればＱ
２の大きさは非常に大きくなり、製造面からは不利にな
ってしまう。

さらに別の問題としてｆｌが低レベルから高しベルに変
化すると、ａｉ、ａｉ出力は一方が高レベルになり、他
方は低レベルに留まるのであるが、低レベルに留まる側
の出力が少しの間、高レベルに持上りかけ、いわゆるヒ
ゲ′が出るのである。

このヒゲは比較的小さなものであるが、次段の回路の感
度によっては問題になる場合がある。

以上のような点から、第２図の回路も入力信号Ａｉの高
レベルが小さくなってくると必ずしも良い回路とは言え
なくなる。

第６図の回路は、本発明の参考例としての回路を表わす
図である。

トランジスタＱｌ １ 、Ｑｌ ２゜Ｑｌ ３ 、 Ｑ
ｌ ４は左右対称のフリップ・フロップ回路を構成し、
＋１が低レベルであれば左右の出力、この場合、ａｉ、
ａｉは共に低レベルであるが、ｆｌが高レベルになると
フリップ・フロップは活性化され、左右どちらかにセッ
トされようとする。

トランジスタＱ１５ 、Ｑｌ ６はフリップ・フロップ
を左右どちらヘセットするかを決定するトリガーのトラ
ンジスタである。

Ｑｌ５のゲート入力にはＡｉ信号を加え、Ｑｌ６のゲー
ト入力にはＡｉ信号を加えており、Ｑｌ５．Ｑｌ６のど
ちらか電力がＯＮ他方がＯＦＦとなってフリップ・フロ
ップに差動的に働きかける。

フリップ・フロップそのものが左右バランスになってい
れば、このＱｌ５．Ｑｌ６による働きかけはトリが−の
役目をはたすだけでよく、働きかけが差動的なものであ
れば、その強さそのものはかなり小さなものでも効果的
である。

したがって、例えばトランジスタＱ１６は入力信号Ａｉ
の高レベルが小さく、Ｑｌ２とＱｌ６のトランジスタで
構成するインバータ回路において、ａｉ点を低レベルに
おさえる程Ｑ１６を大きくする必要はなく、Ｑｌ６はａ
ｉの立上りがａｉの立上りより少し遅れる程度におさえ
の機能をはたせばよい。

第６図において、トランジスタＱ１７．Ｑ１６はＫ］信
号を作るための反転回路であり、Ｐ１信号にｆｌと逆相
のタイミングを入れておけば、ｆ１立上り時にはＰｌが
低レベルとなり、Ａｉ信号の高レベルが比較的小さくて
もトランジスタＱ１５の入力となるＡＩ信号は高速にて
作り出せる。

第６図において、Ｒ信号はａｉ、ａｉ信号を低レベルに
リセットする役目をしており、ｆｌの低レベル時にａｉ
、ａｉを低レベルにリセットしておくことにより、次の
ｆ１立上り時におけるフリップ・フロップのセットを左
右対称な状態からスタートさせ、Ａｉによるトリガーを
掛り易くするのである。

第７図は第６図の回路動作を説明する図である。

第６図の回路は、外部よりの入力信号Ａｉに対しては小
さな信号でも動作するという特長を有しており、左右バ
ランス型フリップ・フロップの導入により動作も安定で
あるが、ｆｌが高レベルの期間中は電力を消費するとい
う欠点を有している。

第８図は本発明の具体的実施例の１つである。

第６図の回路の欠点であったｆｌの高レベル期間中の直
流的な電力消費をなくしている。

第９図は第８図の回路の動作波形の１例を示したもので
ある。

初め、Ｐｌが高レベル、ｆｌが低レベルの期間中ｂｌ、
ｂ２のポイントは共に高レベルにプリセットされ、ａｉ
、ａｉは共に低レベルにプリセットされている。

この状態でｆｌが低レベルから高レベルへ立上り、Ｐｌ
が低レベルへ下る。

このとき、外部よりの入力信号Ａｉは低レベルであった
とすると、トランジスタＱ２６はオフであり、ａｉ点の
持上りをおさえる要因はない。

一方、トランジスタＱ２８もオフであり、点ｂ３は高レ
ベルのままであり、トランジスタＱ２５はオンしている
。

したがってａｉ点の持上りはＱ２５によって少しさまた
げられている。

ｆｌの立上り時において、トランジスタＱ２１゜Ｑ２２
．Ｑ２３．Ｑｌ４はフリップ・フロップを構成しており
、トランジスタＱ２１ 、 Ｑ２２は共にスタート時オ
ンしているためａｉ、ａｉは共に高レベルに向って上り
はじめる。

Ｑ２１とＱ２２、Ｑ２３とＱｌ４の大きさを同じにし左
右対称にしておけば、初めａｉ、ａｉは同じような速さ
で高レベルになろうとする。

しかし、Ａｉが低レベルであればＱ２５がオンしている
ため、ａｉの立上りはａｉに比べて少し遅くなる。

ａｉ点のレベルが高くなり、トランジスタＱ２４をオン
させるレベルまで上ると、Ｑｌ４がオンし、Ｑ２５と共
にａｉ点のレベルの持上りをさらにおさえる。

このとき、ａｉはトランジスタＱ３４もオンさせ、ｂ２
点のレベルを下げるため、トランジスタＱ２２のオンの
程度もＱ２１のオンの程度より悪くなり、ｆｌの働きか
けによるａｉ、ａｉの持上りはますます差が大きくなる
。

一方、ａｉ点のレベルが上るとコンデンサーｃ１を通し
てｂｌ点のレベルを押上げるためトランジスタＱ２１の
オンはさらに強くなり、こうしてＱ２１ 、Ｑ２２．Ｑ
２３．Ｑ２４で構成するフリップ・フロップは完全にａ
ｉが高レベル、ａｉが低レベルとなって落着く。

ａｉ点のレベルの持上りと共にＱ、３４を通してｂ２点
゛のレベルを下げ、ａｉ点が高レベルに上り切った頃に
はｂ２点は完全に低レベルとなり、Ｑ２２はオフになる
。

このため、ａｉが高レベル、ａｉが低レベルと落着いた
時点では第８図の回路の中には電流の流れるルートがな
く、ａｉ、ａｉの負荷が容量性のものだけであると仮定
すれば直流的な電力消費はゼロである。

すなわち、第８図の回路はｆ１立上りの過渡時には電力
を消費するが定常的には電力消費ゼロである。

以上のことは、Ａｉが高レベルの場合についても同様で
ある。

この場合はトランジスタＱ２８゜Ｑ２９がオンしてｂ３
点を低レベルに下げるためＱ２５はオフし、トランジス
タＱ２６．Ｑ３０がオンしてａｉ点をおさえ、ａｉが高
レベルに持上る。

Ａｉが高レベルの場、合、ｂ３が高レベルから低レベル
に下がるまでの期間、トランジスタＱ２５とＱ２６ 、
Ｑ３０は共にオンであるが、トランジスタＱ２１ 、
Ｑ２２ 、Ｑ２３．Ｑ２４で構成するフリップ・フロッ
プは左右両方がオンしても対称性はくずれずＱ２５がや
がてオフするので正しい方向ヘセットされる。

゛第８図の回路において、トランジスタＱ２
９は、ｆｌが低レベルの間、Ｑ２７．Ｑ２８で構成する
反転回路が電力を消費しないようにしたものであり消費
電力の点を考えなければこれは無くてもよいまた、Ａｌ
信号が常時低レベルにあり、ｆｌの立上りの直前で高し
グルあるいは低レベルになる回路方式においてもＱ２９
は、はぶくことが可能である。

トランジスタＱ３０は、ｆｌが高レベルに上り、ａｉ、
ａｉのレベルが決定した後にＡｉのレベルが変化しても
この影響をａｉに及ぼさないためのゲート回路である。

ｆｌが高レベルになり、ａ Ｉ ｔａｉのレベルが決定
した時点でＰ２のレベルを低レベルに下げるとＱ３０は
オフし、Ａｌ信号の高、低に関係なくＱ２６．Ｑ３０で
構成する電流ルートは閉じフリップ・フロップへの影響
が但くなる。

したがって、Ａｉのレベルが、ｆｌの高レベルの期間中
には変化しない回路方式、あるいはＡｉのレベルが変化
したらａｉのレベルも変化して良い回路方式においては
トランジスタＱ３０並びにＰ２は不要である。

第８図のコンデンサｃｌ、ｃ２は先に述べたようにブー
トストラップコンデンサとして機能する。

これらのコンデンサｃ１．ｃ２が存在しない場合、ｂｌ
、ｂ２点のレベルは信号Ｐ１のレベルよりトランジスタ
Ｑ３１，０．３２のスレッショールド電圧（ｖ＋ｈ１）
分だけ下がり、さらにａｉ＋ａｉのレベルはｂｌ、ｂ２
点のレベルよりトランジスタＱ２１．Ｑ２２のスレッシ
ョールド電圧（■＋ｈ２）外下がる。

一刀、信号Ｐ１の高レベルの最高は電源電圧ＶＤＤであ
る。

よってａｉｙａｉの高レベルは電源電圧ＶＤＤよりスレ
ッショールド電圧２段分低いものとなってしまう。

（■＋ｈ１−■＋ｈ２のとき■ＤＤ−２■＋ｈ１）コン
デンサｃｌ、ｃ２はこれを防止し、ｂｌ又はｂ２をブー
トストラップ効果によって押し上げひいてはａｉ、ａｉ
の高レベルの電圧を高くする。

なお出力のレベルにこだわらない場合にはコンデンサｃ
１．ｃ２は省略できる。

第８図の回路は、Ａｌ信号の小さなレベルに対して強く
、且つ消費電力の小さな特長を有しているが、ａｌｙａ
ｌのどちらか電力の低レベルに留る側に少しヒゲの出る
欠点を有している。

このヒゲは小さなものであり、普通の回路では問題とし
ない場合が多い。

しかし、ある種の回路は次段の回路の特性のためにヒゲ
のないａｉ、ａｉ信号を必要とする。

第１０図の回路は、本発明の別の実施例の１つであり、
ａｉ、ａｉ信号の過渡的なヒゲをさらに小さく、あるい
は無くした回路である。

第１０図の回路は、第８図の回路の出力ａ Ｉ ｒａｉ
に第１１図の回路を接続したものである。

第１１図の回路は、２つの差動的な信号ｄ１゜ｄｌを用
いてさらに差動的な信号ｅｌ、ｅ２を作り出したもので
、トランジスタＱ５５．Ｑ５６゜Ｑ５７．Ｑ５８で構成
される差動的な回路によってｄｌ、ｄｌの差はさらに１
段と強められ、ｄｌ。

ｄｌに現われる小さな信号のヒゲ゛も出力ｅ １ ＋ｅ
２では消える。

第１０の回路の特徴は、ａｉ、ａｉ出力にヒゲ゛が無く
なると共に、ａｉ＋ａｉに大きな負荷容量がついた場合
、トランジスタＱ５５．Ｑ５６のバッファ作用により比
較的高速で動作できる点にある。

第１０図の回路においては、ａｉ、ａｉを低レベルに落
す信号が必要であり、Ｒ信号がこれを行なっている。

本発明による実施例の回路を、より原理的に表現したも
のが第１２図の回路である。

本発明の回路は左右対称のフリップ・フロップ部１と、
これに差動的に働きかける同相信号部２、逆相信号部３
よりなり、・Ｅ・要に応じてバッファ部（図示せず）が
これにつく。

同相信号部２と逆相信号部３は必ずしもこれまでに説明
した実施例の回路である必要はなく、この他の回路も使
用可能であることは勿論である。

第１３．１４図はＡｉの同相信号部２の具体的な例であ
る。

第１５．１６図は逆相信号部３の具体的な例であり、こ
れらを第１２図と組合せることも可能である。

第１７図は第１２図の回路を変化させた本発明の別な実
施例の１つであり、逆相信号部３に第１５図の回路例を
用いており、さらに、ｂｌ。

ｂ２点の動きを強めるため補助同相信号部２′、補助逆
相信号部ぎを中いている。

補助信号部１，３′はフリップ・フロップに働きかける
差動的な力をさらに強める働きをなしており、補助とい
う名称をつ（ハ）たが、こちらを主にすることも考えら
れる。

第１８図の回路は、第１７図の回路で補助信号部７，３
′を同相、逆相信号部として用いたものであり、ｂｌ、
ｂ２点に働きかける差動的な信号の力だけでフリップ・
フロップへのセットを行なおうとするものである。

このｂｌ、ｂ２点へ働きかけは直流的なものでもよいが
、第１８図の回路のようにコンデンサーを用いた交流的
な働きかけを用いてもよい。

なお、これまでの説明において、ＮチャンネルＭＯ８を
例にとってきたが、ＰチャンネルＭＯ８を用いてもよく
、又ＩＧＦＥＴを用いた回路についても同様な構成が可
能である。

また、これまでの説明において、外部よりの入力信号を
内部のＭＯＳレベル（こ変換する場合について述べてき
たが、内部の小信号を外部の大信号に増巾する場合につ
いても本発明の主旨が生かされることは熱論である。

第１９図は第８図の回路の変形であり、ａｉ＋ａｉ出力
をさらにトランジスタＱ７０．Ｑ７１でバッファし、１
本の出力としたものである。

Ａｉ、Ａｉ倍信号ＭＯ８Ｉ−ランジスタ内部で得られる
とき、ＭＯＳトランジスタ外部の負荷容量を駆動すると
きなどにはこのような形の回路が有効である。

すなわち、トランジスタＱ７０．Ｑ７１の大きさを大き
くすることにより出力端子部分に大容量負荷が付いても
高速で駆動可能となる。

第２０図の回路は、第１０図の回路の変形であり、第１
９図の回路と同じく、外部の大容量負荷を駆動する場合
に有効なものである。

このように、本発明の回路は、内部の小信号を外部へ出
力として出すための増巾回路についても有効に生かされ
る。

【図面の簡単な説明】

第１図は従来よりある反転回路多段型増巾回路、第２図
は従来よりあるダイナミック型の反転回路多段型増巾回
路、第３図は第２図の回路動作を説明するための図、第
４図はデコーダ回路の１例を示す図で、第５図はその動
作波形図、第６図は本発明の参考例の回路説明を行なう
ための国策７図は第６図の回路動作波形図、第８図は本
発明の１実施例を示す図、第９図は第８図の回路動作波
形図、第１０図は本発明の別の実施例を示す図、第１１
図は第３図と第１０図の回路の差を説明するための図、
第１２図は本発明の基本的構成を説明する間第１３．１
４図は本発明の実施例で必要とする同相信号の別の発生
回路を示す図、第１５゜１６図は本発明の実施例で必要
とする逆相信号の別の発生を示す図、第１７．１８図は
それぞれ本発明の別の実施例を示す図、第１９．２０図
はそれぞれ本発明の別の実施例を示す図で出力のための
増巾回路を有する口路図である。 図において、Ｐｌは第１のタイミング信号、ｆｌは第２
のタイミング信号、Ｑ２１〜Ｑ２４はフリップ・フロッ
プ回路を構成する■ＧＦＥＴ１Ｑ３１．Ｑ３３はインバ
ータを構成するＩＧＦＢＴ。 Ｑ３２．Ｑ３４はインバータを構成するＩＧＦＥＴ。 ｃｌ、ｃ２は容量、Ｑ５５〜Ｑ５６はフリップ・フロッ
プを構成するＩＧＦＢＴＡｉ 、Ａｉは相補的な人力信
号、ａｉ、ａｉは相補的な出力信号、Ｑ７０〜Ｑ７３は
出力バッファ回路を構成するＩＧＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １１対力トランジスタを有しタイミング信号によって活
   性化されるフリップフロップであって該活性化によって
   入力信号に応じて該一対のトランジスタの一刀は導通状
   態に、他方は非導通状態となるフリップフロップと、上
   記活性化によって前記フリップフロップの一対の出力レ
   ベルに差が生じたことを検知して上記一対のトランジス
   タの向導通しているトランジスタに直列に接続された電
   流路を遮断させる手段とを有することを特徴とするトラ
   ンジスタ回路。 ２ 互いに並列に接続された第１および第２の電界効果
   トランジスタの直列体ならびに第３および第４の電界効
   果トランジスタの直列体と、該第２のトランジスタのゲ
   ートを該第３と第４のトランジスタの中間接続点に接続
   する手段と、該第４のトランジスタのゲートを該第１と
   第２のトランジスタの中間接続点に接続する子役と、第
   １の期間上記第１および第３のトランジスタのゲートに
   これらトランジスタを導通させる電位を供給する手段と
   、第２の期間入力信号に応じて上記第２と第４のトラン
   ジスタの導通度に差を与える手段と、上記第２の期間に
   おいて上記第２のトランジスタが導通時には該第１のト
   ランジスタのゲートの電位を該第１のトランジスタが遮
   断状態になるように変化させる手段と、上記第２の期間
   において上記第４のトランジスタが導通時には該第３の
   トランジスタのゲートの電位を該第３のトランジスタが
   遮断状態となるように変化させる手段とを有することを
   特徴とするトランジスタ回路。 ３ フリップフロップを形成する第１および第２の電界
   効果トランジスタと、該第１と第２のトランジスタにそ
   れぞれ直列に接続された第３と第４の電界効果トランジ
   スタと、電圧供給手段と該第３のトランジスタのゲート
   との間に接続された第５の電界効果トランジスタと、電
   圧供給手段と該第４のトランジスタのゲートとの間に接
   続された第６の電界効果トランジスタと、該第５のトラ
   ンジスタに直列に接続されそのゲートが該第１のトラン
   ジスタのゲートに接続された第７の電界効果トランジス
   タと、該第６のトランジスタに直列に接続されそのゲー
   トが該第２のトランジスタのゲートに接続された第８の
   電界効果トランジスタとを有することを特徴とするトラ
   ンジスタ回路。