JP3688690B2 - ソースホロワ回路およびフリップフロップ回路 - Google Patents
ソースホロワ回路およびフリップフロップ回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、高速動作可能なソースホロワ回路およびそれを用いたフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
図３は、従来のソースホロワ回路を備えたフリップフロップ回路を示す回路図であり、図において、Ｒ１〜Ｒ４は抵抗、Ｑ１〜Ｑ１６はＮＭＯＳトランジスタ、ＣＳ１〜ＣＳ６は定電流源、Ｄはデータ信号入力端子、Ｃはクロック信号入力端子、ＱおよびＱＢはデータ信号出力端子、ＶＢ１は第１の基準電圧端子、ＶＢ２は第２の基準電圧端子である。
【０００３】
図３に示す従来例のフリップフロップ回路は、ＮＭＯＳトランジスタＱ１〜Ｑ８、抵抗Ｒ１，Ｒ２、定電流源ＣＳ１〜ＣＳ３からなるマスタ回路と、ＮＭＯＳトランジスタＱ９〜Ｑ１６、抵抗Ｒ３，Ｒ４、定電流源ＣＳ４〜ＣＳ６からなるスレーブ回路から構成されている。このマスタ回路とスレーブ回路とは同一の回路構成となっている。
【０００４】
次に動作について説明する。
以下では、第１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力される信号の論理振幅のしきい値電圧を供給するものとする。また第２の基準電圧端子ＶＢ２にはクロック入力端子Ｃに入力される信号の論理振幅のしきい値電圧を与えるものとする。ＮＭＯＳトランジスタＱ１とＱ２，Ｑ９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトランジスタＱ４とＱ５，Ｑ１２とＱ１３はそれぞれデータ保持回路を構成する。
【０００５】
クロック信号入力端子Ｃへ入力されるクロック信号がハイレベル（Ｈｉｇｈ）のときには、ＮＭＯＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込み回路とスレーブ回内路のデータ保持回路がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路はオフ状態になる。このとき、ＮＭＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１がハイレベルであれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ１によって設定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介して抵抗Ｒ１を流れる。
【０００６】
したがって、ＮＭＯＳトランジスタＱ８はロウレベル（Ｌｏｗ）を出力する。一方、ＮＭＯＳトランジスタＱ２はオフしているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力する。このようにしてマスタ回路ではデータ書き込みが行われる。スレーブ回路ではデータ保持回路がオンしているので、前回保持したデータ信号ＩＤ０が保持されており、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑへ出力されている。
【０００７】
ＮＭＯＳトランジスタＱ７とＱ８と同様に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相補の関係にある信号を出力する。クロック信号入力端子Ｃに入力されるクロック信号が、ハイレベルからロウレベルへ変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１がオンし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路がオンする。ＮＭＯＳトランジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路はオフ状態になる。
【０００８】
ＮＭＯＳトランジスタＱ４とＱ５は、ゲート端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソース端子に接続されており、クロック信号がハイレベルのときに入力されていたデータ信号ＩＤ１によりＮＭＯＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオフし、これによりデータ信号ＩＤ１は保持される。従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号がハイレベルのときと同じ値をスレーブ回路へ出力し続ける。
【０００９】
スレーブ回路内のデータ書き込み回路はオンしており、ＮＭＯＳトランジスタＱ７はハイレベルを出力し、またＮＭＯＳトランジスタＱ８はロウレベルを出力している。このため、ＮＭＯＳトランジスタＱ９はオンし、ＮＭＯＳトランジスタＱ１０はオフする。従って、定電流源ＣＳ４により設定されている電流は、ＮＭＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れる。
【００１０】
このため、ＮＭＯＳトランジスタＱ１６はロウレベルを出力する。ＮＭＯＳトランジスタＱ１０はオフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯＳトランジスタＱ１５はハイレベルを出力する。このようにして、スレーブ回路ではデータが更新される。データ入力端子に入力される入力データがロウレベルの場合でも同様に動作するが、この場合には、ＮＭＯＳトランジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ１５はロウレベルを出力する。
【００１１】
上記したように、図３に示す従来例のフリップフロップ回路では、クロック信号がハイレベルのときにマスタ回路内にデータを取り込み、クロック信号がロウレベルのときに、スレーブ回路がデータを更新する。
【００１２】
図４は、図３に示す従来例のフリップフロップ回路の動作を示すタイミングチャートである。図４のタイミングチャートに示すように、図３に示す従来のフリップフロップ回路は、クロック信号入力端子Ｃから入力されるクロック信号に基づいて、入力端子Ｄから入力される入力データ信号を取り込み、所定クロック経過して、出力データ端子Ｑ，ＱＢからデータ信号を出力する。
【００１３】
図５は、図３に示す従来のフリップフロップ回路に用いる定電流源を示す回路図であり、図において、Ｉｄは電流、Ｖｃｓはゲートに供給される電圧、Ｖｄはドレインへ供給される電圧である。図６は、図５に示す定電流源の電流−電圧特性を示す説明図である。図６の説明図に示すように、一般に、ドレイン電圧Ｖｄには飽和領域の電圧を与え、ドレイン電圧Ｖｄが変化した場合であっても一定値の電流Ｉｄを流せるような領域で使用する。また、電圧Ｖｃｓ２は、電圧Ｖｃｓ１よりも高い電圧を示す。所望の電流値Ｉｄを得るためには、電圧Ｖｃｓの設定値をＶｃｓ２あるいはＶｃｓ１に設定する。
【００１４】
【発明が解決しようとする課題】
従来例のフリップフロップ回路は、図３に示す構成を有しており、図５に示す定電流源回路が用いられていた。このため、ＮＭＯＳトランジスタＱ７と定電流源ＣＳ２、ＮＭＯＳトランジスタＱ８と定電流源ＣＳ３、ＮＭＯＳトランジスタＱ１５と定電流源ＣＳ５、ＮＭＯＳトランジスタＱ１６と定電流源ＣＳ６で構成されたソースホロワ回路において、出力がロウレベルからハイレベルヘ変化する場合には高速に動作するが、ハイレベルからロウレベルへ変化する場合には動作が遅くなるという課題があった。
【００１５】
これは、出力が立ち上がるときには、ＮＭＯＳトランジスタＱ７，Ｑ８，Ｑ１５，Ｑ１６の高駆動力による、即ち、負荷容量が大きいときには、ゲート電圧の２乗に比例する電流が流れる。一方、出力が立ち下がるときには、定電流源ＣＳ２，ＣＳ３，ＣＳ５，ＣＳ６の一定電流による電流が流れるためである。
【００１６】
この発明は上記のような課題を解決するためになされたものであり、出力の立ち下がり時に大電流を流すことで高速動作可能なソースホロワ回路およびそれを備えたフリップフロップ回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係るソースホロワ回路は、第１および第２のＮＭＯＳトランジスタ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースに接続された第３および第４のＮＭＯＳトランジスタ、および第３および第４のＮＭＯＳトランジスタの双方のソースへ接続された定電流源を有するカレントスイッチで構成されたソースホロワ回路を備え、第１のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタの双方のゲートを第１の入力とし、第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタの双方のゲートを第１の入力の逆相となる第２の入力とし、第１のＮＭＯＳトランジスタのソースと第３のＮＭＯＳトランジスタのドレインとを接続し、第２のＮＭＯＳトランジスタのソースと第４のＮＭＯＳトランジスタのドレインとを接続して高速動作を可能とするものである。
【００１８】
この発明に係るソースホロワ回路は、第３のＮＭＯＳトランジスタのソースと定電流源との間、および第４のＮＭＯＳトランジスタのソースと定電流源との間にそれぞれ抵抗を接続して、高速動作を可能とするものである。
【００１９】
この発明に係るフリップフロップ回路は、この発明のソースホロワ回路と、主として２つのＮＭＯＳトランジスタからなるデータ書き込み回路と、主として２つのＮＭＯＳトランジスタからなるデータ保持回路とを備え、データ書き込み回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインおよびデータ保持回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインへ、ソースホロワ回路内の第１および第２のＮＭＯＳトランジスタのそれぞれのゲートを接続し、データ保持回路内の２つの前記ＮＭＯＳトランジスタのそれぞれのゲートへ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースを接続して、高速動作を可能とするものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるソースホロワ回路を有するフリップフロップ回路を示す回路図であり、図において、Ｑ１〜Ｑ６，Ｑ７（第１ＮＭＯＳトランジスタ），Ｑ８（第２ＮＭＯＳトランジスタ），Ｑ９〜Ｑ１４，ＱＡ（第３ＮＭＯＳトランジスタ），ＱＢ（第４のＮＭＯＳトランジスタ），ＱＣ，ＱＤはＮＭＯＳトランジスタ、Ｒ１〜Ｒ４は抵抗、ＣＳ１，ＣＳ２，ＣＳ４，ＣＳ５は定電流源、ＱＢ，Ｑ，Ｃ，Ｄ，ＶＢ１，ＶＢ２はそれぞれ、ＭＯＳトランジスタＱ１３，Ｑ１２，Ｑ３，Ｑ１，Ｑ２，Ｑ６のゲートに接続されている端子である。この実施の形態１のソースホロワ回路を有するフリップフロップ回路は、ＭＯＳトランジスタＱ１〜Ｑ８，ＱＡ，ＱＢからなるマスタ回路と、ＭＯＳトランジスタＱ９〜Ｑ１６，ＱＣ，ＱＤからなるスレーブ回路から構成されている。また、ＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２からソースホロワ回路が構成される。
【００２１】
実施の形態１のソースホロワ回路を有するフリップフロップ回路は、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ回路により、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げてフリップフロップ回路を高速に動作させるものである。
【００２２】
次に動作について説明する。
以下では、第１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力される信号の論理振幅のしきい値電圧を供給するものとする。また第２の基準電圧端子ＶＢ２にはクロック入力端子Ｃに入力される信号の論理振幅のしきい値電圧を与えるものとする。
【００２３】
ＮＭＯＳトランジスタＱ１とＱ２、Ｑ９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトランジスタＱ４とＱ５、Ｑ１２とＱ１３はそれぞれデータ保持回路を構成する。
【００２４】
クロック信号入力端子Ｃへ入力されるクロック信号がハイレベルのときには、ＮＭＯＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路はオフ状態になる。このとき、ＮＭＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１がハイレベルであれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ１によって設定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介して抵抗Ｒ１を流れる。したがって、ＮＭＯＳトランジスタＱ８はロウレベルを出力する。
【００２５】
一方、ＮＭＯＳトランジスタＱ２はオフしているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力する。このようにしてマスタ回路ではデータ書き込みを行う。スレーブ回路ではデータ保持回路がオンしているので、前回保持したデータ信号ＩＤ０が保持されており、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑへ出力されている。
【００２６】
ＮＭＯＳトランジスタＱ７とＱ８と同様に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相補の関係にある信号を出力する。クロック信号入力端子Ｃに入力されるクロック信号が、ハイレベルからロウレベルに変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１がオンし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路がオンする。ＮＭＯＳトランジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路はオフ状態になる。
【００２７】
ＮＭＯＳトランジスタＱ４とＱ５は、ゲート端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソースに接続されており、クロック信号がハイレベルのときに入力されていたデータ信号ＩＤ１によりＮＭＯＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオフし、これによりデータ信号ＩＤ１は保持される。従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号がハイレベルのときと同じ値をスレーブ回路へ出力し続ける。
【００２８】
スレーブ回路内のデータ書き込み回路はオンしており、ＮＭＯＳトランジスタＱ７はハイレベルを出力し、またＮＭＯＳトランジスタＱ８はロウレベルを出力している。このため、ＮＭＯＳトランジスタＱ９はオンし、ＮＭＯＳトランジスタＱ１０はオフする。従って、定電流源ＣＳ４により設定されている電流は、ＮＭＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れる。
【００２９】
このため、ＮＭＯＳトランジスタＱ１６はロウレベルを出力する。ＮＭＯＳトランジスタＱ１０はオフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯＳトランジスタＱ１５はハイレベルを出力する。このようにして、スレーブ回路ではデータが更新される。データ入力端子に入力される入力データがロウレベルの場合でも同様に動作するが、この場合には、ＮＭＯＳトランジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ１５はロウレベルを出力する。即ち、クロック信号がハイレベルのときにマスタ回路内にデータを取り込み、クロック信号がロウレベルのときに、スレーブ回路がデータを更新する。
【００３０】
図１に示す実施の形態１のフリップフロップ回路において、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと定電流源ＣＳ２から構成されるソースホロワ回路では、ＮＭＯＳトランジスタＱ７にハイレベルの電圧の信号が入力され、ＮＭＯＳトランジスタＱ８にロウレベルの電圧の信号が入力された場合、ＮＭＯＳトランジスタＱＢがオンし、定電流源ＣＳ２の電流は、すべてＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げることができる。また、このときにはＮＭＯＳトランジスタＱＡはオフし、ＮＭＯＳトランジスタＱ７に流れる電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに使われる。
【００３１】
以上のように、この実施の形態１によれば、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ回路により、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げることができる。この場合、ＮＭＯＳトランジスタＱＡはオフしてＮＭＯＳトランジスタＱ７に流れる電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに使用することができるので、フリップフロップ回路を高速に動作することができる。
【００３２】
実施の形態２．
図２は、この発明の実施の形態２によるソースホロワ回路を備えるフリップフロップ回路を示す回路図であり、図において、ＲＡ，ＲＢ，ＲＣ，ＲＤは抵抗であり、それぞれＮＭＯＳトランジスタＱＡ，ＱＢ，ＱＣ，ＱＤのゲートへ接続されている。抵抗ＲＡ，ＲＢの他方の端子は定電流源ＣＳ２へ接続されている。同様に抵抗ＲＣ，ＲＤの他方の端子は定電流源ＣＳ５へ接続されている。尚、他の構成要素は、実施の形態１のものと同様でありそれらの説明を省略する。
【００３３】
実施の形態２のソースホロワ回路を有するフリップフロップ回路は、抵抗ＲＡ、ＲＢをＮＭＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤと定電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオフさせないようにするものである。即ち、マスタ回路内で、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用させ高速に動作させるものである。
【００３４】
次に動作について説明する。
ＮＭＯＳトランジスタＱ７のゲート入力としてハイレベルの電圧の信号が入力され、ＮＭＯＳトランジスタＱ８のゲート入力としてロウレベルの電圧の信号が入力された場合、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げる。またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用される。以上のようにして高速動作を実現する。
【００３５】
この実施の形態２のフリップフロップ回路の動作は、基本的に実施の形態１のフリップフロップ回路の動作と同様であるが、実施の形態２のフリップフロップ回路のマスタ回路において、抵抗ＲＡ，ＲＢをＮＭＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤのソース側と定電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオフさせないようにしたものである。
【００３６】
例えば、実施の形態１のフリップフロップ回路では、ＮＭＯＳトランジスタＱＡが完全にオフした場合に、ＮＭＯＳトランジスタＱ７内のリーク電流により、低周波数で動作させる場合、ＮＭＯＳトランジスタＱ７の出力レベルが上昇してしまう場合がある。これに対し実施の形態２のフリップフロップ回路の構成では、そのようなことは発生しない。
【００３７】
なお、実施の形態１および実施の形態２では、ソースホロワ回路を有するフリップフロップ回路の例を示したが、この発明は、この例に限定されることなく一般的な電流モード回路のすべてに適用できるのは言うまでもない。また、ＮＭＯＳトランジスタのボディ端子はソース電位でもＧＮＤレベルのいずれに接続した構成でもよい。
【００３８】
以上のように、この実施の形態２によれば、ソースホロワ回路を有するフリップフロップ回路内のマスタ回路で、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用されるので、高速動作を実現することができる。
【００３９】
【発明の効果】
以上のように、この発明によれば、第１および第２のＮＭＯＳトランジスタ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースに接続された第３および第４のＮＭＯＳトランジスタ、および第３および第４のＮＭＯＳトランジスタの双方のソースへ接続された定電流源を有するカレントスイッチで構成されたソースホロワ回路を備え、第１のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタの双方のゲートを第１の入力とし、第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタの双方のゲートを第１の入力の逆相となる第２の入力とし、第１のＮＭＯＳトランジスタのソースと第３のＮＭＯＳトランジスタのドレインとを接続し、第２のＮＭＯＳトランジスタのソースと第４のＮＭＯＳトランジスタのドレインとを接続するように構成したので、高速動作できる効果がある。
【００４０】
この発明によれば、第３のＮＭＯＳトランジスタのソースと定電流源との間、および第４のＮＭＯＳトランジスタのソースと定電流源との間にそれぞれ抵抗を接続するように構成したので、高速動作できる効果がある。
【００４１】
この発明によれば、この発明のソースホロワ回路と、主として２つのＮＭＯＳトランジスタからなるデータ書き込み回路と、主として２つのＮＭＯＳトランジスタからなるデータ保持回路とを備え、データ書き込み回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインおよびデータ保持回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインへ、ソースホロワ回路内の第１および第２のＮＭＯＳトランジスタのそれぞれのゲートを接続し、データ保持回路内の２つの前記ＮＭＯＳトランジスタのそれぞれのゲートへ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースを接続するように構成したので、高速動作できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図２】 この発明の実施の形態２によるソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図３】 従来のソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図４】 従来のフリップフロップ回路の動作を示すタイミングチャートである。
【図５】 従来のフリップフロップ回路に用いる定電流源を示す回路図である。
【図６】 図５に示す定電流源の電流−電圧特性を示す説明図である。
【符号の説明】
Ｑ１，Ｑ２ データ書き込み回路、Ｑ４，Ｑ５ データ保持回路、Ｑ７ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、Ｑ８ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、ＱＡ ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、ＱＢ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、ＣＳ２ 定電流源、Ｒ１，Ｒ２，ＲＡ，ＲＢ 抵抗。
【発明の属する技術分野】
この発明は、高速動作可能なソースホロワ回路およびそれを用いたフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
図３は、従来のソースホロワ回路を備えたフリップフロップ回路を示す回路図であり、図において、Ｒ１〜Ｒ４は抵抗、Ｑ１〜Ｑ１６はＮＭＯＳトランジスタ、ＣＳ１〜ＣＳ６は定電流源、Ｄはデータ信号入力端子、Ｃはクロック信号入力端子、ＱおよびＱＢはデータ信号出力端子、ＶＢ１は第１の基準電圧端子、ＶＢ２は第２の基準電圧端子である。
【０００３】
図３に示す従来例のフリップフロップ回路は、ＮＭＯＳトランジスタＱ１〜Ｑ８、抵抗Ｒ１，Ｒ２、定電流源ＣＳ１〜ＣＳ３からなるマスタ回路と、ＮＭＯＳトランジスタＱ９〜Ｑ１６、抵抗Ｒ３，Ｒ４、定電流源ＣＳ４〜ＣＳ６からなるスレーブ回路から構成されている。このマスタ回路とスレーブ回路とは同一の回路構成となっている。
【０００４】
次に動作について説明する。
以下では、第１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力される信号の論理振幅のしきい値電圧を供給するものとする。また第２の基準電圧端子ＶＢ２にはクロック入力端子Ｃに入力される信号の論理振幅のしきい値電圧を与えるものとする。ＮＭＯＳトランジスタＱ１とＱ２，Ｑ９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトランジスタＱ４とＱ５，Ｑ１２とＱ１３はそれぞれデータ保持回路を構成する。
【０００５】
クロック信号入力端子Ｃへ入力されるクロック信号がハイレベル（Ｈｉｇｈ）のときには、ＮＭＯＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込み回路とスレーブ回内路のデータ保持回路がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路はオフ状態になる。このとき、ＮＭＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１がハイレベルであれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ１によって設定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介して抵抗Ｒ１を流れる。
【０００６】
したがって、ＮＭＯＳトランジスタＱ８はロウレベル（Ｌｏｗ）を出力する。一方、ＮＭＯＳトランジスタＱ２はオフしているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力する。このようにしてマスタ回路ではデータ書き込みが行われる。スレーブ回路ではデータ保持回路がオンしているので、前回保持したデータ信号ＩＤ０が保持されており、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑへ出力されている。
【０００７】
ＮＭＯＳトランジスタＱ７とＱ８と同様に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相補の関係にある信号を出力する。クロック信号入力端子Ｃに入力されるクロック信号が、ハイレベルからロウレベルへ変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１がオンし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路がオンする。ＮＭＯＳトランジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路はオフ状態になる。
【０００８】
ＮＭＯＳトランジスタＱ４とＱ５は、ゲート端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソース端子に接続されており、クロック信号がハイレベルのときに入力されていたデータ信号ＩＤ１によりＮＭＯＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオフし、これによりデータ信号ＩＤ１は保持される。従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号がハイレベルのときと同じ値をスレーブ回路へ出力し続ける。
【０００９】
スレーブ回路内のデータ書き込み回路はオンしており、ＮＭＯＳトランジスタＱ７はハイレベルを出力し、またＮＭＯＳトランジスタＱ８はロウレベルを出力している。このため、ＮＭＯＳトランジスタＱ９はオンし、ＮＭＯＳトランジスタＱ１０はオフする。従って、定電流源ＣＳ４により設定されている電流は、ＮＭＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れる。
【００１０】
このため、ＮＭＯＳトランジスタＱ１６はロウレベルを出力する。ＮＭＯＳトランジスタＱ１０はオフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯＳトランジスタＱ１５はハイレベルを出力する。このようにして、スレーブ回路ではデータが更新される。データ入力端子に入力される入力データがロウレベルの場合でも同様に動作するが、この場合には、ＮＭＯＳトランジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ１５はロウレベルを出力する。
【００１１】
上記したように、図３に示す従来例のフリップフロップ回路では、クロック信号がハイレベルのときにマスタ回路内にデータを取り込み、クロック信号がロウレベルのときに、スレーブ回路がデータを更新する。
【００１２】
図４は、図３に示す従来例のフリップフロップ回路の動作を示すタイミングチャートである。図４のタイミングチャートに示すように、図３に示す従来のフリップフロップ回路は、クロック信号入力端子Ｃから入力されるクロック信号に基づいて、入力端子Ｄから入力される入力データ信号を取り込み、所定クロック経過して、出力データ端子Ｑ，ＱＢからデータ信号を出力する。
【００１３】
図５は、図３に示す従来のフリップフロップ回路に用いる定電流源を示す回路図であり、図において、Ｉｄは電流、Ｖｃｓはゲートに供給される電圧、Ｖｄはドレインへ供給される電圧である。図６は、図５に示す定電流源の電流−電圧特性を示す説明図である。図６の説明図に示すように、一般に、ドレイン電圧Ｖｄには飽和領域の電圧を与え、ドレイン電圧Ｖｄが変化した場合であっても一定値の電流Ｉｄを流せるような領域で使用する。また、電圧Ｖｃｓ２は、電圧Ｖｃｓ１よりも高い電圧を示す。所望の電流値Ｉｄを得るためには、電圧Ｖｃｓの設定値をＶｃｓ２あるいはＶｃｓ１に設定する。
【００１４】
【発明が解決しようとする課題】
従来例のフリップフロップ回路は、図３に示す構成を有しており、図５に示す定電流源回路が用いられていた。このため、ＮＭＯＳトランジスタＱ７と定電流源ＣＳ２、ＮＭＯＳトランジスタＱ８と定電流源ＣＳ３、ＮＭＯＳトランジスタＱ１５と定電流源ＣＳ５、ＮＭＯＳトランジスタＱ１６と定電流源ＣＳ６で構成されたソースホロワ回路において、出力がロウレベルからハイレベルヘ変化する場合には高速に動作するが、ハイレベルからロウレベルへ変化する場合には動作が遅くなるという課題があった。
【００１５】
これは、出力が立ち上がるときには、ＮＭＯＳトランジスタＱ７，Ｑ８，Ｑ１５，Ｑ１６の高駆動力による、即ち、負荷容量が大きいときには、ゲート電圧の２乗に比例する電流が流れる。一方、出力が立ち下がるときには、定電流源ＣＳ２，ＣＳ３，ＣＳ５，ＣＳ６の一定電流による電流が流れるためである。
【００１６】
この発明は上記のような課題を解決するためになされたものであり、出力の立ち下がり時に大電流を流すことで高速動作可能なソースホロワ回路およびそれを備えたフリップフロップ回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係るソースホロワ回路は、第１および第２のＮＭＯＳトランジスタ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースに接続された第３および第４のＮＭＯＳトランジスタ、および第３および第４のＮＭＯＳトランジスタの双方のソースへ接続された定電流源を有するカレントスイッチで構成されたソースホロワ回路を備え、第１のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタの双方のゲートを第１の入力とし、第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタの双方のゲートを第１の入力の逆相となる第２の入力とし、第１のＮＭＯＳトランジスタのソースと第３のＮＭＯＳトランジスタのドレインとを接続し、第２のＮＭＯＳトランジスタのソースと第４のＮＭＯＳトランジスタのドレインとを接続して高速動作を可能とするものである。
【００１８】
この発明に係るソースホロワ回路は、第３のＮＭＯＳトランジスタのソースと定電流源との間、および第４のＮＭＯＳトランジスタのソースと定電流源との間にそれぞれ抵抗を接続して、高速動作を可能とするものである。
【００１９】
この発明に係るフリップフロップ回路は、この発明のソースホロワ回路と、主として２つのＮＭＯＳトランジスタからなるデータ書き込み回路と、主として２つのＮＭＯＳトランジスタからなるデータ保持回路とを備え、データ書き込み回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインおよびデータ保持回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインへ、ソースホロワ回路内の第１および第２のＮＭＯＳトランジスタのそれぞれのゲートを接続し、データ保持回路内の２つの前記ＮＭＯＳトランジスタのそれぞれのゲートへ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースを接続して、高速動作を可能とするものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるソースホロワ回路を有するフリップフロップ回路を示す回路図であり、図において、Ｑ１〜Ｑ６，Ｑ７（第１ＮＭＯＳトランジスタ），Ｑ８（第２ＮＭＯＳトランジスタ），Ｑ９〜Ｑ１４，ＱＡ（第３ＮＭＯＳトランジスタ），ＱＢ（第４のＮＭＯＳトランジスタ），ＱＣ，ＱＤはＮＭＯＳトランジスタ、Ｒ１〜Ｒ４は抵抗、ＣＳ１，ＣＳ２，ＣＳ４，ＣＳ５は定電流源、ＱＢ，Ｑ，Ｃ，Ｄ，ＶＢ１，ＶＢ２はそれぞれ、ＭＯＳトランジスタＱ１３，Ｑ１２，Ｑ３，Ｑ１，Ｑ２，Ｑ６のゲートに接続されている端子である。この実施の形態１のソースホロワ回路を有するフリップフロップ回路は、ＭＯＳトランジスタＱ１〜Ｑ８，ＱＡ，ＱＢからなるマスタ回路と、ＭＯＳトランジスタＱ９〜Ｑ１６，ＱＣ，ＱＤからなるスレーブ回路から構成されている。また、ＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２からソースホロワ回路が構成される。
【００２１】
実施の形態１のソースホロワ回路を有するフリップフロップ回路は、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ回路により、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げてフリップフロップ回路を高速に動作させるものである。
【００２２】
次に動作について説明する。
以下では、第１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力される信号の論理振幅のしきい値電圧を供給するものとする。また第２の基準電圧端子ＶＢ２にはクロック入力端子Ｃに入力される信号の論理振幅のしきい値電圧を与えるものとする。
【００２３】
ＮＭＯＳトランジスタＱ１とＱ２、Ｑ９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトランジスタＱ４とＱ５、Ｑ１２とＱ１３はそれぞれデータ保持回路を構成する。
【００２４】
クロック信号入力端子Ｃへ入力されるクロック信号がハイレベルのときには、ＮＭＯＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路はオフ状態になる。このとき、ＮＭＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１がハイレベルであれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ１によって設定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介して抵抗Ｒ１を流れる。したがって、ＮＭＯＳトランジスタＱ８はロウレベルを出力する。
【００２５】
一方、ＮＭＯＳトランジスタＱ２はオフしているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力する。このようにしてマスタ回路ではデータ書き込みを行う。スレーブ回路ではデータ保持回路がオンしているので、前回保持したデータ信号ＩＤ０が保持されており、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑへ出力されている。
【００２６】
ＮＭＯＳトランジスタＱ７とＱ８と同様に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相補の関係にある信号を出力する。クロック信号入力端子Ｃに入力されるクロック信号が、ハイレベルからロウレベルに変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１がオンし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路がオンする。ＮＭＯＳトランジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路はオフ状態になる。
【００２７】
ＮＭＯＳトランジスタＱ４とＱ５は、ゲート端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソースに接続されており、クロック信号がハイレベルのときに入力されていたデータ信号ＩＤ１によりＮＭＯＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオフし、これによりデータ信号ＩＤ１は保持される。従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号がハイレベルのときと同じ値をスレーブ回路へ出力し続ける。
【００２８】
スレーブ回路内のデータ書き込み回路はオンしており、ＮＭＯＳトランジスタＱ７はハイレベルを出力し、またＮＭＯＳトランジスタＱ８はロウレベルを出力している。このため、ＮＭＯＳトランジスタＱ９はオンし、ＮＭＯＳトランジスタＱ１０はオフする。従って、定電流源ＣＳ４により設定されている電流は、ＮＭＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れる。
【００２９】
このため、ＮＭＯＳトランジスタＱ１６はロウレベルを出力する。ＮＭＯＳトランジスタＱ１０はオフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯＳトランジスタＱ１５はハイレベルを出力する。このようにして、スレーブ回路ではデータが更新される。データ入力端子に入力される入力データがロウレベルの場合でも同様に動作するが、この場合には、ＮＭＯＳトランジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ１５はロウレベルを出力する。即ち、クロック信号がハイレベルのときにマスタ回路内にデータを取り込み、クロック信号がロウレベルのときに、スレーブ回路がデータを更新する。
【００３０】
図１に示す実施の形態１のフリップフロップ回路において、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと定電流源ＣＳ２から構成されるソースホロワ回路では、ＮＭＯＳトランジスタＱ７にハイレベルの電圧の信号が入力され、ＮＭＯＳトランジスタＱ８にロウレベルの電圧の信号が入力された場合、ＮＭＯＳトランジスタＱＢがオンし、定電流源ＣＳ２の電流は、すべてＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げることができる。また、このときにはＮＭＯＳトランジスタＱＡはオフし、ＮＭＯＳトランジスタＱ７に流れる電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに使われる。
【００３１】
以上のように、この実施の形態１によれば、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ回路により、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げることができる。この場合、ＮＭＯＳトランジスタＱＡはオフしてＮＭＯＳトランジスタＱ７に流れる電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに使用することができるので、フリップフロップ回路を高速に動作することができる。
【００３２】
実施の形態２．
図２は、この発明の実施の形態２によるソースホロワ回路を備えるフリップフロップ回路を示す回路図であり、図において、ＲＡ，ＲＢ，ＲＣ，ＲＤは抵抗であり、それぞれＮＭＯＳトランジスタＱＡ，ＱＢ，ＱＣ，ＱＤのゲートへ接続されている。抵抗ＲＡ，ＲＢの他方の端子は定電流源ＣＳ２へ接続されている。同様に抵抗ＲＣ，ＲＤの他方の端子は定電流源ＣＳ５へ接続されている。尚、他の構成要素は、実施の形態１のものと同様でありそれらの説明を省略する。
【００３３】
実施の形態２のソースホロワ回路を有するフリップフロップ回路は、抵抗ＲＡ、ＲＢをＮＭＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤと定電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオフさせないようにするものである。即ち、マスタ回路内で、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用させ高速に動作させるものである。
【００３４】
次に動作について説明する。
ＮＭＯＳトランジスタＱ７のゲート入力としてハイレベルの電圧の信号が入力され、ＮＭＯＳトランジスタＱ８のゲート入力としてロウレベルの電圧の信号が入力された場合、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げる。またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用される。以上のようにして高速動作を実現する。
【００３５】
この実施の形態２のフリップフロップ回路の動作は、基本的に実施の形態１のフリップフロップ回路の動作と同様であるが、実施の形態２のフリップフロップ回路のマスタ回路において、抵抗ＲＡ，ＲＢをＮＭＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤのソース側と定電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオフさせないようにしたものである。
【００３６】
例えば、実施の形態１のフリップフロップ回路では、ＮＭＯＳトランジスタＱＡが完全にオフした場合に、ＮＭＯＳトランジスタＱ７内のリーク電流により、低周波数で動作させる場合、ＮＭＯＳトランジスタＱ７の出力レベルが上昇してしまう場合がある。これに対し実施の形態２のフリップフロップ回路の構成では、そのようなことは発生しない。
【００３７】
なお、実施の形態１および実施の形態２では、ソースホロワ回路を有するフリップフロップ回路の例を示したが、この発明は、この例に限定されることなく一般的な電流モード回路のすべてに適用できるのは言うまでもない。また、ＮＭＯＳトランジスタのボディ端子はソース電位でもＧＮＤレベルのいずれに接続した構成でもよい。
【００３８】
以上のように、この実施の形態２によれば、ソースホロワ回路を有するフリップフロップ回路内のマスタ回路で、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用されるので、高速動作を実現することができる。
【００３９】
【発明の効果】
以上のように、この発明によれば、第１および第２のＮＭＯＳトランジスタ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースに接続された第３および第４のＮＭＯＳトランジスタ、および第３および第４のＮＭＯＳトランジスタの双方のソースへ接続された定電流源を有するカレントスイッチで構成されたソースホロワ回路を備え、第１のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタの双方のゲートを第１の入力とし、第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタの双方のゲートを第１の入力の逆相となる第２の入力とし、第１のＮＭＯＳトランジスタのソースと第３のＮＭＯＳトランジスタのドレインとを接続し、第２のＮＭＯＳトランジスタのソースと第４のＮＭＯＳトランジスタのドレインとを接続するように構成したので、高速動作できる効果がある。
【００４０】
この発明によれば、第３のＮＭＯＳトランジスタのソースと定電流源との間、および第４のＮＭＯＳトランジスタのソースと定電流源との間にそれぞれ抵抗を接続するように構成したので、高速動作できる効果がある。
【００４１】
この発明によれば、この発明のソースホロワ回路と、主として２つのＮＭＯＳトランジスタからなるデータ書き込み回路と、主として２つのＮＭＯＳトランジスタからなるデータ保持回路とを備え、データ書き込み回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインおよびデータ保持回路内の２つのＮＭＯＳトランジスタのそれぞれのドレインへ、ソースホロワ回路内の第１および第２のＮＭＯＳトランジスタのそれぞれのゲートを接続し、データ保持回路内の２つの前記ＮＭＯＳトランジスタのそれぞれのゲートへ、第１および第２のＮＭＯＳトランジスタのそれぞれのソースを接続するように構成したので、高速動作できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図２】 この発明の実施の形態２によるソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図３】 従来のソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図４】 従来のフリップフロップ回路の動作を示すタイミングチャートである。
【図５】 従来のフリップフロップ回路に用いる定電流源を示す回路図である。
【図６】 図５に示す定電流源の電流−電圧特性を示す説明図である。
【符号の説明】
Ｑ１，Ｑ２ データ書き込み回路、Ｑ４，Ｑ５ データ保持回路、Ｑ７ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、Ｑ８ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、ＱＡ ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、ＱＢ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、ＣＳ２ 定電流源、Ｒ１，Ｒ２，ＲＡ，ＲＢ 抵抗。
Claims (3)
- 第１および第２のＮＭＯＳトランジスタ、前記第１および第２のＮＭＯＳトランジスタのそれぞれのソースに接続された第３および第４のＮＭＯＳトランジスタ、および前記第３および第４のＮＭＯＳトランジスタの双方のソースへ接続された定電流源を有するカレントスイッチで構成されたソースホロワ回路を備え、前記第１のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタの双方のゲートを第１の入力とし、前記第２のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタの双方のゲートを前記第１の入力の逆相となる第２の入力とし、前記第１のＮＭＯＳトランジスタのソースと前記第３のＮＭＯＳトランジスタのドレインとを接続し、前記第２のＮＭＯＳトランジスタのソースと前記第４のＮＭＯＳトランジスタのドレインとを接続したことを特徴とするソースホロワ回路。
- 第３のＮＭＯＳトランジスタのソースと定電流源との間、および第４のＮＭＯＳトランジスタのソースと前記定電流源との間に、それぞれ抵抗を接続したことを特徴とする請求項１記載のソースホロワ回路。
- 請求項１及び請求項２のうちのいずれか１項記載のソースホロワ回路と、主として２つのＮＭＯＳトランジスタからなるデータ書き込み回路と、主として２つのＮＭＯＳトランジスタからなるデータ保持回路とを備え、前記データ書き込み回路内の２つの前記ＮＭＯＳトランジスタのそれぞれのドレインおよび前記データ保持回路内の２つの前記ＮＭＯＳトランジスタのそれぞれのドレインへ、前記ソースホロワ回路内の第１および第２のＮＭＯＳトランジスタのそれぞれのゲートを接続し、前記データ保持回路内の２つの前記ＮＭＯＳトランジスタのそれぞれのゲートへ、前記第１および第２のＮＭＯＳトランジスタのそれぞれのソースを接続したことを特徴とするフリップフロップ回路。
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