JPH0562472A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH0562472A JPH0562472A JP3248216A JP24821691A JPH0562472A JP H0562472 A JPH0562472 A JP H0562472A JP 3248216 A JP3248216 A JP 3248216A JP 24821691 A JP24821691 A JP 24821691A JP H0562472 A JPH0562472 A JP H0562472A
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- tri
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Abstract
(57)【要約】
【目的】 回路の高速動作を保ちながら、素子数を低減
した半導体記憶回路を提供する。 【構成】 クロック信号で制御され、入力データをラッ
チし出力の負荷を駆動するためのトライステートゲート
と、このトライステートゲートの出力電位を保持するた
めに、上記クロック信号に対して反転クロック信号で制
御されるトライステートゲートからなる記憶部とによっ
てデータラッチ回路を構成する。 【効果】 記憶部であるトライステートゲートの入力
は、出力負荷を駆動するトライステートゲートの出力信
号と、その反転信号があれば良いので回路素子数を低減
できる。また、記憶部としてデータを保持すれば良いの
で、トランジスタサイズを小さくでき、それに伴いチッ
プサイズを小さくできると共に消費電力も小さくでき、
しかも、クロック信号の切り替わりからデータを出力す
るまでの遅延時間は、出力負荷を駆動するトライステー
トゲート１段分の遅延時間であるから回路の高速性は保
つことができる。
した半導体記憶回路を提供する。 【構成】 クロック信号で制御され、入力データをラッ
チし出力の負荷を駆動するためのトライステートゲート
と、このトライステートゲートの出力電位を保持するた
めに、上記クロック信号に対して反転クロック信号で制
御されるトライステートゲートからなる記憶部とによっ
てデータラッチ回路を構成する。 【効果】 記憶部であるトライステートゲートの入力
は、出力負荷を駆動するトライステートゲートの出力信
号と、その反転信号があれば良いので回路素子数を低減
できる。また、記憶部としてデータを保持すれば良いの
で、トランジスタサイズを小さくでき、それに伴いチッ
プサイズを小さくできると共に消費電力も小さくでき、
しかも、クロック信号の切り替わりからデータを出力す
るまでの遅延時間は、出力負荷を駆動するトライステー
トゲート１段分の遅延時間であるから回路の高速性は保
つことができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶回路に関
し、例えば化合物半導体素子により構成され高速で動作
する論理回路に好適なデータラッチ回路及びフリップフ
ロップ回路に利用して有効な技術に関するものである。
し、例えば化合物半導体素子により構成され高速で動作
する論理回路に好適なデータラッチ回路及びフリップフ
ロップ回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】従来の高速なデータラッチ回路として、
例えば特願平２−３２２９７４号公報に記載されたもの
がある。図１０には、そのデータラッチ回路の回路図が
示されている。このデータラッチ回路は、非反転クロッ
ク信号ＣＫがローレベルのときに、データ信号ＤＴ，Ｄ
Ｂに対応した出力信号ＱＢ，ＱＴを出力する駆動ゲート
部としてのトライステートゲートＴＧ１１，ＴＧ１２お
よび出力ＱＴ，ＱＢの電位を保持する記憶部Ｍ１０とし
てのインバータＩＶ１１，ＩＶ１２から構成されてい
る。さらにトライステートゲートＴＧ１１，ＴＧ１２
は、ＮＯＲ（ノア）ゲートＧ１１，Ｇ１２とノーマリオ
フ型ＦＥＴＱ１１，Ｑ１２で構成され、トライステート
ゲートＴＧ１２は、ＮＯＲゲートＧ１３，Ｇ１４とノー
マリオフ型ＦＥＴＱ１３，Ｑ１４とで構成される。ここ
で、ＶＣＣは正電源端子で、ＶＳＳは負電源端子であ
る。また記憶部としてのインバータＩＶ１１とＩＶ１２
の出力インピーダンスは、トライステートゲートＴＧ１
１，ＴＧ１２の出力インピーダンスに比べて十分大きく
設定されている。
例えば特願平２−３２２９７４号公報に記載されたもの
がある。図１０には、そのデータラッチ回路の回路図が
示されている。このデータラッチ回路は、非反転クロッ
ク信号ＣＫがローレベルのときに、データ信号ＤＴ，Ｄ
Ｂに対応した出力信号ＱＢ，ＱＴを出力する駆動ゲート
部としてのトライステートゲートＴＧ１１，ＴＧ１２お
よび出力ＱＴ，ＱＢの電位を保持する記憶部Ｍ１０とし
てのインバータＩＶ１１，ＩＶ１２から構成されてい
る。さらにトライステートゲートＴＧ１１，ＴＧ１２
は、ＮＯＲ（ノア）ゲートＧ１１，Ｇ１２とノーマリオ
フ型ＦＥＴＱ１１，Ｑ１２で構成され、トライステート
ゲートＴＧ１２は、ＮＯＲゲートＧ１３，Ｇ１４とノー
マリオフ型ＦＥＴＱ１３，Ｑ１４とで構成される。ここ
で、ＶＣＣは正電源端子で、ＶＳＳは負電源端子であ
る。また記憶部としてのインバータＩＶ１１とＩＶ１２
の出力インピーダンスは、トライステートゲートＴＧ１
１，ＴＧ１２の出力インピーダンスに比べて十分大きく
設定されている。
【０００３】上記トライステートゲートＴＧ１１とＴＧ
１２の動作について説明する。非反転クロック信号ＣＫ
がローレベルで、データ信号ＤＴがハイレベル、相補な
データ信号ＤＢがローレベルの時、ＮＯＲゲートＧ１１
の出力端子Ｎ１１およびＮＯＲゲートＧ１４の出力端子
Ｎ１４には、データ信号ＤＴの反転信号であるローレベ
ルが現われる。これに対して、ＮＯＲゲートＧ１２の出
力端子Ｎ１２およびＮＯＲゲートＧ１３の出力端子Ｎ１
３には、データ信号ＤＢの反転信号であるハイレベルが
現われる。この結果、ノーマリオフ型ＦＥＴＱ１１がオ
フし、ノーマリオフ型ＦＥＴＱ１２がオンするために、
出力ＱＢは負側電源電圧ＶＳＳまで引き下げられローレ
ベルとなり、ノーマリオフ型ＦＥＴＱ１３がオンし、ノ
ーマリオフ型ＦＥＴＱ１４がオフするために、出力ＱＴ
正側電源電圧ＶＣＣまで引き上げられハイレベルとな
る。
１２の動作について説明する。非反転クロック信号ＣＫ
がローレベルで、データ信号ＤＴがハイレベル、相補な
データ信号ＤＢがローレベルの時、ＮＯＲゲートＧ１１
の出力端子Ｎ１１およびＮＯＲゲートＧ１４の出力端子
Ｎ１４には、データ信号ＤＴの反転信号であるローレベ
ルが現われる。これに対して、ＮＯＲゲートＧ１２の出
力端子Ｎ１２およびＮＯＲゲートＧ１３の出力端子Ｎ１
３には、データ信号ＤＢの反転信号であるハイレベルが
現われる。この結果、ノーマリオフ型ＦＥＴＱ１１がオ
フし、ノーマリオフ型ＦＥＴＱ１２がオンするために、
出力ＱＢは負側電源電圧ＶＳＳまで引き下げられローレ
ベルとなり、ノーマリオフ型ＦＥＴＱ１３がオンし、ノ
ーマリオフ型ＦＥＴＱ１４がオフするために、出力ＱＴ
正側電源電圧ＶＣＣまで引き上げられハイレベルとな
る。
【０００４】一方、データ信号ＤＴがローレベル、デー
タ信号ＤＢがハイレベルの時には、ＮＯＲゲートＧ１１
の出力端子Ｎ１１およびＮＯＲゲートＧ１４の出力端子
Ｎ１４がハイレベルにされ、ＮＯＲゲートＧ１２の出力
端子Ｎ１２およびＮＯＲゲートＧ１３の出力端子Ｎ１３
がローレベルにされる。この結果、ノーマリオフ型ＦＥ
ＴＱ１１がオン、ノーマリオフ型ＦＥＴＱ１２がオフす
るため、出力ＱＢは正側電源電圧ＶＣＣ近くまで引き上
げられハイレベルとなり、ノーマリオフ型ＦＥＴＱ１３
がオフ、ノーマリオフ型ＦＥＴＱ１４がオンするため
に、出力ＱＴは負側電源電圧ＶＳＳまで引き下げられロ
ーレベルとなる。
タ信号ＤＢがハイレベルの時には、ＮＯＲゲートＧ１１
の出力端子Ｎ１１およびＮＯＲゲートＧ１４の出力端子
Ｎ１４がハイレベルにされ、ＮＯＲゲートＧ１２の出力
端子Ｎ１２およびＮＯＲゲートＧ１３の出力端子Ｎ１３
がローレベルにされる。この結果、ノーマリオフ型ＦＥ
ＴＱ１１がオン、ノーマリオフ型ＦＥＴＱ１２がオフす
るため、出力ＱＢは正側電源電圧ＶＣＣ近くまで引き上
げられハイレベルとなり、ノーマリオフ型ＦＥＴＱ１３
がオフ、ノーマリオフ型ＦＥＴＱ１４がオンするため
に、出力ＱＴは負側電源電圧ＶＳＳまで引き下げられロ
ーレベルとなる。
【０００５】次に、非反転クロック信号ＣＫがハイレベ
ルのときには、ゲートＧ１１〜Ｇ１４の出力端子Ｎ１１
〜Ｎ１４の電位はすべてローレベルとなるために、ノー
マリオフ型ＦＥＴＱ１１〜Ｑ１４は共にオフにされる。
従って、トライステートゲートＴＧ１１とＴＧ１２出力
がオープン状態、つまり出力インピーダンスがハイイン
ピーダンスとなる。
ルのときには、ゲートＧ１１〜Ｇ１４の出力端子Ｎ１１
〜Ｎ１４の電位はすべてローレベルとなるために、ノー
マリオフ型ＦＥＴＱ１１〜Ｑ１４は共にオフにされる。
従って、トライステートゲートＴＧ１１とＴＧ１２出力
がオープン状態、つまり出力インピーダンスがハイイン
ピーダンスとなる。
【０００６】以上述べたように、クロック信号ＣＫがロ
ーレベルのとき、各トライステートゲートＴＧ１１とＴ
Ｇ１２は、インバータＩＶ１１，ＩＶ１２の出力インピ
ーダンスが大きいため、インバータＩＶ１１，ＩＶ１２
の出力電位に関係なく、入力信号を反転して出力し、記
憶部Ｍ１０の情報を書き替える。一方、クロック信号Ｃ
Ｋがハイレベルのときは、出力はハイインピーダンスと
なってオープン状態となるため、インバータＩＶ１１，
ＩＶ１２によって非反転クロック信号ＣＫが切り替わる
前の出力電位が保持される。従ってデータラッチ回路と
して働く。この結果、非反転クロック信号ＣＫの切り替
わりからデータを出力するまでの遅延時間は、トライス
テートゲートＴＧ１１，ＴＧ１２によって決まり、この
ゲート１段分の時間となるため、データラッチ回路の高
速動作が可能である。
ーレベルのとき、各トライステートゲートＴＧ１１とＴ
Ｇ１２は、インバータＩＶ１１，ＩＶ１２の出力インピ
ーダンスが大きいため、インバータＩＶ１１，ＩＶ１２
の出力電位に関係なく、入力信号を反転して出力し、記
憶部Ｍ１０の情報を書き替える。一方、クロック信号Ｃ
Ｋがハイレベルのときは、出力はハイインピーダンスと
なってオープン状態となるため、インバータＩＶ１１，
ＩＶ１２によって非反転クロック信号ＣＫが切り替わる
前の出力電位が保持される。従ってデータラッチ回路と
して働く。この結果、非反転クロック信号ＣＫの切り替
わりからデータを出力するまでの遅延時間は、トライス
テートゲートＴＧ１１，ＴＧ１２によって決まり、この
ゲート１段分の時間となるため、データラッチ回路の高
速動作が可能である。
【０００７】
【発明が解決しようとする課題】上記データラッチ回路
では、高速動作は可能であるが、素子数が多いという問
題があった。また、トライステートゲートＴＧ１１，Ｔ
Ｇ１２は共に駆動ゲートであるため、トランジスタサイ
ズが大きく、それに伴い半導体集積回路のチップサイズ
が大きくなるいう問題があった。この発明の目的は、回
路の高速動作を保ちながら、素子数を低減した半導体記
憶回路を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
では、高速動作は可能であるが、素子数が多いという問
題があった。また、トライステートゲートＴＧ１１，Ｔ
Ｇ１２は共に駆動ゲートであるため、トランジスタサイ
ズが大きく、それに伴い半導体集積回路のチップサイズ
が大きくなるいう問題があった。この発明の目的は、回
路の高速動作を保ちながら、素子数を低減した半導体記
憶回路を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。すなわち、クロック信号で制御さ
れ、入力データをラッチし出力の負荷を駆動するための
トライステートゲートと、このトライステートゲートの
出力電位を保持するために、上記クロック信号に対して
反転クロック信号で制御されるトライステートゲートか
らなる記憶部とによってデータラッチ回路を構成する。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。すなわち、クロック信号で制御さ
れ、入力データをラッチし出力の負荷を駆動するための
トライステートゲートと、このトライステートゲートの
出力電位を保持するために、上記クロック信号に対して
反転クロック信号で制御されるトライステートゲートか
らなる記憶部とによってデータラッチ回路を構成する。
【０００９】
【作用】上記した手段によれば、記憶部であるトライス
テートゲートの入力は、出力負荷を駆動するトライステ
ートゲートの出力信号と、その反転信号があれば良いの
で回路素子数を低減できる。また、記憶部としてデータ
を保持すれば良いので、トランジスタサイズを小さくで
き、それに伴いチップサイズを小さくできると共に消費
電力も小さくでき、しかも、クロック信号の切り替わり
からデータを出力するまでの遅延時間は、出力負荷を駆
動するトライステートゲート１段分の遅延時間であるか
ら回路の高速性は保つことができる。
テートゲートの入力は、出力負荷を駆動するトライステ
ートゲートの出力信号と、その反転信号があれば良いの
で回路素子数を低減できる。また、記憶部としてデータ
を保持すれば良いので、トランジスタサイズを小さくで
き、それに伴いチップサイズを小さくできると共に消費
電力も小さくでき、しかも、クロック信号の切り替わり
からデータを出力するまでの遅延時間は、出力負荷を駆
動するトライステートゲート１段分の遅延時間であるか
ら回路の高速性は保つことができる。
【００１０】
【実施例】図１には、この発明に係るデータラッチ回路
の一実施例の基本的な論理回路図が示されている。同図
のデータラッチ回路は、特に制限されないが、Ｅ（ノー
マリオフ型）／Ｄ（ノーマリオン型）ＭＥＳＦＥＴ（メ
タル・セミコンダクタ・電界効果トランジスタ、以下単
にＦＥＴと称する）論理ゲート回路を基本構成とする高
速論理集積回路に含まれる。同図のの各回路を構成する
素子は高速論理集積回路の図示されない他の回路素子と
ともに、特に制限されないが、ガリウム・砒素（ＧａＡ
ｓ）化合物半導体のような１個の半導体基板上に形成さ
れる。
の一実施例の基本的な論理回路図が示されている。同図
のデータラッチ回路は、特に制限されないが、Ｅ（ノー
マリオフ型）／Ｄ（ノーマリオン型）ＭＥＳＦＥＴ（メ
タル・セミコンダクタ・電界効果トランジスタ、以下単
にＦＥＴと称する）論理ゲート回路を基本構成とする高
速論理集積回路に含まれる。同図のの各回路を構成する
素子は高速論理集積回路の図示されない他の回路素子と
ともに、特に制限されないが、ガリウム・砒素（ＧａＡ
ｓ）化合物半導体のような１個の半導体基板上に形成さ
れる。
【００１１】同図のデータラッチ回路は、非反転クロッ
ク信号ＣＫがローレベルのときに、相補なデータ入力信
号ＤＴ，ＤＢに対し入力信号ＤＢと同相の出力信号ＱＢ
を出力する駆動ゲート部としてのトライステートゲート
ＴＧ１、および反転クロック信号ＣＫＢがローレベルの
ときに、出力ＱＢの電位を保持する記憶部としてのトラ
イステートゲートＴＧ２、さらにトライステートゲート
ＴＧ２の一方の入力信号を出力ＱＢから作るためのイン
バータＩＶ１から構成される。
ク信号ＣＫがローレベルのときに、相補なデータ入力信
号ＤＴ，ＤＢに対し入力信号ＤＢと同相の出力信号ＱＢ
を出力する駆動ゲート部としてのトライステートゲート
ＴＧ１、および反転クロック信号ＣＫＢがローレベルの
ときに、出力ＱＢの電位を保持する記憶部としてのトラ
イステートゲートＴＧ２、さらにトライステートゲート
ＴＧ２の一方の入力信号を出力ＱＢから作るためのイン
バータＩＶ１から構成される。
【００１２】図２には、トライステートゲートＴＧ１の
真理値が示されている。即ち、トライステートゲートＴ
Ｇ１の出力ＱＢは、非反転クロック信号ＣＫがローレベ
ルのとき、入力信号ＤＢと同相の出力になり、非反転ク
ロック信号ＣＫがハイレベルのときは、出力はハイイン
ピーダンスとなってオープン状態となる。また、トライ
ステートゲートＴＧ２の真理値も同様であり、トライス
テートゲートＴＧ２の出力ＱＢは、反転クロック信号Ｃ
ＫＢがローレベルのとき、入力信号ＱＢと同相の出力に
なって、出力ＱＢの電位を保持し、反転クロック信号Ｃ
ＫＢがハイレベルのときは、出力はハイインピーダンス
となってオープン状態となる。
真理値が示されている。即ち、トライステートゲートＴ
Ｇ１の出力ＱＢは、非反転クロック信号ＣＫがローレベ
ルのとき、入力信号ＤＢと同相の出力になり、非反転ク
ロック信号ＣＫがハイレベルのときは、出力はハイイン
ピーダンスとなってオープン状態となる。また、トライ
ステートゲートＴＧ２の真理値も同様であり、トライス
テートゲートＴＧ２の出力ＱＢは、反転クロック信号Ｃ
ＫＢがローレベルのとき、入力信号ＱＢと同相の出力に
なって、出力ＱＢの電位を保持し、反転クロック信号Ｃ
ＫＢがハイレベルのときは、出力はハイインピーダンス
となってオープン状態となる。
【００１３】この結果、非反転クロック信号ＣＫと反転
クロック信号ＣＫＢとは相補な関係にあるから、非反転
クロック信号ＣＫがローレベルのとき、トライステート
ゲートＴＧ２の出力はハイインピーダンスとなってオー
プン状態であり、トライステートゲートＴＧ１が出力負
荷を駆動して出力電位、即ち情報を切り替える。非反転
クロック信号ＣＫが切り替わってハイレベルになり反転
クロック信号ＣＫＢがローレベルになると、トライステ
ートゲートＴＧ２の出力は、非反転クロック信号ＣＫが
切り替わる前のトライステートゲートＴＧ１の出力電位
を保持し、トライステートゲートＴＧ１の出力はハイイ
ンピーダンスとなってオープン状態となるため、データ
ラッチ回路の出力ＱＢの出力電位は入力に関係なくな
る。即ち、データラッチ回路として働く。
クロック信号ＣＫＢとは相補な関係にあるから、非反転
クロック信号ＣＫがローレベルのとき、トライステート
ゲートＴＧ２の出力はハイインピーダンスとなってオー
プン状態であり、トライステートゲートＴＧ１が出力負
荷を駆動して出力電位、即ち情報を切り替える。非反転
クロック信号ＣＫが切り替わってハイレベルになり反転
クロック信号ＣＫＢがローレベルになると、トライステ
ートゲートＴＧ２の出力は、非反転クロック信号ＣＫが
切り替わる前のトライステートゲートＴＧ１の出力電位
を保持し、トライステートゲートＴＧ１の出力はハイイ
ンピーダンスとなってオープン状態となるため、データ
ラッチ回路の出力ＱＢの出力電位は入力に関係なくな
る。即ち、データラッチ回路として働く。
【００１４】したがって、非反転クロック信号ＣＫの切
り替わりからデータを出力するまでの遅延時間は、トラ
イステートゲートＴＧ１によって決まり、このゲート１
段分の信号伝播に要する時間となる。この結果、データ
ラッチ回路の高速動作性は保たれたまま、インバータ１
個を削減できる。また、トライステートゲートＴＧ２は
出力電位を保持だけで良いため、出力インピーダンスが
大きくても良く、トランジスタサイズを小さくでき、こ
れに対応して消費電力も小さくできる。
り替わりからデータを出力するまでの遅延時間は、トラ
イステートゲートＴＧ１によって決まり、このゲート１
段分の信号伝播に要する時間となる。この結果、データ
ラッチ回路の高速動作性は保たれたまま、インバータ１
個を削減できる。また、トライステートゲートＴＧ２は
出力電位を保持だけで良いため、出力インピーダンスが
大きくても良く、トランジスタサイズを小さくでき、こ
れに対応して消費電力も小さくできる。
【００１５】図３には、図１に示したデータラッチ回路
におけるトライステートゲートＴＧ１，ＴＧ２の具体的
一実施例の回路図が示されている。上記データラッチ回
路に用いられるトライステートゲートＴＧ１はＮＯＲゲ
ートＧ１，Ｇ２とノーマリオフ型ＦＥＴＱ１，Ｑ２によ
り構成され、トライステートゲートＴＧ２はＮＯＲゲー
トＧ３，Ｇ４とノーマリオフ型ＦＥＴＱ３，Ｑ４で構成
される。ここで、ＶＣＣは正電源端子で、例えば回路の
接地電位のような０Ｖが供給され、ＶＳＳは負電源端子
で、例えば−１Ｖのような負電圧が供給される。
におけるトライステートゲートＴＧ１，ＴＧ２の具体的
一実施例の回路図が示されている。上記データラッチ回
路に用いられるトライステートゲートＴＧ１はＮＯＲゲ
ートＧ１，Ｇ２とノーマリオフ型ＦＥＴＱ１，Ｑ２によ
り構成され、トライステートゲートＴＧ２はＮＯＲゲー
トＧ３，Ｇ４とノーマリオフ型ＦＥＴＱ３，Ｑ４で構成
される。ここで、ＶＣＣは正電源端子で、例えば回路の
接地電位のような０Ｖが供給され、ＶＳＳは負電源端子
で、例えば−１Ｖのような負電圧が供給される。
【００１６】図４には、図３のデータラッチ回路の動作
の一例を説明するためのタイミング図が示されている。
トライステートゲートＴＧ１の動作は、次の通りであ
る。非反転クロック信号ＣＫがローレベルで、データ信
号ＤＴがハイレベル、相補なデータ信号ＤＢがローレベ
ルの時、ＮＯＲゲートＧ１の出力端子Ｎ１には、データ
信号ＤＴの反転信号であるローレベルが現われ、ＮＯＲ
ゲートＧ２の出力端子Ｎ２には、データ信号ＤＢの反転
信号であるハイレベルが現われる。この結果、ノーマリ
オフ型ＦＥＴＱ１がオフし、ノーマリオフ型ＦＥＴＱ２
がオンするために、出力ＱＢは負側電源電圧ＶＳＳまで
引き下げられローレベルとなる。
の一例を説明するためのタイミング図が示されている。
トライステートゲートＴＧ１の動作は、次の通りであ
る。非反転クロック信号ＣＫがローレベルで、データ信
号ＤＴがハイレベル、相補なデータ信号ＤＢがローレベ
ルの時、ＮＯＲゲートＧ１の出力端子Ｎ１には、データ
信号ＤＴの反転信号であるローレベルが現われ、ＮＯＲ
ゲートＧ２の出力端子Ｎ２には、データ信号ＤＢの反転
信号であるハイレベルが現われる。この結果、ノーマリ
オフ型ＦＥＴＱ１がオフし、ノーマリオフ型ＦＥＴＱ２
がオンするために、出力ＱＢは負側電源電圧ＶＳＳまで
引き下げられローレベルとなる。
【００１７】一方、非反転クロック信号ＣＫがローレベ
ル、データ信号ＤＴがローレベル、データ信号ＤＢがハ
イレベルの時には、ＮＯＲゲートＧ１の出力端子Ｎ１が
ハイレベル、ＮＯＲゲートＧ２の出力端子Ｎ２がローレ
ベルになり、ノーマリオフ型ＦＥＴＱ１がオンし、ノー
マリオフ型ＦＥＴＱ２がオフするために、出力ＱＢは正
側電源電圧ＶＣＣ近くまで引き上げられハイレベルとな
る。
ル、データ信号ＤＴがローレベル、データ信号ＤＢがハ
イレベルの時には、ＮＯＲゲートＧ１の出力端子Ｎ１が
ハイレベル、ＮＯＲゲートＧ２の出力端子Ｎ２がローレ
ベルになり、ノーマリオフ型ＦＥＴＱ１がオンし、ノー
マリオフ型ＦＥＴＱ２がオフするために、出力ＱＢは正
側電源電圧ＶＣＣ近くまで引き上げられハイレベルとな
る。
【００１８】非反転クロック信号ＣＫがハイレベルのと
きには、ＮＯＲゲートＧ１，Ｇ２の出力端子Ｎ１，Ｎ２
の電位は共にローレベルとなるために、ノーマリオフ型
ＦＥＴＱ１，Ｑ２は共にオフする。従って、このトライ
ステートゲートＴＧ１は出力がオープン状態、つまり出
力インピーダンスがハイインピーダンスとなる。
きには、ＮＯＲゲートＧ１，Ｇ２の出力端子Ｎ１，Ｎ２
の電位は共にローレベルとなるために、ノーマリオフ型
ＦＥＴＱ１，Ｑ２は共にオフする。従って、このトライ
ステートゲートＴＧ１は出力がオープン状態、つまり出
力インピーダンスがハイインピーダンスとなる。
【００１９】トライステートゲートＴＧ２の動作は、次
の通りである。非反転クロック信号ＣＫがローレベル、
即ち反転クロック信号ＣＫＢがハイレベルのときには、
ＮＯＲゲートＧ３，Ｇ４の出力端子Ｎ３，Ｎ４の電位は
共にローレベルとなるために、ノーマリオフ型ＦＥＴＱ
３，Ｑ４は共にオフする。従って、このトライステート
ゲートＴＧ２は出力がオープン状態、つまり出力インピ
ーダンスがハイインピーダンスとなる。
の通りである。非反転クロック信号ＣＫがローレベル、
即ち反転クロック信号ＣＫＢがハイレベルのときには、
ＮＯＲゲートＧ３，Ｇ４の出力端子Ｎ３，Ｎ４の電位は
共にローレベルとなるために、ノーマリオフ型ＦＥＴＱ
３，Ｑ４は共にオフする。従って、このトライステート
ゲートＴＧ２は出力がオープン状態、つまり出力インピ
ーダンスがハイインピーダンスとなる。
【００２０】反転クロック信号ＣＫＢがローレベルで、
入力信号ＱＢがハイレベルの時、インバータＩＶ１の出
力ＱＴはローレベルとなるから、ＮＯＲゲートＧ３の出
力端子Ｎ３には、インバータＩＶ１の出力ＱＴの反転信
号であるハイレベルが現われ、ＮＯＲゲートＧ４の出力
端子Ｎ４には、入力信号ＱＢの反転信号であるローレベ
ルが現われる。この結果、ノーマリオフ型ＦＥＴＱ３が
オンし、ノーマリオフ型ＦＥＴＱ４がオフするために、
出力ＱＢはハイレベルを保持する。
入力信号ＱＢがハイレベルの時、インバータＩＶ１の出
力ＱＴはローレベルとなるから、ＮＯＲゲートＧ３の出
力端子Ｎ３には、インバータＩＶ１の出力ＱＴの反転信
号であるハイレベルが現われ、ＮＯＲゲートＧ４の出力
端子Ｎ４には、入力信号ＱＢの反転信号であるローレベ
ルが現われる。この結果、ノーマリオフ型ＦＥＴＱ３が
オンし、ノーマリオフ型ＦＥＴＱ４がオフするために、
出力ＱＢはハイレベルを保持する。
【００２１】一方、反転クロック信号ＣＫＢがローレベ
ルで、入力信号ＱＢがローレベルの時には、インバータ
ＩＶ１の出力ＱＴがハイレベルとなるから、ＮＯＲゲー
トＧ３の出力端子Ｎ３がローレベル、ＮＯＲゲートＧ４
の出力端子Ｎ４がハイレベルになり、ノーマリオフ型Ｆ
ＥＴＱ３がオフし、ノーマリオフ型ＦＥＴＱ４がオンす
るために、出力ＱＢはローレベルを保持する。
ルで、入力信号ＱＢがローレベルの時には、インバータ
ＩＶ１の出力ＱＴがハイレベルとなるから、ＮＯＲゲー
トＧ３の出力端子Ｎ３がローレベル、ＮＯＲゲートＧ４
の出力端子Ｎ４がハイレベルになり、ノーマリオフ型Ｆ
ＥＴＱ３がオフし、ノーマリオフ型ＦＥＴＱ４がオンす
るために、出力ＱＢはローレベルを保持する。
【００２２】以上述べたように、図１のデータラッチ回
路を図３の構成で実現できる。図４のタイミング図にお
いて、非反転クロック信号ＣＫと反転クロック信号ＣＫ
Ｂとの位相関係が逆になり、トライステートゲートＴＧ
１のデータ取り込み時に、トライステートゲートＴＧ２
の出力がハイインピーダンスになっていなかった場合、
トライステートゲートＴＧ２は出力電位を保持するだけ
で良いため、トライステートゲートＴＧ２の出力インピ
ーダンスを大きく設定すれば、トライステートゲートＴ
Ｇ１が負荷を駆動し、出力ＱＢの情報を書き替えること
ができる。この結果、同様な動作を実現できる。
路を図３の構成で実現できる。図４のタイミング図にお
いて、非反転クロック信号ＣＫと反転クロック信号ＣＫ
Ｂとの位相関係が逆になり、トライステートゲートＴＧ
１のデータ取り込み時に、トライステートゲートＴＧ２
の出力がハイインピーダンスになっていなかった場合、
トライステートゲートＴＧ２は出力電位を保持するだけ
で良いため、トライステートゲートＴＧ２の出力インピ
ーダンスを大きく設定すれば、トライステートゲートＴ
Ｇ１が負荷を駆動し、出力ＱＢの情報を書き替えること
ができる。この結果、同様な動作を実現できる。
【００２３】図５には、図１のデータラッチ回路に用い
られるインバータＩＶ１の一実施例の回路図が示されて
いる。この実施例では、インバータＩＶ１が、ノーマリ
オン型ＦＥＴＱ６ととノーマリオフ型ＦＥＴＱ５で構成
される。前述したように、ＶＣＣは正電源端子であり、
ＶＳＳは負電源端子である。例えば、インバータＩＶ１
の入力端子ＱＢがハイレベルのとき、ノーマリオフ型Ｆ
ＥＴＱ５はオンし、インバータＩＶ１の出力端子ＱＴの
電位は、ほぼ負側電源電圧ＶＳＳまで引き下げられロー
レベルとなる。また、インバータＩＶ１の入力端子ＱＢ
がローレベルのときは、ノーマリオフ型ＦＥＴＱ５はオ
フし、インバータＩＶ１の出力端子ＱＴの電位は、ノー
マリオン型ＦＥＴＱ６によって、正側電源電圧ＶＣＣ近
くまで上昇しハイレベルにされる。これにより、図５の
構成によりインバータＩＶ１を実現できる。
られるインバータＩＶ１の一実施例の回路図が示されて
いる。この実施例では、インバータＩＶ１が、ノーマリ
オン型ＦＥＴＱ６ととノーマリオフ型ＦＥＴＱ５で構成
される。前述したように、ＶＣＣは正電源端子であり、
ＶＳＳは負電源端子である。例えば、インバータＩＶ１
の入力端子ＱＢがハイレベルのとき、ノーマリオフ型Ｆ
ＥＴＱ５はオンし、インバータＩＶ１の出力端子ＱＴの
電位は、ほぼ負側電源電圧ＶＳＳまで引き下げられロー
レベルとなる。また、インバータＩＶ１の入力端子ＱＢ
がローレベルのときは、ノーマリオフ型ＦＥＴＱ５はオ
フし、インバータＩＶ１の出力端子ＱＴの電位は、ノー
マリオン型ＦＥＴＱ６によって、正側電源電圧ＶＣＣ近
くまで上昇しハイレベルにされる。これにより、図５の
構成によりインバータＩＶ１を実現できる。
【００２４】図６には、図３に示されたＮＯＲゲートＧ
１の一実施例の回路図が示されている。この実施例のＮ
ＯＲゲートＧ１は、負荷手段としてのノーマリオン型Ｆ
ＥＴＱ９を共通として駆動用のノーマリオフ型ＦＥＴＱ
７，Ｑ８を並列接続して構成される。図３中の他のＮＯ
ＲゲートＧ２〜Ｇ４も、この実施例のＮＯＲゲートＧ１
と同様に構成される。同図においても、ＶＣＣは正電源
端子であり、ＶＳＳは負電源端子である。
１の一実施例の回路図が示されている。この実施例のＮ
ＯＲゲートＧ１は、負荷手段としてのノーマリオン型Ｆ
ＥＴＱ９を共通として駆動用のノーマリオフ型ＦＥＴＱ
７，Ｑ８を並列接続して構成される。図３中の他のＮＯ
ＲゲートＧ２〜Ｇ４も、この実施例のＮＯＲゲートＧ１
と同様に構成される。同図においても、ＶＣＣは正電源
端子であり、ＶＳＳは負電源端子である。
【００２５】ＮＯＲゲートＧ１の動作は、次の通りであ
る。非反転クロック信号ＣＫ、又はデータ信号ＤＴのど
ちらか一方又は両方がハイレベルになると、ノーマリオ
フ型ＦＥＴＱ７，Ｑ８の一方又は両方がオンし、ＮＯＲ
ゲートの出力端子Ｎ１を負側電源電圧ＶＳＳまで引き下
げてローレベルとなる。一方、非反転クロック信号ＣＫ
とデータ信号ＤＴが共にローレベルになると、ノーマリ
オフ型ＦＥＴＱ７，Ｑ８は共にオフし、ノーマリオン型
ＦＥＴＱ９によってＮＯＲゲートＧ１の出力端子Ｎ１
は、正側電源電圧ＶＣＣ近くまで上昇しハイレベルにさ
れる。従って、図６の構成によりＮＯＲゲートＧ１を実
現できる。
る。非反転クロック信号ＣＫ、又はデータ信号ＤＴのど
ちらか一方又は両方がハイレベルになると、ノーマリオ
フ型ＦＥＴＱ７，Ｑ８の一方又は両方がオンし、ＮＯＲ
ゲートの出力端子Ｎ１を負側電源電圧ＶＳＳまで引き下
げてローレベルとなる。一方、非反転クロック信号ＣＫ
とデータ信号ＤＴが共にローレベルになると、ノーマリ
オフ型ＦＥＴＱ７，Ｑ８は共にオフし、ノーマリオン型
ＦＥＴＱ９によってＮＯＲゲートＧ１の出力端子Ｎ１
は、正側電源電圧ＶＣＣ近くまで上昇しハイレベルにさ
れる。従って、図６の構成によりＮＯＲゲートＧ１を実
現できる。
【００２６】図７には、図３に示されたＮＯＲゲートＧ
１の他の一実施例の回路図が示されている。この実施例
のＮＯＲゲートＧ１は、図６のＮＯＲゲートにおけるノ
ーマリオン型ＦＥＴＱ９の代わりに、ゲートにある固定
電位ＶＧが与えられたノーマリオン型ＦＥＴＱ１０を用
いる。また、ＮＯＲゲートの出力端子Ｎ１と負電源端子
ＶＳＳとの間にクランプ手段ＣＴ１が設けられる。
１の他の一実施例の回路図が示されている。この実施例
のＮＯＲゲートＧ１は、図６のＮＯＲゲートにおけるノ
ーマリオン型ＦＥＴＱ９の代わりに、ゲートにある固定
電位ＶＧが与えられたノーマリオン型ＦＥＴＱ１０を用
いる。また、ＮＯＲゲートの出力端子Ｎ１と負電源端子
ＶＳＳとの間にクランプ手段ＣＴ１が設けられる。
【００２７】図７のノーマリオン型ＦＥＴＱ１０は、図
６に示されたノーマリオン型ＦＥＴＱ９と同様に負荷と
して働く。図７の構成のＮＯＲゲートをトライステート
ゲートＴＧ１とＴＧ２それぞれのＮＯＲゲートＧ１，Ｇ
３に使用する。ここではトライステートゲートＴＧ１の
ＮＯＲゲートＧ１に使用した場合について述べる。非反
転クロック信号ＣＫがハイレベルのとき、ノーマリオフ
型ＦＥＴＱ１，Ｑ２がオフするため、これらのＦＥＴＱ
１，Ｑ２には電流は流れない。
６に示されたノーマリオン型ＦＥＴＱ９と同様に負荷と
して働く。図７の構成のＮＯＲゲートをトライステート
ゲートＴＧ１とＴＧ２それぞれのＮＯＲゲートＧ１，Ｇ
３に使用する。ここではトライステートゲートＴＧ１の
ＮＯＲゲートＧ１に使用した場合について述べる。非反
転クロック信号ＣＫがハイレベルのとき、ノーマリオフ
型ＦＥＴＱ１，Ｑ２がオフするため、これらのＦＥＴＱ
１，Ｑ２には電流は流れない。
【００２８】また、非反転クロック信号ＣＫがローレベ
ルで、ＮＯＲゲートＧ１の出力端子Ｎ１の電位がローレ
ベル、ＮＯＲゲートＧ２の出力端子Ｎ２の電位がハイレ
ベルのとき、ノーマリオフ型ＦＥＴＱ１はオフ、ノーマ
リオフ型ＦＥＴＱ２はオンする。このノーマリオフ型Ｆ
ＥＴＱ２に電流を流し込む素子は無いため、出力ＱＢは
負電源端子ＶＳＳの電位になる。
ルで、ＮＯＲゲートＧ１の出力端子Ｎ１の電位がローレ
ベル、ＮＯＲゲートＧ２の出力端子Ｎ２の電位がハイレ
ベルのとき、ノーマリオフ型ＦＥＴＱ１はオフ、ノーマ
リオフ型ＦＥＴＱ２はオンする。このノーマリオフ型Ｆ
ＥＴＱ２に電流を流し込む素子は無いため、出力ＱＢは
負電源端子ＶＳＳの電位になる。
【００２９】一方、ＮＯＲゲートＧ１の出力端子Ｎ１の
電位がハイレベル、ＮＯＲゲートＧ２の出力端子Ｎ２の
電位がローレベルのときには、ノーマリオフ型ＦＥＴＱ
２はオフ、ノーマリオフ型ＦＥＴＱ１はオンし、ノーマ
リオフ型ＦＥＴＱ１からインバータＩＶ１及びＮＯＲゲ
ートＧ４のＦＥＴのゲート電極に電流が流れ込む。この
出力電流はノーマリオフ型ＦＥＴＱ１のゲートソース間
電圧によって決まるために、ＮＯＲゲートＧ１の出力端
子Ｎ１の電位が変動すると変化してしまう。しかし、こ
の実施例では、クランプ手段ＣＴ１が設けられているこ
とによって、正電源端子ＶＣＣの電位が変動しても、Ｎ
ＯＲゲートＧ１の出力端子Ｎ１のハイレベルがあるレベ
ルにクランプされ変化しないために、ノーマリオフ型Ｆ
ＥＴＱ１の電流、すなわち出力電流の変動を抑えること
ができる。従って、この実施例では、図６の実施例と同
様にＮＯＲ論理を実現できると共に、出力電流の変動も
抑えることができる。
電位がハイレベル、ＮＯＲゲートＧ２の出力端子Ｎ２の
電位がローレベルのときには、ノーマリオフ型ＦＥＴＱ
２はオフ、ノーマリオフ型ＦＥＴＱ１はオンし、ノーマ
リオフ型ＦＥＴＱ１からインバータＩＶ１及びＮＯＲゲ
ートＧ４のＦＥＴのゲート電極に電流が流れ込む。この
出力電流はノーマリオフ型ＦＥＴＱ１のゲートソース間
電圧によって決まるために、ＮＯＲゲートＧ１の出力端
子Ｎ１の電位が変動すると変化してしまう。しかし、こ
の実施例では、クランプ手段ＣＴ１が設けられているこ
とによって、正電源端子ＶＣＣの電位が変動しても、Ｎ
ＯＲゲートＧ１の出力端子Ｎ１のハイレベルがあるレベ
ルにクランプされ変化しないために、ノーマリオフ型Ｆ
ＥＴＱ１の電流、すなわち出力電流の変動を抑えること
ができる。従って、この実施例では、図６の実施例と同
様にＮＯＲ論理を実現できると共に、出力電流の変動も
抑えることができる。
【００３０】図８には、前記クランプ手段の一実施例の
回路図が示されている。同図には、（Ａ）〜（Ｄ）のよ
うに４通りのクランプ手段が例示的に示されている。
（Ａ）のクランプ手段は、ノーマリオフ型ＦＥＴＱ１１
とＱ１２により構成される。ノーマリオフ型ＦＥＴＱ１
１とＱ１２のそれぞれのソースとドレインを共通接続す
ると共にこれらが直列形態に接続されてなるものであ
る。（Ｂ）のクランプ手段は、ノーマリオフ型ＦＥＴＱ
１１とＱ１３で構成される。ノーマリオフ型ＦＥＴＱ１
１はソースとドレインとが共通接続され、ノーマリオフ
型ＦＥＴＱ１３はゲートとドレインとが共通接続される
と共にこれらが直列形態に接続されてなるものである。
（Ｃ）のクランプ手段は、ノーマリオフ型ＦＥＴＱ１４
とＱ１２で構成される。ノーマリオフ型ＦＥＴＱ１２は
ソースとドレインとが共通接続され、ノーマリオフ型Ｆ
ＥＴＱ１４はゲートとドレインとが共通接続されると共
にこれらが直列形態に接続されてなるものである。
（Ｄ）のクランプ手段は、ノーマリオン型ＦＥＴＱ１５
のゲートとソースとが共通接続されて構成されるもので
ある。
回路図が示されている。同図には、（Ａ）〜（Ｄ）のよ
うに４通りのクランプ手段が例示的に示されている。
（Ａ）のクランプ手段は、ノーマリオフ型ＦＥＴＱ１１
とＱ１２により構成される。ノーマリオフ型ＦＥＴＱ１
１とＱ１２のそれぞれのソースとドレインを共通接続す
ると共にこれらが直列形態に接続されてなるものであ
る。（Ｂ）のクランプ手段は、ノーマリオフ型ＦＥＴＱ
１１とＱ１３で構成される。ノーマリオフ型ＦＥＴＱ１
１はソースとドレインとが共通接続され、ノーマリオフ
型ＦＥＴＱ１３はゲートとドレインとが共通接続される
と共にこれらが直列形態に接続されてなるものである。
（Ｃ）のクランプ手段は、ノーマリオフ型ＦＥＴＱ１４
とＱ１２で構成される。ノーマリオフ型ＦＥＴＱ１２は
ソースとドレインとが共通接続され、ノーマリオフ型Ｆ
ＥＴＱ１４はゲートとドレインとが共通接続されると共
にこれらが直列形態に接続されてなるものである。
（Ｄ）のクランプ手段は、ノーマリオン型ＦＥＴＱ１５
のゲートとソースとが共通接続されて構成されるもので
ある。
【００３１】図９には、この発明に係るフリップフロッ
プ回路の一実施例の回路図が示されている。この実施例
では、図１に示されたデータラッチ回路を２個用いて従
属接続してエッジトリガ型フリップフロップ回路を構成
するものである。マスタ側のデータラッチ回路１の入力
信号には、相補なデータ入力信号ＤＴとＤＢが入力さ
れ、トライステートゲートＴＧ１には非反転クロック信
号ＣＫが、トライステートゲートＴＧ２には反転クロッ
ク信号ＣＫＢが入力される。スレーブ側のデータラッチ
回路２の入力信号には、マスタ側のデータラッチ回路１
の出力ＱＢとＱＴが入力され、トライステートゲートＴ
Ｇ３には反転クロック信号ＣＫＢが、トライステートゲ
ートＴＧ４には非反転クロック信号ＣＫが入力される。
プ回路の一実施例の回路図が示されている。この実施例
では、図１に示されたデータラッチ回路を２個用いて従
属接続してエッジトリガ型フリップフロップ回路を構成
するものである。マスタ側のデータラッチ回路１の入力
信号には、相補なデータ入力信号ＤＴとＤＢが入力さ
れ、トライステートゲートＴＧ１には非反転クロック信
号ＣＫが、トライステートゲートＴＧ２には反転クロッ
ク信号ＣＫＢが入力される。スレーブ側のデータラッチ
回路２の入力信号には、マスタ側のデータラッチ回路１
の出力ＱＢとＱＴが入力され、トライステートゲートＴ
Ｇ３には反転クロック信号ＣＫＢが、トライステートゲ
ートＴＧ４には非反転クロック信号ＣＫが入力される。
【００３２】この構成において、反転クロック信号ＣＫ
Ｂがハイレベルになり、非反転クロック信号ＣＫがロー
レベルになると、マスターとなるデータラッチ回路１の
出力ＱＢは、図２のトライステートゲートの真理値に従
って、入力信号ＤＴの反転信号を出力し、インバータＩ
Ｖ１の出力ＱＴは入力信号ＤＴの同相信号を出力する。
この時、スレーブであるデータラッチ回路２の出力Ｑ２
Ｔは、反転クロック信号ＣＫＢがハイレベルであるか
ら、トライステートゲートＴＧ３の出力はハイインピー
ダンスとなり、記憶部であるトライステートゲートＴＧ
４の出力電位に保持される。
Ｂがハイレベルになり、非反転クロック信号ＣＫがロー
レベルになると、マスターとなるデータラッチ回路１の
出力ＱＢは、図２のトライステートゲートの真理値に従
って、入力信号ＤＴの反転信号を出力し、インバータＩ
Ｖ１の出力ＱＴは入力信号ＤＴの同相信号を出力する。
この時、スレーブであるデータラッチ回路２の出力Ｑ２
Ｔは、反転クロック信号ＣＫＢがハイレベルであるか
ら、トライステートゲートＴＧ３の出力はハイインピー
ダンスとなり、記憶部であるトライステートゲートＴＧ
４の出力電位に保持される。
【００３３】次に、反転クロック信号ＣＫＢがハイレベ
ルからローレベルに変化し、非反転クロック信号ＣＫが
ローレベルからハイレベルに変化すると、トライステー
トゲートＴＧ４の出力はハイインピーダンスとなり、ト
ライステートゲートＴＧ３の出力は、入力であるデータ
ラッチ回路１の出力ＱＢとＱＴの信号電位にしたがっ
て、出力ＱＢの反転信号を出力する。この時、データラ
ッチ回路１の出力ＱＢとＱＴは、非反転クロック信号Ｃ
Ｋがローレベルからハイレベルに変化するため、トライ
ステートゲートＴＧ１の出力がハイインピーダンスとな
り、その時のデータラッチ回路１の出力ＱＢとＱＴの出
力電位が、記憶部であるトライステートゲートＴＧ２に
保持される。その後データラッチ回路１の入力信号ＤＴ
とＤＢが変化しても出力ＱＢとＱＴの出力電位は影響さ
れないので、データラッチ回路２の出力Ｑ２ＴとＱ２Ｂ
も変化しない。即ち、反転クロック信号ＣＫＢのハイレ
ベルからローレベルへの立ち下がりエッジで、入力信号
ＤＴとＤＢをラッチするエッジトリガ型フリップフロッ
プ回路として動作することになる。
ルからローレベルに変化し、非反転クロック信号ＣＫが
ローレベルからハイレベルに変化すると、トライステー
トゲートＴＧ４の出力はハイインピーダンスとなり、ト
ライステートゲートＴＧ３の出力は、入力であるデータ
ラッチ回路１の出力ＱＢとＱＴの信号電位にしたがっ
て、出力ＱＢの反転信号を出力する。この時、データラ
ッチ回路１の出力ＱＢとＱＴは、非反転クロック信号Ｃ
Ｋがローレベルからハイレベルに変化するため、トライ
ステートゲートＴＧ１の出力がハイインピーダンスとな
り、その時のデータラッチ回路１の出力ＱＢとＱＴの出
力電位が、記憶部であるトライステートゲートＴＧ２に
保持される。その後データラッチ回路１の入力信号ＤＴ
とＤＢが変化しても出力ＱＢとＱＴの出力電位は影響さ
れないので、データラッチ回路２の出力Ｑ２ＴとＱ２Ｂ
も変化しない。即ち、反転クロック信号ＣＫＢのハイレ
ベルからローレベルへの立ち下がりエッジで、入力信号
ＤＴとＤＢをラッチするエッジトリガ型フリップフロッ
プ回路として動作することになる。
【００３４】この結果、反転クロック信号ＣＫＢの切り
替わりからフリップフロップ回路の出力信号Ｑ２Ｔが切
り替わるまでのデータ出力遅延時間は、トライステート
ゲート１段分の遅延時間となる。また、反転クロック信
号ＣＫＢの切り替わりまでに必要なデータ入力信号の確
定時間即ちセットアップ時間も、トライステートゲート
１段分の遅延時間となる。従って、エッジトリガ型フリ
ップフロップ回路の動作の高速性を保ったままで、素子
の削減及びチップサイズの削減ができる。
替わりからフリップフロップ回路の出力信号Ｑ２Ｔが切
り替わるまでのデータ出力遅延時間は、トライステート
ゲート１段分の遅延時間となる。また、反転クロック信
号ＣＫＢの切り替わりまでに必要なデータ入力信号の確
定時間即ちセットアップ時間も、トライステートゲート
１段分の遅延時間となる。従って、エッジトリガ型フリ
ップフロップ回路の動作の高速性を保ったままで、素子
の削減及びチップサイズの削減ができる。
【００３５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） クロック信号で制御され、入力データをラッチ
し出力の負荷を駆動するためのトライステートゲート
と、このトライステートゲートの出力電位を保持するた
めに、上記クロック信号に対して反転クロック信号で制
御されるトライステートゲートからなる記憶部とによっ
てデータラッチ回路を構成する。この構成では、記憶部
であるトライステートゲートの入力は、出力負荷を駆動
するトライステートゲートの出力信号と、その反転信号
があれば良いので回路素子数を低減できるという効果が
得られる。 （２） 上記（１）により、記憶部としてのトライステ
ートゲートは、データを保持すれば良いので、トランジ
スタサイズを小さくでき、これに伴いチップサイズも小
さくできると共に消費電力も小さくできるという効果が
得られる。 （３） 上記（１）により、クロック信号の切り替わり
からデータを出力するまでの遅延時間は、出力負荷を駆
動するトライステートゲート１段分の遅延時間であるか
ら回路の高速性は保つことができるという効果が得られ
る。 （４） 上記のように負荷を駆動するトライステートゲ
ートと出力電位を保持するトライステートゲートからな
るデータラッチ回路を２個用いて従属接続することによ
って高速性を保ったままで、素子の削減及びチップサイ
ズの削減したエッジトリガ型フリップフロップ回路を得
ることができるという効果が得られる。 （５） データラッチに用いられるＮＯＲゲートの出力
部にクランプ手段を設けることによって、正電源端子Ｖ
ＣＣの電位が変動しても、ＮＯＲゲートの出力端子のハ
イレベルがあるレベルにクランプされ変化しないため
に、それによって駆動されるノーマリオフ型ＦＥＴの電
流、すなわちトライステートゲートの出力電流の変動を
抑えることができるという効果が得られる。
記の通りである。すなわち、 （１） クロック信号で制御され、入力データをラッチ
し出力の負荷を駆動するためのトライステートゲート
と、このトライステートゲートの出力電位を保持するた
めに、上記クロック信号に対して反転クロック信号で制
御されるトライステートゲートからなる記憶部とによっ
てデータラッチ回路を構成する。この構成では、記憶部
であるトライステートゲートの入力は、出力負荷を駆動
するトライステートゲートの出力信号と、その反転信号
があれば良いので回路素子数を低減できるという効果が
得られる。 （２） 上記（１）により、記憶部としてのトライステ
ートゲートは、データを保持すれば良いので、トランジ
スタサイズを小さくでき、これに伴いチップサイズも小
さくできると共に消費電力も小さくできるという効果が
得られる。 （３） 上記（１）により、クロック信号の切り替わり
からデータを出力するまでの遅延時間は、出力負荷を駆
動するトライステートゲート１段分の遅延時間であるか
ら回路の高速性は保つことができるという効果が得られ
る。 （４） 上記のように負荷を駆動するトライステートゲ
ートと出力電位を保持するトライステートゲートからな
るデータラッチ回路を２個用いて従属接続することによ
って高速性を保ったままで、素子の削減及びチップサイ
ズの削減したエッジトリガ型フリップフロップ回路を得
ることができるという効果が得られる。 （５） データラッチに用いられるＮＯＲゲートの出力
部にクランプ手段を設けることによって、正電源端子Ｖ
ＣＣの電位が変動しても、ＮＯＲゲートの出力端子のハ
イレベルがあるレベルにクランプされ変化しないため
に、それによって駆動されるノーマリオフ型ＦＥＴの電
流、すなわちトライステートゲートの出力電流の変動を
抑えることができるという効果が得られる。
【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
以上の実施例では電界効果トランジスタ（ＦＥＴ）を用
いて説明したが、ＦＥＴの他、バイポーラトランジスタ
など各種素子を用いて構成することも可能である。Ｇａ
Ａｓ化合物半導体の代わりにシリコン（Ｓｉ）などの他
の半導体を用いるものであってもよい。非反転のクロッ
ク信号ＣＫと反転のクロック信号ＣＫＢとは相補的なも
のであり、それぞれを相互に入れ換えて構成するもので
あってもよい。ただし、データ入力期間とデータ保持期
間とが前記説明とは逆になるものである。トライステー
トゲートは、ＮＯＲゲートを用いるもの他、ＮＡＮＤゲ
ートを用いる等種々の実施形態を採ることができる。こ
の発明に係る半導体記憶回路は、半導体集積回路に構成
されるデータラッチ回路やフリップフロップ回路のよう
な記憶回路として広く利用できる。
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
以上の実施例では電界効果トランジスタ（ＦＥＴ）を用
いて説明したが、ＦＥＴの他、バイポーラトランジスタ
など各種素子を用いて構成することも可能である。Ｇａ
Ａｓ化合物半導体の代わりにシリコン（Ｓｉ）などの他
の半導体を用いるものであってもよい。非反転のクロッ
ク信号ＣＫと反転のクロック信号ＣＫＢとは相補的なも
のであり、それぞれを相互に入れ換えて構成するもので
あってもよい。ただし、データ入力期間とデータ保持期
間とが前記説明とは逆になるものである。トライステー
トゲートは、ＮＯＲゲートを用いるもの他、ＮＡＮＤゲ
ートを用いる等種々の実施形態を採ることができる。こ
の発明に係る半導体記憶回路は、半導体集積回路に構成
されるデータラッチ回路やフリップフロップ回路のよう
な記憶回路として広く利用できる。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロック信号で制御され、
入力データをラッチし出力の負荷を駆動するためのトラ
イステートゲートと、このトライステートゲートの出力
電位を保持するために、上記クロック信号に対して反転
クロック信号で制御されるトライステートゲートからな
る記憶部とによってデータラッチ回路を構成することに
より、記憶部であるトライステートゲートの入力は、出
力負荷を駆動するトライステートゲートの出力信号と、
その反転信号があれば良いので従来技術に比べてインバ
ータを１個少なくできる。また、記憶部としてデータを
保持すれば良いので、トランジスタサイズを小さくで
き、半導体集積回路のチップサイズを小さくできると共
に、消費電力も小さくできる。しかも、非反転クロック
信号の切り替わりからデータを出力するまでの遅延時間
は、出力負荷を駆動するトライステートゲート１段分の
遅延時間であるから回路の高速性は保つことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロック信号で制御され、
入力データをラッチし出力の負荷を駆動するためのトラ
イステートゲートと、このトライステートゲートの出力
電位を保持するために、上記クロック信号に対して反転
クロック信号で制御されるトライステートゲートからな
る記憶部とによってデータラッチ回路を構成することに
より、記憶部であるトライステートゲートの入力は、出
力負荷を駆動するトライステートゲートの出力信号と、
その反転信号があれば良いので従来技術に比べてインバ
ータを１個少なくできる。また、記憶部としてデータを
保持すれば良いので、トランジスタサイズを小さくで
き、半導体集積回路のチップサイズを小さくできると共
に、消費電力も小さくできる。しかも、非反転クロック
信号の切り替わりからデータを出力するまでの遅延時間
は、出力負荷を駆動するトライステートゲート１段分の
遅延時間であるから回路の高速性は保つことができる。
【図１】この発明に係るデータデータラッチ回路の一実
施例を示す基本的な論理回路図である。
施例を示す基本的な論理回路図である。
【図２】図１のデータラッチ回路に用いられるトライス
テートゲートＴＧ１の真理値図である。
テートゲートＴＧ１の真理値図である。
【図３】図１のデータラッチ回路の一実施例を示す回路
図である。
図である。
【図４】図３のデータラッチ回路の動作の一例を説明す
るためのタイミング図である。
るためのタイミング図である。
【図５】この発明に係るデータラッチ回路に用いられる
インバータの一実施例を示す具体的回路図である。
インバータの一実施例を示す具体的回路図である。
【図６】この発明に係るデータラッチ回路に用いられる
ＮＯＲゲートの一実施例を示す具体的回路図である。
ＮＯＲゲートの一実施例を示す具体的回路図である。
【図７】この発明に係るデータラッチ回路に用いられる
ＮＯＲゲートの他の一実施例を示す具体的回路図であ
る。
ＮＯＲゲートの他の一実施例を示す具体的回路図であ
る。
【図８】図７のクランプ手段の一実施例を示す回路図で
ある。
ある。
【図９】この発明に係るフリップフロップ回路の一実施
例を示す回路図である。
例を示す回路図である。
【図１０】従来技術の一例を示す回路図である。
【図１１】図１０の動作の一例を説明するためのタイミ
ング図である。
ング図である。
１，２…データラッチ回路、ＴＧ１〜ＴＧ４，ＴＧ１
１，ＴＧ１２…トライステートゲート、Ｍ１０…記憶
部、ＩＶ１，ＩＶ１１，ＩＶ１２…インバータ、Ｇ１〜
Ｇ８，Ｇ１１〜Ｇ１４…ＮＯＲゲート、Ｑ１〜Ｑ１５…
ＦＥＴ、ＣＴ１…クランプ手段、ＤＴ，ＤＢ…データ信
号、ＱＴ，ＱＢ，Ｑ２Ｔ，Ｑ２Ｂ…出力信号、ＣＫ…非
反転クロック信号、ＣＫＢ…反転クロック信号、ＶＣＣ
…正電源端子、ＶＳＳ…負電源端子。
１，ＴＧ１２…トライステートゲート、Ｍ１０…記憶
部、ＩＶ１，ＩＶ１１，ＩＶ１２…インバータ、Ｇ１〜
Ｇ８，Ｇ１１〜Ｇ１４…ＮＯＲゲート、Ｑ１〜Ｑ１５…
ＦＥＴ、ＣＴ１…クランプ手段、ＤＴ，ＤＢ…データ信
号、ＱＴ，ＱＢ，Ｑ２Ｔ，Ｑ２Ｂ…出力信号、ＣＫ…非
反転クロック信号、ＣＫＢ…反転クロック信号、ＶＣＣ
…正電源端子、ＶＳＳ…負電源端子。
Claims (9)
- 【請求項１】 クロック信号の制御により相補なデータ
信号を入力としてこのデータ信号のどちらか一方の極性
の信号を出力する第１のトライステートゲートと、上記
第１のトライステートゲートの出力信号を反転する第１
のインバータと、上記第１のトライステートゲートの出
力信号と上記第１のインバータの出力信号を入力として
上記クロック信号に対する反転クロック信号の制御によ
り上記第１のトライステートゲートの出力電位を保持す
る信号を出力する第２のトライステートゲートとを備
え、上記第１のトライステートゲートの出力端子と上記
第２のトライステートゲートの出力端子とを接続したこ
とを特徴とする半導体記憶回路。 - 【請求項２】 上記第１および第２のトライステートゲ
ートは、相補なデータ信号を入力として、それぞれ非反
転クロック信号または反転クロック信号がローレベルの
とき、このデータ信号のどちらか一方の極性の信号を出
力し、非反転クロック信号または反転クロック信号がハ
イレベルのとき、出力がオープン状態になることを特徴
とする請求項１の半導体記憶回路。 - 【請求項３】 上記第１のトライステートゲートは、ド
レインが第１の電源端子に、ゲートが相補なデータ信号
のどちらか一方の極性信号と非反転クロック信号とのＮ
ＯＲ論理をとる第１のＮＯＲゲートの出力端子に、ソー
スが上記第１のトライステートゲートの出力端子に接続
された第１のノーマリオフ型電界効果トランジスタと、
ドレインが上記第１のトライステートゲートの出力端子
に、ゲートが上記第１のＮＯＲゲートの入力であるデー
タ信号と反対極性のデータ信号と非反転クロック信号と
のＮＯＲ論理をとる第２のＮＯＲゲートの出力端子に、
ソースが第２の電源端子に接続された第２のノーマリオ
フ型電界効果トランジスタとを備えてなり、上記第２の
トライステートゲートは、ドレインが第１の電源端子
に、ゲートが上記インバータの出力信号と反転クロック
信号とのＮＯＲ論理をとる第３のＮＯＲゲートの出力端
子に、ソースが上記第２のトライステートゲートの出力
端子に接続された第３のノーマリオフ型電界効果トラン
ジスタと、ドレインが上記第２のトライステートゲート
の出力端子に、ゲートが上記第１のトライステートゲー
トの出力信号と反転クロック信号とのＮＯＲ論理をとる
第４のＮＯＲゲートの出力端子に、ソースが第２の電源
端子に接続された第４のノーマリオフ型電界効果トラン
ジスタとを備えてなることを特徴とする請求項２の半導
体記憶回路。 - 【請求項４】 上記第１及び上記第２のトライステート
ゲートに用いるＮＯＲゲートは、ドレインが第１の電源
端子に、ゲートとソースが接続されかつ第１のＮＯＲゲ
ートの出力端子に接続された第５のノーマリオン型電界
効果トランジスタと、ドレインが上記第１のＮＯＲゲー
トの出力端子に、ゲートがデータ信号入力端子に、ソー
スが第２の電源端子に接続された第６のノーマリオフ型
電界効果トランジスタと、ドレインが上記第１のＮＯＲ
ゲートの出力端子に、ゲートがクロック信号入力端子
に、ソースが第２の電源端子に接続された第７のノーマ
リオフ型電界効果トランジスタとを備えてなることを特
徴とする請求項３の半導体記憶回路。 - 【請求項５】 上記第１及び上記第２のトライステート
ゲートに用いる上記ＮＯＲゲートにおいて、上記第５の
ノーマリオン型電界効果トランジスタはゲートに所定の
固定の電位が与えられるものであることを特徴とする請
求項３の半導体記憶回路。 - 【請求項６】 上記第１及び上記第２のトライステート
ゲートに用いる上記ＮＯＲゲートにおいて、このＮＯＲ
ゲートの出力端子と第２の電源端子間にはクランプ手段
が設けられるものであることを特徴とする請求項１、請
求項２、請求項３、請求項４又は請求項５の半導体記憶
回路。 - 【請求項７】 上記クランプ手段は、ゲートが上記ＮＯ
Ｒゲートの出力端子に、ドレインとソースが第２の電源
端子に接続されたノーマリオフ型電界効果トランジスタ
が順方向に少なくとも１個接続されてなることを特徴と
する請求項６の半導体記憶回路。 - 【請求項８】 上記クランプ手段は、ドレインが上記第
１のＮＯＲゲートの出力端子に、ゲートとソースが第２
の電源端子に接続されたノーマリオン型電界効果トラン
ジスタを備えてなることを特徴とする請求項６の半導体
記憶回路。 - 【請求項９】 クロック信号の制御により相補なデータ
信号を入力としてこのデータ信号のどちらか一方の極性
の信号を出力する上記第１のトライステートゲートと、
上記第１のトライステートゲートの出力信号を反転する
上記第１のインバータと、上記第１のトライステートゲ
ートの出力信号と上記第１のインバータの出力信号を入
力として上記クロック信号に対して反転のクロック信号
の制御により上記第１のトライステートゲートの出力電
位を保持する信号を出力する上記第２のトライステート
ゲートと、上記データラッチ回路の出力である上記第１
のトライステートゲートの出力と上記第１のインバータ
の出力を入力として上記反転のクロック信号の制御によ
りこの入力信号のどちらか一方の極性の信号を出力する
第３のトライステートゲートと、上記第３のトライステ
ートゲートの出力信号を反転する第２のインバータと、
上記第３のトライステートゲートの出力信号と上記第２
のインバータの出力信号を入力として上記クロック信号
の制御により上記第３のトライステートゲートの出力電
位を保持する信号を出力する第４のトライステートゲー
トとを備え、上記第１のトライステートゲートの出力端
子と上記第２のトライステートゲートの出力端子とを接
続し、上記第３のトライステートゲートの出力端子と上
記第４のトライステートゲートの出力端子とを接続した
ことを特徴とする半導体記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24821691A JP3304110B2 (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶回路 |
| US07/797,922 US5281865A (en) | 1990-11-28 | 1991-11-26 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24821691A JP3304110B2 (ja) | 1991-09-02 | 1991-09-02 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0562472A true JPH0562472A (ja) | 1993-03-12 |
| JP3304110B2 JP3304110B2 (ja) | 2002-07-22 |
Family
ID=17174911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24821691A Expired - Fee Related JP3304110B2 (ja) | 1990-11-28 | 1991-09-02 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304110B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116760403A (zh) * | 2023-06-26 | 2023-09-15 | 上海奎芯集成电路设计有限公司 | 一种高速d触发器电路和高速d触发器芯片 |
| WO2023226488A1 (zh) * | 2022-05-27 | 2023-11-30 | 华为技术有限公司 | 逻辑门电路、集成电路及电子设备 |
-
1991
- 1991-09-02 JP JP24821691A patent/JP3304110B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023226488A1 (zh) * | 2022-05-27 | 2023-11-30 | 华为技术有限公司 | 逻辑门电路、集成电路及电子设备 |
| CN116760403A (zh) * | 2023-06-26 | 2023-09-15 | 上海奎芯集成电路设计有限公司 | 一种高速d触发器电路和高速d触发器芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3304110B2 (ja) | 2002-07-22 |
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