CN116760403A - 一种高速d触发器电路和高速d触发器芯片 - Google Patents

一种高速d触发器电路和高速d触发器芯片 Download PDF

Info

Publication number
CN116760403A
CN116760403A CN202310763591.7A CN202310763591A CN116760403A CN 116760403 A CN116760403 A CN 116760403A CN 202310763591 A CN202310763591 A CN 202310763591A CN 116760403 A CN116760403 A CN 116760403A
Authority
CN
China
Prior art keywords
tri
state gate
inverter
transistor
speed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310763591.7A
Other languages
English (en)
Inventor
王运锋
王晓阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Kuixin Integrated Circuit Design Co ltd
Original Assignee
Shanghai Kuixin Integrated Circuit Design Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Kuixin Integrated Circuit Design Co ltd filed Critical Shanghai Kuixin Integrated Circuit Design Co ltd
Priority to CN202310763591.7A priority Critical patent/CN116760403A/zh
Publication of CN116760403A publication Critical patent/CN116760403A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种高速D触发器电路和高速D触发器芯片，利用第一反相器、第一锁存单元、第二锁存单元和第二反相器构建D触发器，其中，输入信号与第一反相器的输入端相连，第一反相器的输出端与第一三态门的输入端相连，第一三态门的输出端以及第二三态门的输出端均与第三反相器的输入端相连，第三反相器的输出端分别与第二三态门的输入端以及第三三态门的输入端相连；第三三态门的输出端以及第四三态门的输出端均与第四反相器的输入端相连，第四反相器的输出端分别与第四三态门的输入端以及第二反相器的输入端相连，有效缩短了该电路的建立时间和保持时间，优化了D触发器的性能，且提升了电路的驱动能力，可以灵活的设计后面的负载电路。

Description

一种高速D触发器电路和高速D触发器芯片
技术领域
本发明涉及信号处理技术领域，尤其涉及一种高速D触发器电路和高速D触发器芯片。
背景技术
D触发器(也叫D Flip-Flop，简称DFF)是一种常见的数字逻辑电路，它具有存储器件的功能。它在时钟脉冲的控制下读取一个输入数据值，并将其保存为输出数据值，同时还能够通过设置或复位输入信号进行数据修改。当时钟输入接收到一个上升沿(或下降沿)时，在这个瞬间，D触发器接收到输入端的信号，将其存储到内部，从而更新输出端的数据，从而实现了对输入数据的存储和传输，达到了存储和传输数字信息的目的。
具体来说，当时钟输入接收到上升沿(或下降沿)时，D触发器会检测当前的数据值(即输入D的电平)，并将其写入存储单元中。在此之后，输出端将显示与输入端相同的数值，直到触发器再次接收到新的数据值。D触发器通常用于数字系统中的数据采集和处理，例如计数器、锁存器和寄存器等。由于D触发器具有可靠性高，稳定性好，使用方便等优点，因此在数字电路设计中被广泛使用。
常见的DFF电路通常由反相器和传输门构成。为了正确采样数据，还需要满足DFF的时序。DFF的时序是指建立时间(Tsetup)和保持时间(Thold)，而影响时序快慢的因素是反相器和传输门的输出与输出的延迟，以及反相器和传输门的驱动能力。然而，现有的DFF电路存在三点缺点，首先传输门驱动能力弱，数据D经过传输门后，受下级电路的影响，信号会变差，使得传输门只能选择有限的下级电路负载，下级电路的参数可调范围小，此外该电路中数据的传输路径长，导致DFF的建立时间和保持时间较长，制约了DFF性能。
发明内容
本发明提供一种高速D触发器电路和高速D触发器芯片，用以解决现有技术中下级电路的参数可调范围小，且DFF的建立时间和保持时间较长的缺陷。
本发明提供一种高速D触发器电路，包括：
第一反相器、第一锁存单元、第二锁存单元和第二反相器；
其中，所述第一锁存单元包括第一三态门、第三反相器和第二三态门；所述第二锁存单元包括第三三态门、第四反相器和第四三态门；
输入信号与所述第一反相器的输入端相连，所述第一反相器的输出端与所述第一三态门的输入端相连，所述第一三态门的输出端以及所述第二三态门的输出端均与所述第三反相器的输入端相连，所述第三反相器的输出端分别与所述第二三态门的输入端以及所述第三三态门的输入端相连；所述第三三态门的输出端以及所述第四三态门的输出端均与所述第四反相器的输入端相连，所述第四反相器的输出端分别与所述第四三态门的输入端以及所述第二反相器的输入端相连；所述第二反相器输出的信号为所述高速D触发器电路的输出信号。
根据本发明提供的一种高速D触发器电路，所述第一三态门、所述第二三态门、所述第三三态门以及所述第四三态门的结构相同；所述第一三态门、所述第二三态门、所述第三三态门或所述第四三态门中包括依次串联的第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中所述第一晶体管和所述第二晶体管是第一导电类型的晶体管，所述第三晶体管和所述第四晶体管是第二导电类型的晶体管，所述第二导电类型不同于所述第一导电类型；所述第一晶体管的源极接电源，所述第一晶体管的漏极与所述第二晶体管的源极相连，所述第二晶体管的漏极与所述第三晶体管的漏极相连，所述第三晶体管的源极与所述第四晶体管的漏极相连，所述第四晶体管的源极接地；
所述第一晶体管的栅极为相应三态门的第一控制端；所述第四晶体管的栅极为相应三态门的第二控制端，所述第一控制端与所述第二控制端分别与相互反相的时钟信号相连；所述第二晶体管和所述第三晶体管的栅极为相应三态门用于接收数据的输入端；所述第二晶体管的漏极与所述第三晶体管的漏极的连接处为相应三态门的输出端。
根据本发明提供的一种高速D触发器电路，所述第一三态门和所述第四三态门的打开关闭状态保持一致，所述第二三态门和所述第三三态门的打开关闭状态保持一致，并且所述第一三态门和所述第二三态门的打开关闭状态相反。
根据本发明提供的一种高速D触发器电路，所述高速D触发器电路的建立时间是基于所述第一三态门的输出端、所述第三反相器、所述第二三态门构成的环路确定的。
根据本发明提供的一种高速D触发器电路，所述高速D触发器电路的保持时间是基于所述第三三态门的输出端、所述第四反相器、所述第四三态门构成的环路确定的。
根据本发明提供的一种高速D触发器电路，所述第一三态门的第一控制端与第一时钟信号相连，所述第一三态门的第二控制端与第二时钟信号相连；
所述第二三态门的第一控制端与第二时钟信号相连，所述第二三态门的第二控制端与第一时钟信号相连；
所述第三三态门的第一控制端与第二时钟信号相连，所述第三三态门的第二控制端与第一时钟信号相连；
所述第四三态门的第一控制端与第一时钟信号相连，所述第四三态门的第二控制端与第二时钟信号相连；
其中，所述第二时钟信号是将所述第一时钟信号进行反相后得到的。
根据本发明提供的一种高速D触发器电路，所述第一导电类型的晶体管为PMOS晶体管，所述第二导电类型的晶体管为NMOS晶体管。
根据本发明提供的一种高速D触发器电路，所述第一反相器、所述第二反相器、第三反相器、第四反相器、第一三态门、第二三态门、第三三态门以及第四三态门的输入到输出的延时相等。
本发明还提供一种高速D触发器芯片，包括如上述任一种高速D触发器电路的集成电路。
根据本发明提供的一种高速D触发器芯片，所述高速D触发器芯片还包括时钟电路的集成电路，所述时钟电路用于向所述高速D触发器电路提供第一时钟信号和第二时钟信号。
本发明提供的一种高速D触发器电路和高速D触发器芯片，利用第一反相器、第一锁存单元、第二锁存单元和第二反相器构建D触发器，其中，第一锁存单元包括第一三态门、第三反相器和第二三态门；第二锁存单元包括第三三态门、第四反相器和第四三态门；输入信号与第一反相器的输入端相连，第一反相器的输出端与第一三态门的输入端相连，第一三态门的输出端以及第二三态门的输出端均与第三反相器的输入端相连，第三反相器的输出端分别与第二三态门的输入端以及第三三态门的输入端相连；第三三态门的输出端以及第四三态门的输出端均与第四反相器的输入端相连，第四反相器的输出端分别与第四三态门的输入端以及第二反相器的输入端相连，有效缩短了该电路的建立时间和保持时间，优化了D触发器的性能，且利用三态门提升了电路的驱动能力，可以灵活的设计后面的负载电路。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的高速D触发器电路的结构示意图之一；
图2是本发明提供的高速D触发器电路建立时间的示意图；
图3是现有技术提供的DFF电路建立时间示意图；
图4是本发明提供的高速D触发器电路保持时间的示意图；
图5是现有技术提供的DFF电路保持时间示意图；
图6是本发明提供的三态门的结构示意图；
图7是本发明提供的高速D触发器电路的结构示意图之二；
附图标记：
110：第一反相器；120：第一锁存单元；121：第一三态门；
122：第三反相器；123：第二三态门；130：第二锁存单元；
131：第三三态门；132：第四反相器；133：第四三态门；
140：第二反相器；101：第一晶体管；102：第二晶体管；
103：第三晶体管；104：第四晶体管。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
影响时序快慢的因素是反相器和传输门的输出与输出的延迟，以及反相器和传输门的驱动能力。然而，现有的DFF电路存在三点缺点，首先传输门驱动能力弱，数据D经过传输门后，受下级电路的影响，信号会变差，使得传输门只能选择有限的下级电路负载，下级电路的参数可调范围小，此外该电路中数据的传输路径长，导致DFF的建立时间和保持时间较长，制约了DFF性能。
对此，本发明提供一种高速D触发器电路，该电路包括：
第一反相器、第一锁存单元、第二锁存单元和第二反相器；
其中，所述第一锁存单元包括第一三态门、第三反相器和第二三态门；所述第二锁存单元包括第三三态门、第四反相器和第四三态门；
输入信号与所述第一反相器的输入端相连，所述第一反相器的输出端与所述第一三态门的输入端相连，所述第一三态门的输出端以及所述第二三态门的输出端均与所述第三反相器的输入端相连，所述第三反相器的输出端分别与所述第二三态门的输入端以及所述第三三态门的输入端相连；所述第三三态门的输出端以及所述第四三态门的输出端均与所述第四反相器的输入端相连，所述第四反相器的输出端分别与所述第四三态门的输入端以及所述第二反相器的输入端相连；所述第二反相器输出的信号为所述高速D触发器电路的输出信号。
具体地，图1是本发明提供的高速D触发器电路的结构示意图之一，如图1所示，该电路包括第一反相器110、第一锁存单元120、第二锁存单元130和第二反相器140。其中，第一锁存单元120包括第一三态门121、第三反相器122和第二三态门123；第二锁存单元130包括第三三态门131、第四反相器132和第四三态门133。
具体而言，输入信号D与第一反相器110的输入端相连，第一反相器110的输出端与第一三态门121的输入端相连，第一三态门121的输出端以及第二三态门123的输出端均与第三反相器122的输入端相连，第三反相器122的输出端分别与第二三态门123的输入端以及第三三态门131的输入端相连；第三三态门131的输出端以及第四三态门133的输出端均与第四反相器132的输入端相连，第四反相器132的输出端分别与第四三态门133的输入端以及第二反相器140的输入端相连；第二反相器140输出的信号Q为高速D触发器电路的输出信号。
可见，第一三态门121控制了输入数据是否能进入第一锁存单元120，第三三态门131则控制了第一锁存单元120的数据是否能进入第二锁存单元130。在第一锁存单元120中，第一三态门121的输出端、第三反相器122和第二三态门123构成了环路，第二三态门123的通断控制了第一锁存单元120是否进入闭环。同理，在第二锁存单元130中，第三三态门131的输出端、第四反相器132和第四三态门133构成了环路，第四三态门133的通断控制了第二锁存单元120是否进入闭环。此处，为了实现对输入数据的存储和传输，第一三态门121和第四三态门133的打开关闭状态保持一致，第二三态门123和第三三态门131的打开关闭状态保持一致，并且第一三态门121和第二三态门123的打开关闭状态相反。即，当第一三态门121和第四三态门133打开时，第二三态门123和第三三态门131为高阻状态，反之，当第一三态门121和第四三态门133处于高阻状态时，第二三态门123和第三三态门131为打开状态。
此处，如图2所示，高速D触发器电路的建立时间是基于第一三态门121的输出端、第三反相器122、第二三态门123构成的环路(即P0->P1->P0)确定的。具体而言，当第一三态门121和第四三态门133打开时，第二三态门123和第三三态门131为高阻状态，从P0到P1的延迟时间为Tinv3(即第三反相器122的输入到输出的延时)；当第一三态门121和第四三态门133处于高阻状态时，第二三态门123和第三三态门131为打开状态，从P1到P0的延迟时间为Ttrig2(即第二三态门123的输入到输出的延时)。因此，本发明实施例提供的高速D触发器电路的建立时间Tsetup＝Tinv3+Ttrig2。
对比如图3所示的现有技术提供的DFF电路建立时间示意图，在现有技术提供的DFF电路中，P0->P1->P2->P0回路，是现有DFF电路的建立时间Tsetup的路径。当CKP＝0，CKN＝1时，传输门TG1和传输门TG4打开，传输门TG2和传输门TG3关闭，P0->P1的延迟时间为Tinv2(即反相器INV2的输入到输出的延时)，P1->P2的延迟时间为Tinv3(即反相器INV3的输入到输出的延时)。当CKP＝1，CKN＝0时，P2->P0的延迟时间为Ttg2(即传输门的输入到输出的延时)。因此，现有DFF电路的建立时间Tsetup＝Tinv2+Tinv3+Ttg2。
通常设置下，各个传输门、各个反相器以及各个三态门的输入到输出的延时相等，因此本发明实施例提供的高速D触发器电路的建立时间低于现有DFF电路的建立时间。
如图4所示，高速D触发器电路的保持时间是基于第三三态门131的输出端、第四反相器132、第四三态门133构成的环路(即N0->N1->N0)确定的。具体而言，当第一三态门121和第四三态门133处于高阻状态时，第二三态门123和第三三态门131为打开状态，从N0到N1的延迟时间为Tinv4(即第四反相器132的输入到输出的延时)；当第一三态门121和第四三态门133打开时，第二三态门123和第三三态门131为高阻状态，从N1到N0的延迟时间为Ttrig4(即第四三态门133的输入到输出的延时)。因此，本发明实施例提供的高速D触发器电路的保持时间Thold＝Tinv4+Ttrig4。
对比如图5所示的现有技术提供的DFF电路保持时间示意图(其中INV指代反相器，TG指代传输门)，在现有技术提供的DFF电路中，N0->N1->N2->N0回路，是现有DFF电路的保持时间Thold的路径。当CKP＝1，CKN＝0时，传输门TG1和传输门TG4关闭，传输门TG2和传输门TG3打开，N0->N1的延迟时间为Tinv4(即反相器INV4的输入到输出的延时)，N1->N2的延迟时间为Tinv5(即反相器INV5的输入到输出的延时)。当CKP＝0，CKN＝1时，N2->N0的延迟时间为Ttg4(即传输门的输入到输出的延时)。因此，现有DFF电路的保持时间Thold＝Tinv4+Tinv5+Ttg4。
由于各个传输门、各个反相器以及各个三态门的输入到输出的延时相等，因此本发明实施例提供的高速D触发器电路的保持时间也低于现有DFF电路的保持时间。
通过对比现有DFF电路和本发明实施例提供的高速D触发器电路，本发明实施例提供的高速D触发器电路在建立时间(Tsetup)和保持时间(Thold)上有明显优势，而且本发明实施例提供的高速D触发器电路去掉了传输门TG，解决了驱动能力弱的问题，使用新的三态门电路，具有强驱动能力，可以灵活的设计后面的负载电路。
本发明实施例提供的电路，利用第一反相器、第一锁存单元、第二锁存单元和第二反相器构建D触发器，其中，第一锁存单元包括第一三态门、第三反相器和第二三态门；第二锁存单元包括第三三态门、第四反相器和第四三态门；输入信号与第一反相器的输入端相连，第一反相器的输出端与第一三态门的输入端相连，第一三态门的输出端以及第二三态门的输出端均与第三反相器的输入端相连，第三反相器的输出端分别与第二三态门的输入端以及第三三态门的输入端相连；第三三态门的输出端以及第四三态门的输出端均与第四反相器的输入端相连，第四反相器的输出端分别与第四三态门的输入端以及第二反相器的输入端相连，有效缩短了该电路的建立时间和保持时间，优化了D触发器的性能，且利用三态门提升了电路的驱动能力，可以灵活的设计后面的负载电路。
基于上述实施例，如图6所示，第一三态门121、第二三态门123、第三三态门131以及第四三态门133的结构相同；第一三态门121、第二三态门123、第三三态门131或第四三态门133中包括依次串联的第一晶体管101、第二晶体管102、第三晶体管103和第四晶体管104；
其中第一晶体管101和第二晶体管102是第一导电类型的晶体管，第三晶体管103和第四晶体管104是第二导电类型的晶体管，第二导电类型不同于第一导电类型；第一晶体管101的源极接电源，第一晶体管101的漏极与第二晶体管102的源极相连，第二晶体管102的漏极与第三晶体管103的漏极相连，第三晶体管103的源极与第四晶体管104的漏极相连，第四晶体管104的源极接地；
第一晶体管101的栅极为相应三态门的第一控制端(如图6中的P端)；第四晶体管104的栅极为相应三态门的第二控制端(如图6中的N端)，第一控制端与第二控制端分别与相互反相的时钟信号相连；第二晶体管102和第三晶体管103的栅极为相应三态门用于接收数据的输入端(如图6中的IN端)；第二晶体管102的漏极与第三晶体管103的漏极的连接处为相应三态门的输出端(如图6中的OUT端)。
其中，第一导电类型的晶体管为PMOS晶体管，第二导电类型的晶体管为NMOS晶体管。
在一些实施例中，如图7所示，第一三态门121的第一控制端(P端)与第一时钟信号(记为CKP)相连，第一三态门121的第二控制端(N端)与第二时钟信号(记为CKN)相连；
第二三态门123的第一控制端(P端)与第二时钟信号(CKN)相连，第二三态门123的第二控制端(N端)与第一时钟信号(CKP)相连；
第三三态门131的第一控制端(P端)与第二时钟信号(CKN)相连，第三三态门131的第二控制端(N端)与第一时钟信号(CKP)相连；
第四三态门133的第一控制端(P端)与第一时钟信号(CKP)相连，第四三态门133的第二控制端(N端)与第二时钟信号(CKN)相连；
其中，第二时钟信号是将第一时钟信号进行反相后得到的。
基于上述任一实施例，本发明实施例还提供一种高速D触发器芯片，该芯片中包括上述任一实施例提供的高速D触发器电路的集成电路。
在一些实施例中，该高速D触发器芯片还包括时钟电路的集成电路，其中时钟电路用于向高速D触发器电路提供第一时钟信号(CKP)和第二时钟信号(CKN)。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种高速D触发器电路，其特征在于，包括：
第一反相器、第一锁存单元、第二锁存单元和第二反相器；
其中，所述第一锁存单元包括第一三态门、第三反相器和第二三态门；所述第二锁存单元包括第三三态门、第四反相器和第四三态门；
输入信号与所述第一反相器的输入端相连，所述第一反相器的输出端与所述第一三态门的输入端相连，所述第一三态门的输出端以及所述第二三态门的输出端均与所述第三反相器的输入端相连，所述第三反相器的输出端分别与所述第二三态门的输入端以及所述第三三态门的输入端相连；所述第三三态门的输出端以及所述第四三态门的输出端均与所述第四反相器的输入端相连，所述第四反相器的输出端分别与所述第四三态门的输入端以及所述第二反相器的输入端相连；所述第二反相器输出的信号为所述高速D触发器电路的输出信号。
2.根据权利要求1所述的高速D触发器电路，其特征在于，所述第一三态门、所述第二三态门、所述第三三态门以及所述第四三态门的结构相同；所述第一三态门、所述第二三态门、所述第三三态门或所述第四三态门中包括依次串联的第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中所述第一晶体管和所述第二晶体管是第一导电类型的晶体管，所述第三晶体管和所述第四晶体管是第二导电类型的晶体管，所述第二导电类型不同于所述第一导电类型；所述第一晶体管的源极接电源，所述第一晶体管的漏极与所述第二晶体管的源极相连，所述第二晶体管的漏极与所述第三晶体管的漏极相连，所述第三晶体管的源极与所述第四晶体管的漏极相连，所述第四晶体管的源极接地；
所述第一晶体管的栅极为相应三态门的第一控制端；所述第四晶体管的栅极为相应三态门的第二控制端，所述第一控制端与所述第二控制端分别与相互反相的时钟信号相连；所述第二晶体管和所述第三晶体管的栅极为相应三态门用于接收数据的输入端；所述第二晶体管的漏极与所述第三晶体管的漏极的连接处为相应三态门的输出端。
3.根据权利要求2所述的高速D触发器电路，其特征在于，所述第一三态门和所述第四三态门的打开关闭状态保持一致，所述第二三态门和所述第三三态门的打开关闭状态保持一致，并且所述第一三态门和所述第二三态门的打开关闭状态相反。
4.根据权利要求3所述的高速D触发器电路，其特征在于，所述高速D触发器电路的建立时间是基于所述第一三态门的输出端、所述第三反相器、所述第二三态门构成的环路确定的。
5.根据权利要求3所述的高速D触发器电路，其特征在于，所述高速D触发器电路的保持时间是基于所述第三三态门的输出端、所述第四反相器、所述第四三态门构成的环路确定的。
6.根据权利要求3所述的高速D触发器电路，其特征在于，所述第一三态门的第一控制端与第一时钟信号相连，所述第一三态门的第二控制端与第二时钟信号相连；
所述第二三态门的第一控制端与第二时钟信号相连，所述第二三态门的第二控制端与第一时钟信号相连；
所述第三三态门的第一控制端与第二时钟信号相连，所述第三三态门的第二控制端与第一时钟信号相连；
所述第四三态门的第一控制端与第一时钟信号相连，所述第四三态门的第二控制端与第二时钟信号相连；
其中，所述第二时钟信号是将所述第一时钟信号进行反相后得到的。
7.根据权利要求2所述的高速D触发器电路，其特征在于，所述第一导电类型的晶体管为PMOS晶体管，所述第二导电类型的晶体管为NMOS晶体管。
8.根据权利要求1所述的高速D触发器电路，其特征在于，所述第一反相器、所述第二反相器、第三反相器、第四反相器、第一三态门、第二三态门、第三三态门以及第四三态门的输入到输出的延时相等。
9.一种高速D触发器芯片，其特征在于，包括如权利要求1至8任一项所述高速D触发器电路的集成电路。
10.根据权利要求9所述的高速D触发器芯片，其特征在于，所述高速D触发器芯片还包括时钟电路的集成电路，所述时钟电路用于向所述高速D触发器电路提供第一时钟信号和第二时钟信号。
CN202310763591.7A 2023-06-26 2023-06-26 一种高速d触发器电路和高速d触发器芯片 Pending CN116760403A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310763591.7A CN116760403A (zh) 2023-06-26 2023-06-26 一种高速d触发器电路和高速d触发器芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310763591.7A CN116760403A (zh) 2023-06-26 2023-06-26 一种高速d触发器电路和高速d触发器芯片

Publications (1)

Publication Number Publication Date
CN116760403A true CN116760403A (zh) 2023-09-15

Family

ID=87960645

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310763591.7A Pending CN116760403A (zh) 2023-06-26 2023-06-26 一种高速d触发器电路和高速d触发器芯片

Country Status (1)

Country Link
CN (1) CN116760403A (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0562472A (ja) * 1991-09-02 1993-03-12 Hitachi Ltd 半導体記憶回路
CN1710811A (zh) * 2005-06-24 2005-12-21 清华大学 同步扫描使能条件预充cmos触发器
CN103166602A (zh) * 2011-12-13 2013-06-19 飞思卡尔半导体公司 低功耗的主从触发器
CN104009736A (zh) * 2013-02-26 2014-08-27 飞思卡尔半导体公司 低功耗主从触发器
CN104333351A (zh) * 2014-10-13 2015-02-04 东南大学 一种带复位结构的高速主从型d触发器
CN104796132A (zh) * 2014-01-22 2015-07-22 陈祺琦 一种触发器电路
CN105450202A (zh) * 2015-12-14 2016-03-30 武汉芯昌科技有限公司 一种带置位和复位信号的复用两数据输入主从型d触发器
CN110311655A (zh) * 2019-06-27 2019-10-08 北京嘉楠捷思信息技术有限公司 免保持动态d触发器、数据处理单元、芯片、算力板及计算设备
CN110635784A (zh) * 2018-06-25 2019-12-31 北京嘉楠捷思信息技术有限公司 免保持动态d触发器
US20210075407A1 (en) * 2019-09-11 2021-03-11 Semiconductor Manufacturing International (Shanghai) Corporation Flip-flop
CN114567298A (zh) * 2022-04-28 2022-05-31 深圳比特微电子科技有限公司 具有多路选择器功能的反相d触发器

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0562472A (ja) * 1991-09-02 1993-03-12 Hitachi Ltd 半導体記憶回路
CN1710811A (zh) * 2005-06-24 2005-12-21 清华大学 同步扫描使能条件预充cmos触发器
CN103166602A (zh) * 2011-12-13 2013-06-19 飞思卡尔半导体公司 低功耗的主从触发器
CN104009736A (zh) * 2013-02-26 2014-08-27 飞思卡尔半导体公司 低功耗主从触发器
CN104796132A (zh) * 2014-01-22 2015-07-22 陈祺琦 一种触发器电路
CN104333351A (zh) * 2014-10-13 2015-02-04 东南大学 一种带复位结构的高速主从型d触发器
CN105450202A (zh) * 2015-12-14 2016-03-30 武汉芯昌科技有限公司 一种带置位和复位信号的复用两数据输入主从型d触发器
CN110635784A (zh) * 2018-06-25 2019-12-31 北京嘉楠捷思信息技术有限公司 免保持动态d触发器
CN110311655A (zh) * 2019-06-27 2019-10-08 北京嘉楠捷思信息技术有限公司 免保持动态d触发器、数据处理单元、芯片、算力板及计算设备
US20210075407A1 (en) * 2019-09-11 2021-03-11 Semiconductor Manufacturing International (Shanghai) Corporation Flip-flop
CN114567298A (zh) * 2022-04-28 2022-05-31 深圳比特微电子科技有限公司 具有多路选择器功能的反相d触发器

Similar Documents

Publication Publication Date Title
Afghahi et al. Double-edge-triggered D-flip-flops for high-speed CMOS circuits
JP3587248B2 (ja) スキャン用フリップフロップ
US7590900B2 (en) Flip flop circuit & same with scan function
US9356583B2 (en) Flip-flop circuit
US9612281B2 (en) High-speed flip-flop with robust scan-in path hold time
US9853630B2 (en) Skew-tolerant flip-flop
US9020084B2 (en) High frequency synchronizer
KR20120060670A (ko) 플립플롭 회로
US9979381B1 (en) Semi-data gated flop with low clock power/low internal power with minimal area overhead
US11558040B2 (en) Low hold multi-bit flip-flop
US8143929B2 (en) Flip-flop having shared feedback and method of operation
CN109547006B (zh) 抗辐照d锁存器
US9755618B1 (en) Low-area low clock-power flip-flop
US8866527B1 (en) Integrated circuits with hold time avoidance circuitry
US10060971B2 (en) Adjusting latency in a scan cell
CN116760403A (zh) 一种高速d触发器电路和高速d触发器芯片
US7190196B1 (en) Dual-edge synchronized data sampler
CN110798179A (zh) 具有低时钟耗散功率的d触发器
US8643421B1 (en) Implementing low power, single master-slave elastic buffer
US10454457B1 (en) Self-gating flip-flop
US20230114367A1 (en) Low Hold Multi-Bit Flip-Flop
US10001523B2 (en) Adjusting latency in a scan cell
US11863188B2 (en) Flip-flop circuit including control signal generation circuit
US20050189977A1 (en) Double-edge-trigger flip-flop
US9479147B2 (en) Synchroniser flip-flop

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination