CN104009736A - 低功耗主从触发器 - Google Patents

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    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Abstract

本发明涉及低功耗主从触发器。在主从触发器中，主锁存器具有第一和第二三态级以及第一反馈级。从锁存器具有第三和第四三态级，以及第二反馈级。提供了具有相反相位的第一和第二时钟开关。第一时钟开关配置在第一或第四三态级中的一个中，并且第一和第四三态级中的另一个共享第一时钟开关。第二时钟开关配置在第二或第三三态级中的一个中，并且第二和第三三态级中的另一个共享第二时钟开关。第二三态级还具有附加的一对互补器件，其具有互相串联连接的信号路径，并且都由从锁存器数据输出门控。该触发器减少了时钟开关的数量和时钟开关的功耗。

Description

低功耗主从触发器
背景技术
本发明涉及一种数字逻辑电路，并且更特别的，涉及低功耗主从触发器。
主从触发器被广泛使用在数字逻辑电路中。通常一个主从D触发器有两个串联连接的并且由两相时钟信号驱动的门控锁存器。主锁存器在时钟信号第一相位的下降沿寄存输入信号的值，时钟信号第一相位的下降沿是主锁存器的有效时钟沿。从锁存器在接下来的反相时钟信号下降沿寄存来自主锁存器的输出信号的值，反相时钟信号下降沿是从锁存器的有效时钟沿。
由于大量的锁存器可能用于一个典型的集成电路(IC)，锁存器的功耗会很显著。已采用了各种技术来减少这种功耗。然而，大多数这些技术具有增加电路面积和/或导致性能损失，如增加设置或保持时间，时钟毛刺和不稳定操作风险的缺点，。
因此，能在减少IC中触发器功耗的同时避免部分或全部这些缺点是有利的。
附图说明
本发明以举例的方式说明，并不限于附图所示相关实施例，附图中同样的标记表示类似的元件。图中的元件用于简单清晰的说明，并且不一定是按比例绘制的。
图1是现有的主从D触发器的原理电路图；
图2是说明现有触发器的原理电路图，其中四个三态级共享两个时钟开关，导致逻辑争用；
图3是以示例方式给出的，根据本发明的一实施例的主从D触发器的原理电路图，以及；
图4是以示例方式给出的，根据本发明的另一实施例的主从D触发器的原理电路图。
具体实施方式
下面的触发器的例子使用正电压信号对应于断言的(asserted)逻辑真值，以及零电压信号对应于去断言的(de-asserted)逻辑假值来描述。然而，应当理解，描述的触发器可能采用零(或负的)电压信号对应于断言的逻辑真值，以及正的电压信号对应于去断言的逻辑假值。此外，在例子中描述了特定的导电类型或电位极性，但应当理解，例子可采用相反的导电类型和极性。
图1示出了一个已知的主从D触发器100，其包括主锁存器101和从锁存器102。时钟源103接收系统时钟信号CK并且包括一对串联连接的反相器104和106以从系统时钟信号CK产生反相时钟信号CN和同相时钟信号C，并且将时钟信号C和CN提供给触发器100。
主锁存器101具有第一和第二三态级108和110(其具有各自的数据输入、数据输出、和时钟开关)，用于从第一和第二三态级108和110的数据输出至第二三态级110的数据输入的正反馈的第一反馈级INV1。第一三态级108和第二三态级110的时钟开关反相。
类似地，从锁存器102具有第三和第四三态级112和114(其具有各自的数据输入、数据输出、和时钟开关)，用于从第三和第四三态级112和114的数据输出至第四三态级114的数据输入的正反馈的第二反馈级INV2。第三三态级112和第四三态级114的时钟开关反相。
操作上，第一三态级108的数据输入从输入端118接收数据输入信号。第三三态级112的数据输入从第一反馈级INV1的输出(其是主锁存器101的输出)接收数据信号。从锁存器102的输出信号Q(其是触发器100的输出)，出现在第二反馈级INV2的输出端120。
更具体地，三态级108，110，112和114是反相级，并且第一和第二反馈级也是反相器。第一三态级108包括一对数据反相器元件，数据反相器元件具有p型和n型互补金属氧化物半导体(CMOS)器件MP1和MN1，有连接到高和低电压电源VDD和VSS的信号路径以及连接为接收第一三态级108数据输入信号的控制电极(栅极)。第一三态级108的第一时钟开关包括一对时钟开关元件SP1-SN1，设计为具有相互串联连接的信号路径并且串联数据反相器元件器件MP1-MN1信号路径的p型和n型CMOS器件。时钟开关元件SP1在其控制电极接收时钟信号C，而时钟开关元件SN1在其控制电极接收反相时钟信号CN。类似地，其他三态反相级110，112和114分别包括一对数据反相元件，数据反相元件具有p型和n型CMOS器件MP2-MN2，MP3-MN3，和MP4-MN4，具有连接到高和低电压电源VDD和VSS的信号路径以及连接为分别接收三态反相级110，112和114的数据输入信号的控制电极。三态反相级110，112和114的时钟开关分别包括一对时钟开关元件SP2-SN2，SP3-SN3，和SP4-SN4，设计为p型和n型CMOS器件，具有相互串联连接的信号路径并且串联数据反相器元件器件MP2-MN2，MP3-MN3和MP4-MN4的信号路径。时钟开关元件SN2，SN3和SP4在其控制电极接收时钟信号C，而时钟开关元件SP2，SP3和SN4在其控制电极接收反相相位时钟信号CN。
当时钟信号时C和CN分别去断言和断言时，第一和第四三态级108和114的数据信号输出是各自的数据输入的函数。具体地，当时钟信号C和CN分别断言和去断言时，第一和第四三态级108和114被关闭(高阻抗数据信号输出)。同时，当时钟信号时C和CN分别断言和去断言时，第二和第三三态级110和112的数据信号输出是各自的数据输入的函数。即，当时钟信号C和CN分别去断言和断言时，第二和第三三态级110和112被关闭(高阻抗数据信号输出)。
第一和第二三态级108和110的输出信号出现在节点122，节点122连接到包括SP1-SN1的第一时钟开关，包括SP2-SN2的第二时钟开关的信号路径，并连接到第一反馈反相器INV1的输入。第三三态级112的数据输入在节点124由第一反馈反相器INV1的输出信号提供。第三和第四三态级112和114的输出信号出现在节点126，节点126连接到包括SP3-SN3的第三时钟开关和包括SP4-SN4的第四时钟开关的信号路径，并且连接到第二反相器INV2的输入。位于从锁存器102的输出以及D触发器100在输出端120处的输出Q被施加到数据反相器元件器件MP4-MN4的控制电极以提供第四三态级114的正反馈。
减少如图1所示的那种D触发器的功耗的已知方法往往效率低下，并且导致更复杂的设计流程，增加了设计周期时间和增加了管芯大小，经常还有功率减少有限的问题。
本领域技术人员理解时钟信号切换本身通常比数据信号切换更频繁而且一般比数据信号切换在功耗上占更大比例。也就是说，如果触发器时钟开关的数量降低，触发器功耗将相应地减少。对于图1所示的D触发器，因为第一和第四时钟开关有相同的时钟信号输入和时钟相位，第二和第三时钟开关有相同的时钟信号输入和相同的时钟相位，第一和第四三态级共享一个时钟开关，第二第三三态级可共享一个时钟开关是希望的，这样触发器中时钟开关的数量减少了。然而，在这种情况下，容易出现逻辑冲突。
图2示出了一个触发器200的例子，触发器200有如上所述的主锁存器201和从锁存器202，除了主锁存器201的第一三态级203和从锁存器202的第四三态级209共享第一时钟开关，以及主锁存器201的第二三态级205和从锁存器202的第三三态级207共享第二时钟开关。
图2所示，包括SP1和SN1的第一时钟开关设计成在第一三态级203中，第四三态级209通过节点“cpp”和“cnn”共享第一时钟开关，从而图1所示的时钟开关元件SN4和SP4可被除去。包括SP3和SN3的第二时钟开关设计成在第三三态级207中，第二三态级205通过节点“cnp”和“cpn”共享第二时钟开关，从而图1所示的时钟开关元件SP2和SN2也可被除去。然而，当节点222处的值不同于节点226处的值时，主锁存器201的节点222和从锁存器202的节点226之间将发生逻辑冲突。假设包括SP1/SN1的第一时钟开关打开，包括SP3/SN3的第二时钟开关关闭，节点222的逻辑值“pm”，节点224的逻辑值“m”，节点226的逻辑值“ss”分别是“1”，“0”和“0”，由于数据元件MP2和MP3都打开，节点222将通过MP2节点“cnp”和MP3连接节点226。在另一情况中，假设节点222的“pm”，节点224的“m”，节点226的“ss”分别是“0”、“1”，“1”，由于数据元件MP2和MP3都打开，节点222将通过MN2，节点“cpn”和MN3连接到节点226。由于它们有不同的逻辑值，逻辑冲突发生，并且因此，触发器200不能正常工作。因此，当试图减少触发器中时钟开关的数量时，必须考虑这种逻辑冲突问题。
根据本发明实施例的触发器解决了上述技术问题。在本发明的一实施例中，触发器包括主锁存器和从锁存器。主锁存器有第一和第二三态级，第一，第二三态级分别具有第一三态级的数据输入门控的第一对互补半导体器件和第二三态级的数据输入门控的第二对互补半导体器件，主锁存器还有用于从第一和第二三态级的数据输出至第二三态级的数据输入的正反馈的第一反馈级。从锁存器连接主锁存器，并且具有第三和第四三态级。第三和第四三态级分别具有第三三态级的数据输入门控的第三对互补半导体器件，第四三态级的数据输入门控的第四对互补半导体器件，从锁存器还有用于从第三和第四三态级的数据输出至第四三态级的数据输入的正反馈的第二反馈级。触发器进一步包括有相反相位的，从一个时钟信号源接收时钟信号的第一和第二时钟开关。在第一和第四三态级中的一个中配置第一时钟开关，另一个共享第一时钟开关。在第二和第三三态级中的一个中配置第二时钟开关，第二和第三三态级之中另一个三态级共享第二时钟开关。第二三态级进一步包括附加的一对互补半导体器件，该半导体器件有相互串联的信号路径，并且都由从锁存器的数据输出门控。
在本发明实施例中，第一、第二、第三和第四对互补半导体器件有相互串联连接并且与第一或第二时钟开关串联连接的各自信号路径。附加的一对互补半导体器件有串联连接第二对互补的半导体器件的信号路径。第二对互补半导体器件的PMOS的位置和附加的一对互补半导体器件的PMOS的位置是可交换的，第二对互补半导体器件的NMOS的位置和附加的一对互补半导体器件的NMOS的位置是可交换的。第一和第二时钟开关分别连接电源。
根据本发明的一个实施例，第一时钟开关配置在第一三态级中，第二时钟开关配置在第二三态级中。根据本发明的一个实施例，第一时钟开关配置在第一三态级中，第二时钟开关配置在第三三态级中。在另一个实施例中，第一时钟开关配置在第四三态级中，第二时钟开关配置在第二三态级中。在本发明的另一个实施例中，第一时钟开关配置在第四三态级中，第二时钟开关配置在第三三态级中。
本发明的实施例也提供了操作上面描述的触发器的方法，通过应用数据输入信号到第一三态级的数据输入，以及应用一个时钟输入信号到第一和第二时钟开关。该方法还包括其中第二对互补半导体器件和附加的一对互补半导体器件PMOS的位置是可交换的，以及第二对互补半导体器件和附加的一对互补半导体器件NOMS的位置是可交换的。该方法还可包括其中第一时钟开关配置在第一三态级中，第二时钟开关配置在第二三态级中。该方法还可包括其中第一时钟开关配置在第一三态级中，第二时钟开关配置在第三三态级中。在一个实施例中，第一时钟开关配置在第四三态级中，第二时钟开关配置在第二和第三三态级中的一个中。在另一实施例中，第一和第二时钟开关连接电源。
图示了根据本发明实施例的具有主锁存器301和从锁存器302的触发器300的例子。在该实施例中，触发器300是一个D触发器。然而，本领域技术人员应当理解，本发明可以用于其他配置的触发器。触发器300减少了时钟器件门和布线电容的数量，同时确保：(a)触发器300比触发器100功耗低，(b)触发器300是完全静态的逻辑，因为静态逻辑是主导，(c)触发器300的性能等于或优于触发器100，并且不会导致逻辑冲突，(d)触发器300的尺寸小于触发器100，(e)触发器300对外部时钟树100呈现的负载低于触发器100，(f)触发器300允许使用其他附加的功率降低技术。
主锁存器301具有第一和第二三态级303和305，第一和第二三态级303和305分别有第一和第二数据输入，以及第一和第二数据输出。主锁存器301还有第一反馈级INV1，用于从第一和第二数据输出到第二数据输入的正反馈。
从锁存器302具有第三和第四三态级307和309，第三和第四三态级307和309分别有第三和第四数据输入、以及第三和第四数据输出。从锁存器302还有第二反馈级INV2，用于从第三和第四数据输出到第四数据输入的正反馈，如图所示。
第一和第四三态级303年和309共享第一时钟开关，第一时钟开关具有从时钟信号源103接收时钟信号的第一时钟输入，第二和第三三态级305和307共享第二时钟开关，第二时钟开关具有从时钟信号源103接收时钟信号的第二时钟输入。第一和第二时钟开关是反相的。时钟源103接收系统时钟信号CK并且包括一对串联连接的反相器104和106以从系统时钟信号CK中产生反相时钟信号CN和同相时钟信号C，并将时钟信号CN和C提供给第一和第二时钟开关。
更具体地，对于触发器300，第一时钟开关配置在第一三态级303中，并且包括一对时钟开关元件SP1-SN1，其设计为具有连接到高和低电压电源VDD和VSS的信号路径的p型和n型CMOS器件。时钟开关元件SP1在其控制电极接收时钟信号C，而时钟开关元件SN1在其控制电极接收反相时钟信号CN。第一三态级303进一步包括一对数据反相器元件，例如有互相串联连接的信号路径并且串联连接时钟开关元件SP1和SN1的p型和n型CMOS器件MP1和MN1。MP1和MN1的控制电极(栅极)都连接为接收第一三态级303的数据输入信号。第四三态级309包括一对数据反相器元件，例如p型和n型CMOS器件MP4和MN4，其有互相串联连接的信号路径，并且通过节点“cpp”和“cnn”串联时钟开关元件SP1和SN1以和第一三态级303共享第一时钟开关。MP4和MN4的控制电极(栅极)都连接为接收第四三态级309的数据输入信号。
类似地，第二时钟开关配置在第三三态级307中，并且包括一对时钟开关元件SP3-SN3，其设计为具有连接到高和低电压电源VDD和VSS的信号路径的p型和n型CMOS器件。时钟开关元件SP3在其控制电极接收时钟信号CN，而时钟开关元件SN3在其控制电极接收反相时钟信号C。第三三态级307进一步包括一对数据反相器元件，例如有互相串联连接的信号路径并且串联连接时钟开关元件SP3和SN3的p型和n型CMOS器件MP3和MN3。MP3和MN3控制电极(栅极)都连接为接收第三三态级307的数据输入信号。第二三态级305包括多对数据反相器元件，例如p型和n型CMOS器件MP2和MN2，和MPP和MNN，其有互相串联连接的信号路径，并且通过节点“cnp”和“cpn”串联时钟开关元件SP3和SN3以和第三三态级307共享第二时钟开关。MP2和MN2的控制电极(栅极)都连接为接收第二三态级305的数据输入信号，例如，第一反馈级INV1的输出。MPP和MNN的控制电极(栅极)都连接为接收从锁存器302的数据输出信号。
当时钟信号C和CN分别去断言和断言时，第一和第四三态级303和309的数据信号输出是各自的数据输入的函数。具体地，当时钟信号C和CN分别断言和去断言时，第一和第四三态级303和309被关闭(高阻抗数据信号输出)。同时，当时钟信号C和CN分别断言和去断言时，第二和第三三态级305和307的数据信号输出是各自的数据输入的函数。当时钟信号C和CN分别去断言和断言时，第二和第三三态级305和307被关闭(高阻抗数据信号输出)。
第一和第二三态级303和305的输出信号出现在节点322，节点322连接到第一三态级303的数据反相元件器件MP1和MN1，第二三态级305的MPP和MNN的信号路径，以及连接到第一反馈反相器INV1的输入。第三三态级307的数据输入由第一反馈反相器INV1的输出信号在节点324提供。第三和第四三态级307和309的输出信号出现在节点326，节点326连接到第三三态级307的数据元件器件MP3和MN3，第四三态级309的MP4和MN4的信号路径，以及连接到第二反相器INV2的输入。从锁存器302输出上的输出“Q”施加于数据反相器元件器件MP4-MN4和MPP和MNN的控制电极，以提供第四三态级309的正反馈。
在示例的触发器300中，第一和第四三态级303和309之一有从时钟信号源103接收时钟信号的第一时钟开关，并且另一个三态级共享该第一时钟开关。同时，第二和第三三态级305和307之一有从时钟信号源103接收时钟信号的第二时钟开关，并且另一个三态级共享该第二时钟开关。第一和第二时钟开关是反相的。此外，第二三态级305包含附加的一对互补半导体器件，例如与相同的该三态级原始的一对互补半导体器件(例如MP2和MN2)串联连接的MPP和MNN，并且它们都是由从锁存器302的数据输出门控(gate)。以此方式在四个三态级的每两个之间共享时钟开关可以减少时钟开关元件的数量，并因此减少了功率消耗。对于图2所示的逻辑冲突情况，因为MP2，MPP，MNN和MN2作为反馈反相器，当节点322的“pm”值不同于节点326的“ss”值时，由于MPP和MP2的不同的门控信号(MPP或MP2关闭)以及MNN和MN2的不同的门控信号(MNN或MN2关闭)，节点322和326之间的导电路径被打断。从而使得触发器300有效地避免了逻辑冲突。
在本发明的其他实施例中，第一和第二时钟开关可以配置在每一对共享相同时钟开关的三态级的另一个三态级中。因此，对于第一和第四三态级对，第一时钟开关可以被配置在第四三态级中而不是图3所示的第一三态级中，并且对于第二和第三三态级，第二时钟开关可以被配置在第二三态级中，而不是图3所示的第三三态级。此外，本领域技术人员将明白MPP和MNN与原始互补半导体器件对例如MP2和MN2的位置是可交换的。更具体地，MPP和MP2的位置可互换并且同时MNN和MN2的位置可互换，这将不会实质地改变本发明。
图4示出了根据本发明另一实施例的具有主锁存器401和从锁存器402的触发器400的例子。
在这个例子中，主锁存器401有第一和第二三态级403和405。从锁存器402有第三和第四三态级407和409。第一和第四三态级403和409共享从时钟信号源103接收时钟信号的第一时钟开关，第二和第三三态级405和407共享具有从时钟信号源103接受时钟信号的时钟输入的第二时钟开关。第一和第二时钟开关是反相的。
更详细地，第一时钟开关包括配置在第一三态级403中的SP1和SN1。第四三态级409包括一对数据反相器元件，例如p型和n型CMOS器件MP4和MN4，其具有互相串联连接的信号路径并且通过节点“cpp”和“cnn”串联连接时钟开关元件SP1和SN1，以和第一时钟开关共享第一时钟开关。MP4和MN4的控制电极(栅极）都连接为接收第四三态级409的数据输入信号。即，MP4和MN4由第四三态级409的数据输入门控。类似地，第二时钟开关包括配置在第三三态级407中的SP3-SN3。第二三态级405仍包括两对数据反相器元件，例如p型和n型CMOS器件MP2和MN2以及MPP和MNN，其具有互相串联连接的信号路径并且通过节点“cnp”和“cpn”串联连接时钟开关元件SP3和SN3，以和第三三态级407共享第二时钟开关。MP2和MN2的控制电极(栅极)都连接为接收第二三态级405的数据输入信号(第一反馈级INV1的数据输出)。即，MP2和MN2由第二三态级405的数据输入门控。MPP和MNN的控制电极(栅极)都连接为接收从锁存器402的数据输出信号。不同于图3所示的第二三态级305，MP2和MPP的位置是交换的，并且MN2和MNN的位置是交换的。即，MPP的源极而非MP2的源极直接直接连接到节点“cnp”，并且MNN的源极而非MN2的源极直接连接到节点“cpn”。
当时钟信号C和CN分别去断言和断言时，第一和第四三态级403和409的数据信号输出是各自的数据输入的函数。同时，当时钟信号C和CN分别断言和去断言时，第二和第三三态级405和407的数据信号输出是各自的数据输入的函数。和图3中所示的触发器300一样，因为MPP，MP2，MN2，MNN作为反馈反相器，当节点422的“pm”值不同于节点426的“ss”值时，由于MPP和MP2的不同的门控信号(MPP或MP2关闭)和MNN和MN2的不同的门控信号(MNN或MN2关闭)，节点422和426之间的导电路径被打断。从而触发器400也有效地避免了逻辑争用。
在触发器300和400的例子中，第一时钟开关在第一和第四三态级303，403，309和409之间共享，并且第二时钟开关在第二和第三三态级305，405，307和407之间共享。虽然增加了两个数据元件MPP和MNN，但减少了四个时钟开关元件。因此，每一个触发器总共减少了两个半导体器件。与传统的触发器相比，这50％的减少时钟开关数量关联到时钟网络50％的减少时钟负载和功耗。同时，内部时钟缓冲器可以减少50％，并且因此减少50％外部时钟树。本发明的触发器也还可降低呈现给时钟源的时钟开关和相关布线的负载，并降低了IC的半导体面积。时钟开关元件数目和时钟功耗的减少可以很容易地应用到不同的触发器应用中，而不用受设计流程复杂度，周期时间，管芯尺寸开销或时间闭合的困难的形式的折损。
在上述说明中，参照本发明的具体实施例描述了本发明。但是，在不脱离所附的权利要求书所阐明的本发明广泛实质和范围的情况下，可在其中进行各种修改和变更是显而易见的。
此处讨论的连接，可以是任何类型的适合从或至各个节点、单元或设备发送信号的连接，例如通过中间设备。因此，除非隐含或另有规定外，连接可以是直接连接或间接连接。参考中说明或描述的连接可以是单一的连接，多个连接，单向连接，或双向连接。然而，不同的实施例可能改变连接的实现。例如可以使用分开的单向连接，而不是双向连接，反之亦然。此外，多个连接可能会替换为一个单一的连接，串行传输多个信号或以时间多路复用方式。类似地，携带多个信号的单连接可以被分成携带这些信号子集的各种不同连接。因此，传输信号存在许多选项。

Claims (10)

1.一种触发器，包括：
主锁存器，具有第一、第二三态级和第一反馈级，所述第一和第二三态级分别具有由所述第一三态级的数据输入门控的第一对互补半导体器件和由所述第二三态级的数据输入门控的第二对互补半导体器件，所述第一反馈级用于从所述第一和第二三态级的数据输出至所述第二三态级的数据输入的正反馈；以及
从锁存器，连接到所述主锁存器，具有第三、第四三态级和第二反馈级，所述第三和第四三态级分别具有由所述第三三态级的数据输入门控的第三对互补半导体器件和由所述第四三态级的数据输入门控的第四对互补半导体器件，所述第二反馈级用于从所述第三和第四三态级的数据输出至所述第四三态级的数据输入的正反馈，
其中，从时钟信号源接收时钟信号的第一时钟开关配置在所述第一和第四三态级中的一个中，所述第一和第四三态级中的另一个共享所述第一时钟开关，从所述时钟信号源接收时钟信号的第二时钟开关配置在所述第二和第三三态级中的一个中，所述第二和第三三态级中的另一个共享所述第二时钟开关，并且所述第一和第二时钟开关具有相反相位，并且
其中，所述第二三态级进一步包括附加的一对互补半导体器件，所述附加的一对互补半导体器件具有相互串联的信号路径并且两者都由所述从锁存器的数据输出门控。
2.如权利要求1所述的触发器，其中，所述第一、第二、第三和第四对互补半导体器件具有相互串联连接并且与所述第一和第二时钟开关中的一个串联连接的各自信号路径，并且所述附加的一对互补半导体器件具有与所述第二对互补的半导体器件串联连接的的信号路径。
3.如权利要求2所述的触发器，其中所述第二对互补半导体器件的PMOS的位置和所述附加的一对互补半导体器件的PMOS的位置是可交换的，并且所述第二对互补半导体器件的NMOS的位置和所述附加的一对互补半导体器件的NMOS的位置是可交换的。
4.如权利要求1所述的触发器，其中所述第一时钟开关配置在所述第一三态级中，并且所述第二时钟开关配置在所述第二三态级中。
5.如权利要求1所述的触发器，其中所述第一时钟开关配置在所述第一三态级中，并且所述第二时钟开关配置在所述第三三态级中。
6.如权利要求1所述的触发器，其中所述第一时钟开关配置在所述第四三态级中，并且所述第二时钟开关配置在所述第二三态级中。
7.如权利要求1所述的触发器，其中所述第一时钟开关配置在所述第四三态级中，并且所述第二时钟开关配置在所述第三三态级中。
8.如权利要求1所述的触发器，其中所述第一和第二时钟开关分别连接电源。
9.一种操作触发器的方法，所述触发器包括主锁存器和连接所述主锁存器的从锁存器，所述主锁存器具有第一、第二三态级和第一反馈级，所述第一和第二三态级分别具有由所述第一三态级的数据输入门控的第一对互补半导体器件和由所述第二三态级的数据输入门控的第二对互补半导体器件，所述第一反馈级用于从所述第一和第二三态级的数据输出至所述第二三态级的所述数据输入的正反馈，所述从锁存器具有第三、第四三态级和第二反馈级，所述第三和第四三态级分别具有由所述第三三态级的数据输入门控的第三对互补半导体器件和由所述第四三态级的数据输入门控的第四对互补半导体器件，所述第二反馈级用于从所述第三和第四三态级的数据输出至所述第四三态级的所述数据输入的正反馈，该方法包括：
将数据输入信号施加到所述第一三态级的所述数据输入；
将时钟输入信号施加到第一和第二时钟开关，其中从时钟信号源接收时钟信号的所述第一时钟开关配置在所述第一和第四三态级中的一个中，并且所述第一和第四三态级中的另一个共享所述第一时钟开关，从所述时钟信号源接收时钟信号的所述第二时钟开关配置在所述第二和第三三态级中的一个中，并且所述第二和第三三态级中的另一个共享所述第二时钟开关，其中所述第一和第二时钟开关具有相反相位，并且其中所述第二三态级进一步包括附加的一对互补半导体器件，所述附加的一对互补半导体器件具有互相串联连接的信号路径并且两者都由所述从锁存器的数据输出门控。
10.如权利要求9所述的方法，其中，所述第一、第二、第三和第四对互补半导体器件具有相互串联连接并且与所述第一和第二时钟开关中的一个串联连接的各自信号路径，并且所述附加的一对互补半导体器件具有与所述第二对互补半导体器件串联连接的信号路径。
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