TWI520489B - 低漏洩以及資料保留之電路 - Google Patents

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Description

低漏洩以及資料保留之電路
本發明一般關於積體電路，更明確地說，關於低漏洩與資料保留之電路。
大部份的積體電路均具有降低整體功率消耗的設計目標。積體電路所消耗的總功率包含動態功率消耗以及待命漏洩電流消耗。設計積體電路的挑戰在於降低該動態功率與漏洩功率，同時又要保持該積體電路的效能與成本目標。
於互補式金氧半導體(CMOS)中會發生各種漏洩，例如pn接面反向偏壓電流、子臨界漏洩、氧化物穿隧電流、因熱載子射入所造成的閘極電流、閘極誘發的汲極漏洩、以及通道衝穿電流。當為達高效能而降低一CMOS電晶體的臨界電壓時，漏洩功率便會在該CMOS電路的總功率消耗中變得非常明顯。
有兩種方式可降低CMOS電路的漏洩功率。第一種方式係製程層次的技術，其係控制該電晶體的摻雜輪廓。另一種方式係電路層次的技術，其中會控制不同裝置終端(例如汲極、源極、閘極、以及主體)處的電壓。下文會討論數種電路層次的技術。
其中一種電路層次的技術係堆疊複數個電晶體，其亦稱為自反向偏壓。當關閉某個串聯電晶體堆疊中的一個以上電晶體時，該子臨界漏洩電流便會降低。該電晶體堆疊的 其中一項問題係僅可達到三倍的漏電流降低效果。
另一種電路層次技術係多重臨界電壓設計。於相同的晶片上同時有高臨界電晶體與低臨界電晶體，用以解決該項漏洩問題。該等高臨界電晶體可抑制子臨界漏洩電流。該等低臨界電晶體可用來達到較高的效能。多重臨界值設計的其中一項問題係會提高製程複雜度與成本。
另一種電路層次的技術係多重主體偏壓，其中會改變該主體電壓以修改該臨界電壓。假使將分離的主體偏壓施加至不同的NMOS電晶體的話，該電晶體便無法共用相同的井部，其會需要三重井技術。其中一項問題係，井偏壓會耗用大量的晶片面積，並且需要提供額外的功率給每個單元來使用。此項技術同樣會提高製程複雜度，而且漏洩降低效果並不理想。
另外一種降低漏洩的技術係休眠電晶體。圖1所示的便係一含有一休眠電晶體的先前技術電路。對NMOS休眠電晶體來說，會於複數個邏輯閘極中添加一個或多個的NMOS電晶體，將該等單元電晶體串聯至VSS。該等NMOS休眠電晶體可充當一切換器，用來開啟與關閉該邏輯閘極。圖1中，該休眠電晶體130會於正常的單元運作中被開啟(閘極至VDD)。當該單元處於閒置中時，該休眠電晶體130便會被關閉(閘極會被連接至VSS)，以便降低該單元的漏洩電流。休眠電晶體也可能係PMOS電晶體。休眠電晶體的其中一項問題係假使所有的邏輯均具有休眠電晶體的話，那麼該邏輯便將會失去它們的狀態資訊。
本發明可藉由提供低漏洩、資料保留電路的系統與方法來解決上面的問題。一種積體電路包含第一電路與休眠電晶體電路。該第一電路會接收複數個輸入信號並且處理該等輸入信號。該第一電路還會於具低漏洩的休眠狀態中保留資料。該休眠電晶體電路會被耦合至該第一電路並且接收一具有負電壓的休眠信號。該休眠電路可依據該休眠信號於該休眠狀態中降低該第一電路的功率消耗以便具有低漏洩，同時又可於該第一電路中保留該資料。
於某些具體實施例中，該休眠信號表示的係某種開機狀態，而該休眠電晶體則會依據該休眠信號來供電給該第一電路。於某些具體實施例中，該第一電路會接收一保持信號並且依據該保持信號來保留該資料。於某些具體實施例中，該第一電路包含主鎖存電路與從屬鎖存電路，用以於該低功率狀態中來保留該資料。
如該等示範圖式所示，下文將詳細地說明根據本發明的系統與方法的示範具體實施例，該等圖式中相同的元件符號代表相同或對應的元件。不過，應該瞭解的係，本發明可具現成各種形式。所以，此處所揭示之特定細節不可解釋為限制本發明，僅可作為申請專利範圍的基礎以及作為教導熟習此技術之人士將本發明實際應用於任何適當詳述之系統、結構、方法、程序或方式的代表性基礎。
功率島管理器－圖2－4
於某些具體實施例中，可將一積體電路描劃成複數個功率島。接著便可控制該功率島內的功率消耗。一功率島管理器會提供控制信號給該功率島，用以控制該功率島的功率消耗。於某些具體實施例中，該低漏洩、資料保留電路係位於該等功率島內。
圖2為本發明之示範設計中具有一電源供應器280的積體電路200的示意圖。該積體電路200包含一中央處理單元(CPU)210、一時脈管理器212、複數個功率島管理器220、222、以及224、一電源供應管理器240、複數個位準移位器/隔離閘極(LS/ISO)250、252、以及254、邏輯(功率島2)260、記憶體(功率島0)262、第三團體智慧財產(IP)(功率島1)264、適應性漏洩控制器(ALC)270、以及匯流排280。
一功率島係一積體電路中的任何區段、描劃區、切割區、或是分割區，其中可於該區段、描劃區、切割區、或是分割區內來控制功率消耗。於某些具體實施例中，可依據該積體電路的地理因素來描劃該等功率島。於某些具體實施例中，可依據該積體電路200的功能IP單元來描劃該等功率島。於圖2中描繪的範例中，係以記憶體262、邏輯260、以及第三團體IP 264來描劃功率島。於2004年5月7日提出的待審的美國申請案序號第10/840,893號中有進一步詳細討論功率島，其標題為「Managing Power on Integrated Circuits Using Power Islands」，本文以引用的方式將其併入。
該等功率島管理器220、222以及224係被配置成用以提 供控制信號給一功率島用以控制該功率島內之功率的任何電路、裝置、或系統。該等功率島管理器220、222以及224能夠依據該積體電路200的需求和運作來動態地改變該等功率島的功率消耗。該等功率島管理器220、222以及224可選擇時脈、改變時脈頻率、或是修改該功率島內的電壓，用以控制該功率島的功率消耗。
ALC 270會提供控制信號以補償製程和溫度變化，用以提供最佳的電壓施加至該等功率島中的休眠電晶體。於2004年11月17日提出的美國專利申請案序號第10/996,739號中有進一步詳細說明該ALC 270，其標題為「Systems and Methods for Minimizing Static Leakage of an Integrated Circuit」。
圖3為本發明之示範具體實施例中具有一隔離閘極350與一D正反器360的功率島管理器220的示意圖。該功率島管理器220包含一資料保留狀態機330以及一休眠產生器340，兩者互相耦合。
該功率島管理器220會藉由ISO信號被耦合至該隔離閘極350。該ISO信號也會被耦合至其它的隔離閘。該資料保留狀態機330會透過DRB信號被耦合至該D正反器360的DRB輸入。該資料保留狀態機330也會透過ENC信號被耦合至該AND閘極362。該時脈島(CKI)信號會被耦合至該資料保留狀態機330及該AND閘極362。該休眠產生器340會透過SLPB信號被耦合至該D正反器360以及該AND閘極362。該AND閘極362的輸出會透過CKA信號被耦合至該D正反器 360的C輸入。系統重置信號則會被被耦合至該功率島管理器220的RESETB輸入以及該D正反器360的RB輸入。SLPB信號、DRB信號、以及系統重置信號均會被耦合至其它的資料保留正反器。
圖4為本發明之示範具體實施例中的功率島管理器220的示意圖。該功率島管理器220包含一AND閘極402、一多工器(MUX)404、一D正反器410、一反相器412、一AND閘414、一D正反器420、一D正反器430、資料保留狀態機330、一MUX 432、一MUX 442、一休眠產生器340、以及一緩衝器452。
DI0接針會被耦合至D正反器410的D輸入。SI0接針會被耦合至D正反器410的SI輸入。CSB與WEB接針會被耦合至AND閘極402的輸入。AND閘極402的輸出及SCK1接針會被耦合至MUX 404的輸入。MUX 404的輸出會被耦合至D正反器410、D正反器420以及D正反器430三者的C輸入。D正反器410的Q輸出會被耦合至DO0接針，該接針則會被耦合至反相器412的輸入以及D正反器420的SI輸入。DI1接針會被耦合至D正反器420的D輸入。D正反器420的Q輸出會被耦合至DO1接針，該接針則會被耦合至AND閘極414的輸入以及D正反器430的SI輸入。AND閘極414的輸出會被耦合至RSTB接針。DI2接針會被耦合至D正反器430的D輸入。D正反器430的Q輸出會被耦合至DO2接針，該接針則會被耦合至DLY1/ISO接針。該DLY1/ISO接針會被耦合至SO1、MUX 432的輸入、以及該資料保留狀態機340。
RESETB接針會被耦合至D正反器430、D正反器420以及D正反器410三者的R輸入。SE接針、RE SETB接針、CKI接針、以及SI2接針均會被耦合至資料保留狀態機330。該資料保留狀態機330會被耦合至MUX 432的輸入、SO2接針、DRB接針、ENC接針、以及MUX 442的輸入。MUX 442的輸出、VDDI接針、以及VL[0：2]會被耦合至休眠產生器340。休眠產生器340會被耦合至SLPB接針。休眠產生器340會透過AW的接針被耦合至資料保留狀態機330以及被耦合至緩衝器452的輸入。緩衝器452的輸出會被耦合至DO3接針。DRMODE接針會被耦合至MUX 442。
運作中，該功率島管理器220具有一三位元暫存器，用於控制某些具體實施例的功率島。D[0]係一島重置位元，其具有輸入DI0與輸出DO0，用於重新初始化一功率島。此位元會結合RESETB構成RSTB，用以於RESETB或D[0]為主動時來重新初始化該功率島。D[1]係一休眠位元，其具有輸入DI1與輸出DO1。當D[1]位元被設為1時，該功率島便會進入低漏洩狀態。D[2]係一DLY1/隔離位元，其具有輸入DI2與輸出DO2。當DRMODE被連接至低位準時，當D[2]位元被設為1時將會於進入主動的DRB和進入主動的SLPB之間加入一個時脈循環的延遲。當DRMODE被連接至高位準時，當D[2]位元被設為1時將會隔離該功率島。D[3]，例如DO3，係一甦醒位元。此D[3]位元會於SLPB為高位準時進入高位準。軟體可使用此來判斷某個功率島何時離開休眠狀態。
功率島管理器220具有兩種運作模式：其中一種支援具有資料保留正反器的功率島，另一種則不支援。當該DRMODE接針被連接至高位準時，一功率島便會藉由將1寫入D[1]之中而被送入休眠。該資料保留狀態機330會實施分時處理。當該休眠位元被寫入1時，該隔離(ISO)信號便會進入主動；而在同步於該功率島時脈信號(CKI)之後，該致動時脈信號(ENC)與該資料保留信號(DRB)將會進入低位準。在休眠信號(SLPB)進入低位準之後會有一或兩個時脈循環。為離開休眠模式，可將0寫入D[1]之中。於某些具體實施例中，可將該等功率島中所有的時脈緩衝器均送入休眠之中，以進一步最小化漏洩情形。軟體能夠藉由讀取DO3何時為高位準來判斷該功率島何時離開休眠。
系統重置信號通常會於初次系統開機之後被施加一次。於某些具體實施例中，該系統重置信號會進入所有的資料保留正反器之中。於一邏輯AND中會結合該系統重置信號與DI0條(RSTB輸出)，用於提供初始信號給非資料保留正反器。為產生一功率島重置信號，D[0]會先被軟體設為1，然後再被清除為0。
當該DRMODE連接至低位準時，該功率島管理器220還能夠提供該等控制信號給沒有資料保留正反器的功率島。該功率島管理器220可能具有一硬體驅動方法與一軟體驅動方法來介接沒有資料保留正反器的功率島。該軟體序列如下：
該硬體驅動方法會使用一時脈來排序該狀態機。軟體會採取的唯一動作係將該休眠位元(DI1)寫入1以進入休眠，以及將0寫入該休眠位元以離開休眠。軟體能夠藉由讀取DO3何時為高位準來判斷該功率島何時離開休眠。
於某些具體實施例中，該功率島管理器220含有兩條掃描鏈，因為部份該等正反器係於正位準時被提供時脈，而部份該等正反器則係於負位準時被提供時脈。掃描鏈致動接針會將掃描鏈1(SI1為輸入，SO1為輸出)、該等暫存器上的時脈切換成CKS1。掃描鏈2(SI2為輸入，SO2為輸出)會被連接至該等資料保留狀態機330正反器，該等正反器會於CKI的負向緣中被提供時脈。針對每個時脈域均會提供一不同的掃描輸出。
於某些具體實施例中，該SLPB網會使用複數個p型的天線二極體。因為該SLPB網可能會進入負電壓，所以，一n型天線二極體可能會導致過多的漏洩至接地。該漏洩可能會導致SLPB無法進入負位準且可能無法正確地工作。該CSB接針係一晶片選擇接針。該WEB接針係寫入致動接 針。VL[2：0]係由該ALC 270(圖2)所設定的漏洩控制值。該VDDI則係來自該功率島的VDD。
低漏洩資料保留電路－圖5、6、7A－C、8A－8B、以及9－12
圖5、6、7A－C、以及8A－8B揭示一種低漏洩、資料保留電路的具體實施例。於此具體實施例中，在休眠模式中，一不需要資料保留的正反器的該等電路部份會經由一休眠電晶體被耦合至接地。該休眠電晶體的閘極會被耦合至一休眠信號，該休眠信號可能會被驅動至一負電壓(例如－0.3 V)。因此，便可消弭(降低)該正反器之該些電路部份中的漏洩情形。當未處於休眠狀態中時，該休眠電晶體的閘極值會大於等於該VDD供應值，其可有效地接地該電路。
該等需要資料保留的電路部份會經由兩個電晶體被耦合至接地。當未處於如同上述休眠電晶體般的休眠模式中時，其中一個電晶體便可有效地接地上面的電路。另一電晶體係一閘極被連接至接地的PMOS裝置，其可提供中阻抗至接地。跨越此電晶體的電壓降可藉由提高該等NMOS電晶體的源極偏壓來降低該漏洩，而且同時還可降低跨越該電路的電壓。於此具體實施例中，該資料會被保留於休眠狀態中並且將該漏洩降低22倍，
圖5為本發明之示範設計中該正反器電路的D/Q部份500的示意圖。該正反器電路的D/Q部份500包含一反相器502、一M3 PMOS電晶體504、一M4 NMOS電晶體506、主鎖存電路510、一M11 PMOS電晶體522、一M12 NMOS電晶體524、一M13 NMOS電晶體526、從屬鎖存電路530、 以及一反相器540。
該D信號輸入係該反相器502的輸入，該反相器包含電晶體M1與M2。該反相器502的源極會被耦合至節點OFF，下文會於圖7A中作說明。反相器502的輸出會被耦合至M3 PMOS電晶體504以及M4 NMOS電晶體506。M3 PMOS電晶體504的閘極會被耦合至CLK信號輸入。M4 NMOS電晶體506的閘極會被耦合至CLKB信號輸入。
主鎖存電路510包含反相器512與反相器514。反相器514會與反相器512構成一回授迴路，其中該反相器512的輸出會被耦合至該反相器514的輸入，而該反相器514的輸出則會被耦合至該反相器512的輸入。該反相器512對應的係電晶體M5與M6。該反相器514對應的係電晶體M7－M10。該反相器512的輸入會被耦合至節點A，下文會於圖8A中作說明。該反相器512的源極還會被耦合至節點OFF，下文會於圖7A中作說明。該反相器512的輸出會被耦合至節點B，下文會於圖8A中作說明。該反相器514的源極會被耦合至節點OFF，下文會於圖7A中作說明。該反相器514的PMOS閘極會被耦合至CLKB信號輸入。該反相器514的NMOS閘極會被耦合至CLK信號輸入。
該M11 PMOS電晶體522會平行於M12 NMOS電晶體524與M13 NMOS電晶體526，而NMOS電晶體524與526兩者則係串聯。M11 PMOS電晶體522的閘極會被耦合至CLKB信號輸入。M12 NMOS電晶體524的閘極會被耦合至HOLDB信號輸入。M13 NMOS電晶體526的閘極會被耦合至CLK信 號輸入。
從屬鎖存電路530包含反相器532與反相器534。反相器534會與反相器532構成一回授迴路，其中該反相器532的輸出會被耦合至該反相器534的輸入，而該反相器534的輸出則會被耦合至該反相器532的輸入。該反相器532對應的係電晶體M14與M15。該反相器534對應的係電晶體M18－21與M31。該反相器532的輸入會被耦合至節點C，下文會於圖8B中作說明。該反相器532的源極還會被耦合至節點SB，下文會於圖7B－C中作說明。該反相器532的輸出會被耦合至節點D，下文會於圖8B中作說明。該反相器534的源極會被耦合至節點SB，下文會於圖7B－C中作說明。該反相器534的該等PMOS閘極會被耦合至HOLDB與CLK信號輸入。該反相器534的NMOS閘極會被耦合至CLKB信號輸入。
該反相器532的輸出會被耦合至該反相器540的輸入。該反相器540對應的係電晶體M16與M17。該反相器540的源極還會被耦合至節點OFF，下文會於圖7A中作說明。該反相器540的輸出係Q信號輸出。
圖6為本發明之示範設計中該正反器電路的CK部份600的示意圖。該正反器電路的CK部份600包含一反相器602、一M24 PMOS電晶體604、一M25 PMOS電晶體606、一M26 NMOS電晶體608、一M32 NMOS電晶體610、以及一M27 PMOS電晶體612。
該CK信號輸入係該反相器602的輸入，該反相器包含電 晶體M22與M23。該反相器602的源極會被耦合至節點OFF，下文會於圖7A中作說明。該反相器602的輸出會被耦合至該M24 PMOS電晶體604的汲極以及節點CLKB。M24 PMOS電晶體604的閘極會被耦合至HOLDB信號輸入。反相器602的輸出還會被耦合至M25 PMOS電晶體606以及M26 NMOS電晶體608。M25 PMOS電晶體606、M26 NMOS電晶體608、以及M32 NMOS電晶體610三者則會串聯。M32 NMOS電晶體610的閘極會被耦合至HOLDB信號輸入。
該CLK信號輸出會被耦合至M25 PMOS電晶體606的汲極、M26 NMOS電晶體608的汲極、以及M27 PMOS電晶體612的汲極。M27 PMOS電晶體612的閘極會被耦合至HOLDB信號輸入。
圖7A為本發明之示範設計中該OFF節點的休眠電晶體702的示意圖。該休眠電晶體702係一對應電晶體M28的NMOS電晶體。該休眠電晶體702的汲極會被耦合至該OFF節點。該休眠電晶體702的閘極會被耦合至SLEEPB信號輸入。該休眠電晶體702的源極會被耦合至接地。於某些具體實施例中，該OFF節點可被分成兩個以上的節點，每個節點均具有自己的NMOS休眠電晶體。
圖7B為本發明之示範設計中該SB節點的休眠電晶體704的示意圖。該休眠電晶體704係一對應電晶體M29的NMOS電晶體。該休眠電晶體704的汲極會被耦合至該SB節點。該休眠電晶體704的閘極會被耦合至SLEEPB信號輸入。該 休眠電晶體704的源極會被耦合至接地。
圖7C為本發明之示範設計中該SB節點的休眠電晶體706的示意圖。該休眠電晶體706係一對應電晶體M30的PMOS電晶體。該休眠電晶體706的源極會被耦合至該SB節點。該休眠電晶體706的閘極與汲極均會被耦合至接地。
圖8A為本發明之示範設計中該主鎖存中該三態反相器的電路800的示意圖。該主鎖存的電路800包含一PMOS電晶體802、一PMOS電晶體804、一NMOS電晶體806、以及一NMOS電晶體808，四者會被串聯耦合在一起。PMOS電晶體802的閘極與NMOS電晶體808的閘極會被耦合至節點B。PMOS電晶體804的閘極會被耦合至CLKB信號輸入。NMOS電晶體806的閘極會被耦合至CLK信號輸入。PMOS電晶體804的汲極與NMOS電晶體806的汲極會被耦合至節點A。NMOS電晶體808的源極會被耦合至節點OFF。
圖8B為本發明之示範設計中該從屬鎖存中的三態反相器的電路810的示意圖。該從屬鎖存的電路810包含一PMOS電晶體812、一PMOS電晶體814、一PMOS電晶體816、一NMOS電晶體818、以及一NMOS電晶體820。該PMOS電晶體812會被耦合至彼此並聯的PMOS電晶體814與PMOS電晶體816。PMOS電晶體814與PMOS電晶體816會被耦合至NMOS電晶體818，而該NMOS電晶體818還會被耦合至NMOS電晶體820。
PMOS電晶體812的閘極與NMOS電晶體820的閘極會被耦合至節點D。PMOS電晶體814的閘極會被耦合至HOLDB 信號輸入。PMOS電晶體816的閘極會被耦合至CLK信號輸入。NMOS電晶體818的閘極會被耦合至CLKB信號輸入。PMOS電晶體814的汲極、PMOS電晶體816的汲極、以及NMOS電晶體806的汲極會被耦合至節點C。NMOS電晶體820的源極會被耦合至節點SB。
圖9為本發明之示範設計中的HOLDB與SLEEPB信號關係圖。
該作業始於CK進入零位準。此動作會讓CLKB等於VDD且讓CLK等於零，其可從屬鎖存電路530與主鎖存電路510隔離。HOLDB信號會進入0，用以保留該從屬鎖存的狀態。接著，SLEEPB信號便會進入－0.3 V。此動作會關閉圖7A中的電晶體M28，其會中止從屬鎖存電路530以外之所有電路中的漏洩。當未處於休眠模式中時，電晶體M28則會提供一條低阻抗路徑至接地。
該從屬鎖存電路530會經由電晶體M29與M30被耦合至接地，分別如圖7B與7C所示。電晶體M29的其中一項用途係在未處於休眠模式中時提供一條低阻抗路徑至接地。
電晶體M30的其中一項用途係在電晶體M29關閉或處於休眠模式中時提供一條內定的中阻抗路徑至接地。該從屬鎖存電路530中經由電晶體M30的漏洩會讓節點SB上升。如此便可提供一源極偏壓給該等從屬NMOS電晶體，從而降低流經它們的漏洩，同時還可將跨越該從側的電壓降至VDD－SB，其可進一步降低該漏洩。當漏洩不再上升便可達到平衡。基本上，該漏洩可自我限制。
此具體實施例使用閘控VDD解決方式的原因為，跨越該電路的電壓會降至VDD－SB。此具體實施例結合此閘控VDD與該回調閘極偏壓法係因為該源極偏壓SB並不僅供該等NMOS電晶體使用。不需要切換一較低的VDD及驅動一井部即可達成此目的。因此便可使用簡單的方法。另外，此具體實施例有利於使用該中阻抗電晶體，讓漏洩藉由達到平衡來自我限制。
圖10與11揭示低漏洩、資料保留電路之另一具體實施例。於此具體實施例中，在休眠狀態中，該等不需要資料保留的電路會經由一休眠電晶體被耦合至接地。被耦合至受到該SLEEPB信號閘控之該等電晶體的邏輯會被關閉且僅吸引最小的漏洩。藉由將該SLEEPB信號驅動至比VSS還低0.3－0.4 V便可達成此方法。該HOLDB信號會避免該從鎖存電路於其餘的正反器離開該休眠狀態時改變狀態。該正反器中仍然會被供電的部份係該從鎖存電路。該從鎖存電路會結合數項技術以最小化漏洩。
圖10為本發明之示範具體實施例中低漏洩與資料保留之電路1000的示意圖。該電路1000包含反相器1002、主鎖存電路1010、從屬鎖存電路1020、反相器1032、反相器1034、休眠電晶體1042、1044、1046及1048、反相器1052、以及反相器1054。
D輸入係反相器1002的輸入。該主鎖存電路1010包含傳輸閘極1012、反相器1014、傳輸閘極1016、以及反相器1018。該反相器1002的輸出會被耦合至該傳輸閘極1012的 左側端子。該傳輸閘極1012的右側端子會被耦合至該反相器1014的輸入以及該傳輸閘極1016的左側端子。該反相器1014的輸出會被耦合至該從鎖存電路1020的D輸入以及該反相器1018的輸入。該反相器1018的輸出會被耦合至該從屬鎖存電路1020的DB輸入以及該傳輸閘極1016的右側端子。
該SLEEPB信號輸入會被耦合至SL1休眠電晶體1042的閘極、SL2休眠電晶體1044的閘極、SL3休眠電晶體1046的閘極、SL4休眠電晶體1048的閘極、以及從屬鎖存電路1020的SLEEPB輸入。該SL1休眠電晶體1042會被耦合至反相器1002與接地。該SL2休眠電晶體1044會被耦合至反相器1052、反相器1054、以及接地。該SL3休眠電晶體1046會被耦合至反相器1014、反相器1018、以及接地。該SL4休眠電晶體1048會被耦合至反相器1032、反相器1034、以及接地。於某些具體實施例中，SL1休眠電晶體1042、SL2休眠電晶體1044、SL3休眠電晶體1046、以及SL4休眠電晶體1048可各被分成兩個以上的節點，每個節點均具有自己的NMOS休眠電晶體。
CK信號係反相器1052的輸入。該反相器1052的輸出會被耦合至傳輸閘極1012、傳輸閘極1016、以及反相器1054的輸入。該反相器1054的輸出會被耦合至傳輸閘1012、傳輸閘極1016、以及從屬鎖存電路1020的CLK輸入。該HOLDB信號輸入會被耦合至從屬鎖存電路1020的HOLDB輸入。該從屬鎖存電路1020的輸出會被耦合至該反相器 1032的輸入。該反相器1032的輸出會被耦合至該反相器1034的輸入。該反相器1034的輸出係Q信號。
圖11為本發明之示範具體實施例中的從屬鎖存電路1020示意圖。該從屬鎖存電路1020包含D1電晶體1102、D2電晶體1104、DH電晶體1106、DSL休眠電晶體1108、堆疊電晶體1110、堆疊電晶體1120、D1B電晶體1132、D2B電晶體1134、DHB電晶體1136、以及休眠電晶體1138。
D1電晶體1102、D2電晶體1104、DH電晶體1106、以及DSL休眠電晶體1108會和被耦合至接地的休眠電晶體1108彼此串聯耦合。D1電晶體1102的閘極會被耦合至CLK信號輸入。D2電晶體1104的閘極會被耦合至D信號輸入。DH電晶體1106的閘極會被耦合至HOLDB信號輸入。該休眠電晶體1108的閘極會被耦合至SLEEPB信號輸入。
該等堆疊電晶體1110包括P1電晶體1112、P0電晶體1114、N1電晶體1116、以及N0電晶體1118。P1電晶體1112、P0電晶體1114、N1電晶體1116、以及N0電晶體1118會和被耦合至接地的N0電晶體1118彼此串聯耦合。P1電晶體1112的閘極、P0電晶體1114的閘極、N1電晶體1116的閘極、以及N0電晶體1118的閘極會被耦合至LAT信號輸入。P0B電晶體1124的汲極以及N1B電晶體1126的汲極會被耦合至LAT信號輸入。
該等堆疊電晶體1120包括P1B電晶體1122、P0B電晶體1124、N1B電晶體1126、以及N0B電晶體1128。P1B電晶體1122、P0B電晶體1124、N1B電晶體1126、以及N0B電晶體 1128會和被耦合至接地的N0B電晶體1128彼此串聯耦合。P1B電晶體1122的閘極、P0B電晶體1124的閘極、N1B電晶體1126的閘極、以及N0B電晶體1128的閘極會被耦合至LATB信號輸入。P0電晶體1114的汲極以及N1電晶體1116的汲極會被耦合至LATB信號輸入。
運作中，被耦合至受到該SLEEPB信號閘控之該等電晶體的邏輯會被關閉且僅吸引最小的漏洩。藉由將該SLEEPB信號驅動至比VSS還低0.3－0.4 V便可達成此方法。該HOLDB信號會避免該從屬鎖存電路1020於其餘的正反器離開該休眠狀態時改變狀態。該正反器中仍然會被供電的部份係該從屬鎖存電路1020。該從屬鎖存電路1020會結合數項技術以最小化漏洩。狀態保留不必用到的電晶體(具有CLK的堆疊)會具有休眠電晶體，用以關閉漏洩(由該SLEEPB信號來閘控)。
該等堆疊電晶體1110與1120中的該等8個電晶體使用兩種技術來降低漏洩。第一種使用的技術係電晶體堆疊，其亦稱為自反向偏壓。即使該閘極處於0 V，N0電晶體1118及N1電晶體1116仍將會有小額的漏洩。因此，VNN1將會處於正電壓。如此便會讓VGS(N1)與VBS(N1)變成負值，而且會讓VDS(N1)下降。結果，便會於N0電晶體1118與N1電晶體1116之中降低漏電流。相同的效果會發生在N0B電晶體1128、N1B電晶體1126、P0電晶體1114、P1電晶體1112、P0B電晶體1124、以及P1B電晶體1122之中。
第二種技術稱為多重臨界值電晶體。提高MOS電晶體的 通道長度可提高該等裝置的臨界值，而不會對製程複雜度造成任何變化。N0電晶體1118、N1電晶體1116、N0B電晶體1128、以及N1B電晶體1126均具有延長的通道長度，其會提高VTH且降低漏電流。
此具體實施例會於一目前標準的單元D正反器中將漏洩降低25倍。
I/O墊-圖12
於某些具體實施例中，一可程式的一般用途輸入與輸出(I/O)墊單元包含複數個內建的位準移位器以及介接該晶片核心邏輯的隔離部。於該些具體實施例中，能夠控制一位準移位器以保留資料。
圖12為本發明之示範具體實施例中某個I/O墊之位準移位器的電路1200示意圖。該電路1200包含MP2電晶體1202、MP3電晶體1204、M3電晶體1206、M4電晶體1208、M1電晶體1210、M0電晶體1212、M5電晶體1214、M2電晶體1216、以及一反相器1218。
該電路1200係供一鎖存位準移位器來使用。該M3電晶體1206與該M4電晶體1208均係「天生的」串接裝置。該M3電晶體1206與該M4電晶體1208同時也係已知的空乏模式電晶體。該M3電晶體1206與該M4電晶體1208可用來允許於該輸入級中使用薄閘裝置。如此便可於VDD與V3IO之間產生很大的電壓比。該M0電晶體1212與該M1電晶體1210均係輸出鎖存裝置，兩者允許該位準移位器於IN與INB均為0時來保留該狀態。因此，IN與INB會控制資料保 留作業。
於某些具體實施例中，該M3電晶體1206的閘極與該M4電晶體1208的閘極均會被耦合至和該串接電壓相連的其它電晶體。
下表係電路1200的真值表。
對和SLPB作比較的任何信號而言均將會有設定時間規定。假使配合被內建於該輸出級中的SRAM單元來使用位準移位器的話，在該輸出鎖存器改變至一新狀態後的任何時間均可移除該等兩個輸入。該位準移位器的兩個1.2V輸入均不能變成VDD。併入一反相器便可防止此結果。假使該反相器與該位準移位器均具有SLPB電晶體的話，假使SLPB變成VSS(而VDD為高位準)的話便可能會有潛在的時序競逐現象。於此情況中，該等位準移位器於該反相器的輸出飄移至VDD以前便應該關閉。於某些具體實施例中，該M5電晶體1214與該M2電晶體1216可能會被配置成用以耐受較大的電壓。
於某些具體實施例中，該M5電晶體1214的源極與該M2電晶體1216的源極均可被耦合至一共同的SLEEPB電晶體1240，用以進一步降低漏洩。於其中一具體實施例中，該SLEEPB電晶體1240的寬度為4微米，而長度為.13微米。下表 為含有此共同的SLEEPB電晶體1240的電路1200的真值表：
於某些具體實施例中，SLEEPB=0輸入狀態應該被理解為包含低於0V的SLEEPB電壓(舉例來說，由一漏洩最佳化電路所產生的-0.35V)。
於此圖12(以及上面真值表)的延伸例中，可獨立、依序、或是同時地操作該等兩個資料保留狀態。當使用該SLEEPB輸入來控制/限制漏洩功率而IN/INB=00狀態用於資料保留時，此作法相當有利。這係因為該SLEEPB電壓係來自一電荷汞，並且會花費特定時間從Vdd(=1)轉換成資料保留模式。
上面的說明僅供解釋用途，而非限制本發明。熟習本技術的人士於閱讀本揭示後便會明白本發明的許多變化例。因此，決定本發明的範疇並不能參考上面的說明，而應該參考隨附的專利申請範圍及其全部的等效例範疇。
130‧‧‧休眠電晶體
200‧‧‧積體電路
210‧‧‧中央處理單元(CPU)
212‧‧‧時脈管理器
220‧‧‧功率島管理器
222‧‧‧功率島管理器
224‧‧‧功率島管理器
240‧‧‧電源供應管理器
250‧‧‧位準移位器/隔離閘(LS/ISO)
252‧‧‧位準移位器/隔離閘(LS/ISO)
254‧‧‧位準移位器/隔離閘(LS/ISO)
260‧‧‧邏輯(功率島2)
262‧‧‧記憶體(功率島0)
264‧‧‧第三團體智慧財產(IP)(功率島1)
270‧‧‧適應性漏洩控制器(ALC)
280‧‧‧電源供應器
280‧‧‧匯流排
330‧‧‧資料保留狀態機
340‧‧‧休眠產生器
350‧‧‧隔離閘
360‧‧‧D正反器
362‧‧‧AND閘
402‧‧‧AND閘
404‧‧‧多工器(MUX)
410‧‧‧D正反器
412‧‧‧反相器
414‧‧‧AND閘
420‧‧‧D正反器
430‧‧‧D正反器
432‧‧‧多工器(MUX)
442‧‧‧多工器(MUX)
452‧‧‧緩衝器
500‧‧‧正反器電路的D/Q部份
502‧‧‧反相器
504‧‧‧PMOS電晶體
506‧‧‧NMOS電晶體
510‧‧‧主鎖存電路
512‧‧‧反相器
514‧‧‧反相器
522‧‧‧PMOS電晶體
524‧‧‧NMOS電晶體
526‧‧‧NMOS電晶體
530‧‧‧從屬鎖存電路
532‧‧‧反相器
534‧‧‧反相器
540‧‧‧反相器
600‧‧‧正反器電路的CK部份
602‧‧‧反相器
604‧‧‧PMOS電晶體
606‧‧‧PMOS電晶體
608‧‧‧NMOS電晶體
610‧‧‧NMOS電晶體
612‧‧‧PMOS電晶體
702‧‧‧休眠電晶體
704‧‧‧休眠電晶體
706‧‧‧休眠電晶體
800‧‧‧三態反相器電路
802‧‧‧PMOS電晶體
804‧‧‧PMOS電晶體
806‧‧‧NMOS電晶體
808‧‧‧NMOS電晶體
810‧‧‧三態反相器電路
812‧‧‧PMOS電晶體
814‧‧‧PMOS電晶體
816‧‧‧PMOS電晶體
818‧‧‧NMOS電晶體
820‧‧‧NMOS電晶體
1000‧‧‧低漏洩及資料保留電路
1002‧‧‧反相器
1010‧‧‧主鎖存電路
1012‧‧‧傳輸閘
1014‧‧‧反相器
1016‧‧‧傳輸閘
1018‧‧‧反相器
1020‧‧‧從屬鎖存電路
1032‧‧‧反相器
1034‧‧‧反相器
1042‧‧‧休眠電晶體
1044‧‧‧休眠電晶體
1046‧‧‧休眠電晶體
1048‧‧‧休眠電晶體
1052‧‧‧反相器
1054‧‧‧反相器
1102‧‧‧電晶體
1104‧‧‧電晶體
1106‧‧‧電晶體
1108‧‧‧休眠電晶體
1110‧‧‧堆疊電晶體
1112‧‧‧電晶體
1114‧‧‧電晶體
1116‧‧‧電晶體
1118‧‧‧電晶體
1120‧‧‧堆疊電晶體
1122‧‧‧電晶體
1124‧‧‧電晶體
1126‧‧‧電晶體
1128‧‧‧電晶體
1132‧‧‧電晶體
1134‧‧‧電晶體
1136‧‧‧電晶體
1138‧‧‧休眠電晶體
1200‧‧‧位準移位器電路
1202‧‧‧電晶體
1204‧‧‧電晶體
1206‧‧‧電晶體
1208‧‧‧電晶體
1210‧‧‧電晶體
1212‧‧‧電晶體
1214‧‧‧電晶體
1216‧‧‧電晶體
1218‧‧‧反相器
圖1為先前技術中含有一休眠電晶體的電路示意圖；圖2為本發明之示範設計中具有一電源供應器的積體電路示意圖；圖3為本發明之示範設計中具有一隔離閘極與一D正反器 的功率島管理器示意圖；圖4為本發明之示範設計中的功率島管理器示意圖；圖5為本發明之示範設計中正反器電路的D/Q部份的示意圖；圖6為本發明之示範設計中正反器電路的CK部份的示意圖；圖7A為本發明之示範設計中一OFF節點的休眠電晶體的示意圖；圖7B為本發明之示範設計中一SB節點的休眠電晶體的示意圖；圖7C為本發明之示範設計中一SB節點的中阻抗電晶體的示意圖；圖8A為本發明之示範設計中從屬鎖存器的三態反相器的電路示意圖；圖8B為本發明之示範設計中該從屬鎖存器中的三態反相器的電路示意圖；圖9為本發明之示範設計中的HOLDB與SLEEPB信號關係圖；圖10為本發明之示範設計中一低漏洩與資料保留之電路示意圖；圖11為本發明之示範設計中從屬鎖存電路之示意圖；以及圖12為本發明之示範設計中某個I/O墊之位準移位器的電路示意圖。
200‧‧‧積體電路
210‧‧‧中央處理單元(CPU)
212‧‧‧時脈管理器
220‧‧‧功率島管理器
222‧‧‧功率島管理器
224‧‧‧功率島管理器
240‧‧‧電源供應管理器
250‧‧‧位準移位器/隔離閘(LS/ISO)
252‧‧‧位準移位器/隔離閘(LS/ISO)
254‧‧‧位準移位器/隔離閘(LS/ISO)
260‧‧‧邏輯(功率島2)
262‧‧‧記憶體(功率島0)
264‧‧‧第三團體智慧財產(IP)(功率島1)
270‧‧‧適應性漏洩控制器(ALC)
280‧‧‧電源供應器
280‧‧‧匯流排

Claims (35)

  1. 一種積體電路，其包含：多個端點，其包含一共同接地端點及第一及第二電力供應端點；一位準移位器，其用於將二進位資料由該第一電力供應端點與該共同接地端點定義之電壓位準轉換至由該第二電力供應端點與該共同接地端點定義之電壓位準，該位準移位器在該共同接地端點及一輸出端點之間具有一休眠電晶體、多個輸入電晶體及複數個交叉耦合輸出鎖存裝置，該休眠電晶體係與該共同接地端點之一電連接串連，以及該等輸入電晶體係於由該第一電力供應端點與該共同接地端點定義之電壓位準之輸入驅動；以及控制構件，用於利用該休眠電晶體控制該位準移位器之電力消耗。
  2. 如請求項1之積體電路，其中該位準移位器係被建入經配置以與晶片核心邏輯介接之一輸入/輸出墊單元。
  3. 如請求項1或2之積體電路，其中該位準移位器之輸入電晶體係薄閘極電晶體。
  4. 如請求項1或2之積體電路，其中該位準移位器包含複數個交叉耦合串接裝置。
  5. 如請求項4之積體電路，其中該等輸入電晶體係薄閘極電晶體及該交叉耦合輸出鎖存裝置包含多個厚閘極電晶體。
  6. 一種操作一積體電路之方法，該方法包含： 提供第一及第二電力供應端點；利用一位準移位器將二進位資料由該第一電力供應端點與該共同接地端點定義之電壓位準轉換至由該第二電力供應端點與該共同接地端點定義之電壓位準；利用由該第一電力供應端點及該共同接地端點定義之電壓位準驅動多個位準移位器輸入電晶體；以及在一電力降低模式中，當該位準移位器保持資料時，利用一休眠電晶體控制該位準移位器之電力消耗。
  7. 如請求項6之方法，其另包含防止該位準移位器之輸入同時達到該第一電力供應端點之電壓位準。
  8. 如請求項6或7之方法，其中控制該位準移位器之電力消耗包含致動該電力降低模式。
  9. 如請求項8之方法，其另包含在非該電力降低模式時，由該第一電力供應端點施加電壓至該休眠電晶體。
  10. 如請求項8之方法，其另包含在該電力降低模式時，施加一低於該共同接地端點之電壓至該休眠電晶體。
  11. 如請求項8之方法，其另包含在非該電力降低模式時，施加高於該第一電力供應端點之電壓位準之一電壓至該休眠電晶體。
  12. 如請求項6之方法，其中該電力降低模式係一低功率(powered down)模式。
  13. 如請求項6之方法，其中該電力降低模式係一休眠模式。
  14. 一種積體電路，其包含：多個端點，其包含一共同接地端點及第一及第二電力供應端點；一位準移位器，其被建入經組態以與晶片核心邏輯介接之一輸入/輸出墊單元，該位準移位器用於將二進位資料由該第一電力供應端點與該共同接地端點定義之電壓位準轉換至由該第二電力供應端點與該共同接地端點定義之電壓位準，該位準移位器具有一休眠電晶體及多個輸入電晶體，該休眠電晶體係與該共同接地端點之一電連接串連，以及該等輸入電晶體係於由該第一電力供應端點與該共同接地端點定義之電壓位準之輸入驅動；以及電力管理電路，其用於在該位準移位器保留資料時在一電力降低模式期間利用該休眠電晶體控制該位準移位器之電力消耗。
  15. 如請求項14之積體電路，其中該位準移位器之輸入電晶體係薄閘極電晶體。
  16. 如請求項14或15之積體電路，其中該位準移位器包含複數個交叉耦合串接裝置及複數個交叉耦合輸出鎖存裝置。
  17. 如請求項16之積體電路，其中該等輸入電晶體係薄閘極電晶體及該交叉耦合輸出鎖存裝置包含多個厚閘極電晶體。
  18. 如請求項14之積體電路，其中該電力降低模式係一低 功率(powered down)模式。
  19. 如請求項14之積體電路，其中該電力降低模式係一休眠模式。
  20. 一種積體電路，其包含：多個端點，其包含一共同接地端點及第一及第二電力供應端點；一位準移位器，其經組態以鎖存由該第一電力供應端點與該共同接地端點定義之電壓位準轉換至由該第二電力供應端點與該共同接地端點定義之電壓位準之資料，該位準移位器具有一休眠電晶體及多個輸入電晶體，該休眠電晶體係與該共同接地端點之一電連接串連，以及該等輸入電晶體係於由該第一電力供應端點與該共同接地端點定義之電壓位準之輸入驅動；以及電力管理電路，其用於在該位準移位器保留資料時在一電力降低模式期間利用該休眠電晶體控制該位準移位器之電力消耗。
  21. 如請求項20之積體電路，其中該位準移位器係被建入經組態以與晶片核心邏輯介接之一輸入/輸出墊單元。
  22. 如請求項20或21之積體電路，其中該位準移位器之輸入電晶體係薄閘極電晶體。
  23. 如請求項20或21之積體電路，其中該位準移位器包含複數個交叉耦合串接裝置及複數個交叉耦合輸出鎖存裝置。
  24. 如請求項23之積體電路，其中該等輸入電晶體係薄閘 極電晶體及該交叉耦合輸出鎖存裝置包含多個厚閘極電晶體。
  25. 如請求項20之積體電路，其中該電力降低模式係一低功率(powered down)模式。
  26. 如請求項20之積體電路，其中該電力降低模式係一休眠模式。
  27. 一種操作一積體電路之方法，該方法包含：提供第一及第二電力供應端點；利用一位準移位器將二進位資料由該第一電力供應端點與該共同接地端點定義之電壓位準轉換至由該第二電力供應端點與該共同接地端點定義之電壓位準；利用由該第一電力供應端點及該共同接地端點定義之電壓位準驅動多個位準移位器輸入電晶體；防止該位準移位器之多個輸入同時達到該第一電力供應端點之該電壓位準；以及在該位準移位器保留資料時在一電力降低模式期間利用一休眠電晶體控制該位準移位器之電力消耗。
  28. 如請求項27之方法，其中該電力降低模式係一低功率(powered down)模式。
  29. 如請求項27之方法，其中該電力降低模式係一休眠模式。
  30. 一種操作一積體電路之方法，該方法包含：提供第一及第二電力供應端點；利用一位準移位器將二進位資料由該第一電力供應 端點與該共同接地端點定義之電壓位準轉換至由該第二電力供應端點與該共同接地端點定義之電壓位準；利用由該第一電力供應端點及該共同接地端點定義之電壓位準驅動多個位準移位器輸入電晶體；在該位準移位器保留資料時利用一休眠電晶體控制該位準移位器之電力消耗，其中控制該位準移位器之電力消耗包含致動一電力降低模式；以及當不在該電力降低模式時，將來自該第一電力供應端點之電壓至施加至該休眠電晶體。
  31. 如請求項30之方法，其中該電力降低模式係一低功率(powered down)模式。
  32. 如請求項30之方法，其中該電力降低模式係一休眠模式。
  33. 一種操作一積體電路之方法，該方法包含：提供第一及第二電力供應端點；利用一位準移位器將二進位資料由該第一電力供應端點與該共同接地端點定義之電壓位準轉換至由該第二電力供應端點與該共同接地端點定義之電壓位準；利用由該第一電力供應端點及該共同接地端點定義之電壓位準驅動多個位準移位器輸入電晶體；在該位準移位器保留資料時利用一休眠電晶體控制該位準移位器之電力消耗，其中控制該位準移位器之電力消耗包含致動一電力降低模式；以及當不在該電力降低模式時，施加大於該第一電力供 應端點之該電壓位準之一電壓至該休眠電晶體。
  34. 如請求項33之方法，其中該電力降低模式係一低功率(powered down)模式。
  35. 如請求項33之方法，其中該電力降低模式係一休眠模式。
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Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227383B2 (en) 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7400167B2 (en) * 2005-08-16 2008-07-15 Altera Corporation Apparatus and methods for optimizing the performance of programmable logic devices
DE102004041331B4 (de) * 2004-08-26 2007-05-10 Infineon Technologies Ag Codesender, insbesondere zur Verwendung in einem Speichercontroller
WO2006034311A2 (en) * 2004-09-20 2006-03-30 The Trustees Of Columbia University In The City Of New York Low voltage track and hold circuits
US7248090B2 (en) * 2005-01-10 2007-07-24 Qualcomm, Incorporated Multi-threshold MOS circuits
KR101114946B1 (ko) * 2005-08-22 2012-03-06 삼성전자주식회사 경로데이터 전달장치
EP2080078A4 (en) * 2006-07-18 2011-05-25 Agere Systems Inc SYSTEMS AND METHOD FOR MODULAR POWER MANAGEMENT
US7649385B2 (en) * 2006-08-07 2010-01-19 Intel Corporation Logic with state retentive sleep mode
US20080061832A1 (en) * 2006-08-24 2008-03-13 Fang-Ling Hu Protection circuits and methods of protecting circuits
EP2119010B1 (en) * 2006-12-22 2015-07-29 Nokia Technologies Oy Integrated circuits
WO2008083369A1 (en) * 2006-12-31 2008-07-10 Sandisk Corporation Systems, circuits, chips and methods with protection at power island boundaries
WO2008083373A2 (en) * 2006-12-31 2008-07-10 Sandisk Corporation Systems, methods, and integrated circuits with inrush-limited power islands
KR101316788B1 (ko) * 2007-01-08 2013-10-11 삼성전자주식회사 반도체 집적 회로 장치
US7644328B2 (en) * 2007-03-22 2010-01-05 Intel Corporation Sharing routing of a test signal with an alternative power supply to combinatorial logic for low power design
JP2008256627A (ja) * 2007-04-09 2008-10-23 Kawasaki Microelectronics Kk 半導体集積回路の検査方法
US7414878B1 (en) * 2007-05-04 2008-08-19 International Business Machines Corporation Method for implementing domino SRAM leakage current reduction
JP2009027701A (ja) * 2007-06-20 2009-02-05 Kawasaki Microelectronics Kk 半導体集積回路
US7904838B2 (en) * 2007-08-15 2011-03-08 Ati Technologies Ulc Circuits with transient isolation operable in a low power state
JP2009060560A (ja) * 2007-09-04 2009-03-19 Fujitsu Microelectronics Ltd マスタスレーブ回路及びその制御方法
US7710177B2 (en) * 2007-09-12 2010-05-04 Freescale Semiconductor, Inc. Latch device having low-power data retention
US8291248B2 (en) 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
WO2009079744A1 (en) * 2007-12-21 2009-07-02 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
EP2238686A1 (en) * 2008-01-29 2010-10-13 Nxp B.V. Electronic clamps for integrated circuits and methods of use
JP5256840B2 (ja) * 2008-04-30 2013-08-07 富士通セミコンダクター株式会社 論理回路
US20130073889A1 (en) * 2008-08-26 2013-03-21 Richard Rauschmayer Systems and Methods for Modular Power Management
US8058901B2 (en) * 2008-09-19 2011-11-15 Qualcomm Incorporated Latch structure, frequency divider, and methods for operating same
US9886389B2 (en) * 2008-11-21 2018-02-06 International Business Machines Corporation Cache memory bypass in a multi-core processor (MCP)
US7804329B2 (en) * 2008-11-21 2010-09-28 International Business Machines Corporation Internal charge transfer for circuits
US9824008B2 (en) * 2008-11-21 2017-11-21 International Business Machines Corporation Cache memory sharing in a multi-core processor (MCP)
US9122617B2 (en) * 2008-11-21 2015-09-01 International Business Machines Corporation Pseudo cache memory in a multi-core processor (MCP)
US8806129B2 (en) * 2008-11-21 2014-08-12 International Business Machines Corporation Mounted cache memory in a multi-core processor (MCP)
JP2010282411A (ja) * 2009-06-04 2010-12-16 Renesas Electronics Corp 半導体集積回路、半導体集積回路の内部状態退避回復方法
US7986166B1 (en) * 2010-01-12 2011-07-26 Freescale Semiconductor, Inc. Clock buffer circuit
TWI511453B (zh) * 2010-02-02 2015-12-01 Advanced Risc Mach Ltd 功率控制積體電路與保持切換電路
US8207755B1 (en) * 2011-02-15 2012-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage power detection circuit
US20130117618A1 (en) * 2011-11-03 2013-05-09 Freescale Semiconductor, Inc Scan testing of integrated circuit with clock gating cells
EP3062188B1 (en) * 2011-12-14 2019-01-30 Intel Corporation Multi-supply sequential logic unit
WO2013106687A2 (en) * 2012-01-13 2013-07-18 The Board Of Trustees Of The University Of Arkansas Multi-threshold sleep convention logic without nsleep
US20130238916A1 (en) * 2012-03-08 2013-09-12 Conexant Systems, Inc. Method for implementing isolation gates during low-power modes
US20140002161A1 (en) * 2012-07-02 2014-01-02 Klaus Von Arnim Circuit arrangement, a retention flip-flop, and methods for operating a circuit arrangement and a retention flip-flop
US10102889B2 (en) * 2012-09-10 2018-10-16 Texas Instruments Incorporated Processing device with nonvolatile logic array backup
WO2014072770A1 (en) * 2012-11-07 2014-05-15 Freescale Semiconductor, Inc. Method and apparatus for performing state retention for at least one functional block within an ic device
US8957716B2 (en) * 2012-11-21 2015-02-17 Broadcom Corporation Multiple threshold voltage standard cells
US8829963B1 (en) * 2013-02-20 2014-09-09 Texas Instruments Incorporated Negative edge preset reset flip-flop with dual-port slave latch
US8975934B2 (en) 2013-03-06 2015-03-10 Qualcomm Incorporated Low leakage retention register tray
EP2982040A4 (en) 2013-04-02 2017-03-29 Hewlett-Packard Enterprise Development LP State-retaining logic cell
US9383802B1 (en) 2013-06-20 2016-07-05 Altera Corporation Integrated circuit with state and data retention
US9100002B2 (en) * 2013-09-12 2015-08-04 Micron Technology, Inc. Apparatus and methods for leakage current reduction in integrated circuits
US9471078B1 (en) 2015-03-31 2016-10-18 Qualcomm Incorporated Ultra low power low drop-out regulators
US9813047B2 (en) 2015-04-13 2017-11-07 Mediatek Singapore Pte. Ltd. Standby mode state retention logic circuits
US11599185B2 (en) 2015-07-22 2023-03-07 Synopsys, Inc. Internet of things (IoT) power and performance management technique and circuit methodology
US9473113B1 (en) 2015-09-24 2016-10-18 Qualcomm Incorporated Power management with flip-flops
US10608615B2 (en) 2016-01-28 2020-03-31 Samsung Electronics Co., Ltd. Semiconductor device including retention reset flip-flop
US10404240B2 (en) 2016-01-28 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device comprising low power retention flip-flop
US10401941B2 (en) 2017-02-06 2019-09-03 Qualcomm Incorporated Clock glitch prevention for retention operational mode
KR102555451B1 (ko) * 2018-05-31 2023-07-17 에스케이하이닉스 주식회사 반도체 장치
TWI674754B (zh) * 2018-12-28 2019-10-11 新唐科技股份有限公司 資料保持電路
US10819343B2 (en) * 2019-01-22 2020-10-27 Intel Corporation Flip-flop with soft error tolerance
US11145359B2 (en) 2019-04-10 2021-10-12 Stmicroelectronics International N.V. Reduced retention leakage SRAM
US11979145B1 (en) 2022-12-12 2024-05-07 Globalfoundries U.S. Inc. Back bias control for always-on circuit section enabling leakage reduction during power saving mode

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US502340A (en) * 1893-08-01 Rheostat
US5440749A (en) 1989-08-03 1995-08-08 Nanotronics Corporation High performance, low cost microprocessor architecture
US5023480A (en) 1990-01-04 1991-06-11 Digital Equipment Corporation Push-pull cascode logic
JPH03296319A (ja) 1990-04-13 1991-12-27 Fuji Electric Co Ltd Ｃｒ発振回路を備えた半導体装置
US5223751A (en) * 1991-10-29 1993-06-29 Vlsi Technology, Inc. Logic level shifter for 3 volt cmos to 5 volt cmos or ttl
KR100254134B1 (ko) 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
US5486774A (en) 1991-11-26 1996-01-23 Nippon Telegraph And Telephone Corporation CMOS logic circuits having low and high-threshold voltage transistors
US6384623B1 (en) 1993-01-07 2002-05-07 Hitachi, Ltd. Semiconductor integrated circuits with power reduction mechanism
JPH07105174A (ja) 1993-10-07 1995-04-21 Hitachi Ltd １チップマイクロコンピュータ
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
US5666070A (en) 1995-05-10 1997-09-09 Micron Technology, Inc. Low power, high speed level shifter
US6437627B1 (en) * 1995-08-25 2002-08-20 Winbond Electronics Corporation High voltage level shifter for switching high voltage in non-volatile memory intergrated circuits
JPH09134591A (ja) 1995-11-07 1997-05-20 Oki Micro Design Miyazaki:Kk 半導体メモリ装置
DE69632304D1 (de) * 1996-02-12 2004-06-03 St Microelectronics Srl CMOS-Spannungsumsetzer
JPH09261013A (ja) 1996-03-19 1997-10-03 Fujitsu Ltd Ｄフリップフロップ回路
JP3543493B2 (ja) 1996-06-07 2004-07-14 株式会社デンソー 電子回路の動作特性補正装置
US5973552A (en) 1996-11-04 1999-10-26 Mosaid Technologies Incorporated Power savings technique in solid state integrated circuits
US6487687B1 (en) * 1997-01-02 2002-11-26 Texas Instruments Incorporated Voltage level shifter with testable cascode devices
JP3732914B2 (ja) 1997-02-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
JPH10261946A (ja) 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JP3715066B2 (ja) 1997-03-25 2005-11-09 三菱電機株式会社 電流モードロジック回路
US6043698A (en) * 1997-11-03 2000-03-28 Arm Limited Voltage level shifter
JPH11214962A (ja) 1997-11-19 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
US6242948B1 (en) 1997-11-19 2001-06-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device
US5963054A (en) * 1997-12-05 1999-10-05 Lucent Technologies Inc. High voltage CMOS logic circuit using low voltage transistors
US6359471B1 (en) * 1998-03-09 2002-03-19 Infineon Technologies North America Corp. Mixed swing voltage repeaters for high resistance or high capacitance signal lines and methods therefor
DE19811353C1 (de) 1998-03-16 1999-07-22 Siemens Ag Schaltungsanordnung zur Reduzierung des Leckstromes
JP3080062B2 (ja) 1998-04-06 2000-08-21 日本電気株式会社 半導体集積回路
US6208171B1 (en) * 1998-04-20 2001-03-27 Nec Corporation Semiconductor integrated circuit device with low power consumption and simple manufacturing steps
JP2000013215A (ja) 1998-04-20 2000-01-14 Nec Corp 半導体集積回路
JP3341681B2 (ja) 1998-06-12 2002-11-05 日本電気株式会社 半導体集積論理回路
JP3499748B2 (ja) * 1998-06-12 2004-02-23 Ｎｅｃエレクトロニクス株式会社 順序回路
US6307233B1 (en) * 1998-07-31 2001-10-23 Texas Instruments Incorporated Electrically isolated double gated transistor
US6147540A (en) * 1998-08-31 2000-11-14 Motorola Inc. High voltage input buffer made by a low voltage process and having a self-adjusting trigger point
US6329874B1 (en) 1998-09-11 2001-12-11 Intel Corporation Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode
IT1304060B1 (it) * 1998-12-29 2001-03-07 St Microelectronics Srl Variatore di livello per circuiteria a tensione d'alimentazionemultipla
JP4030213B2 (ja) 1999-02-22 2008-01-09 株式会社ルネサステクノロジ 半導体回路装置
ITMI990804A1 (it) * 1999-04-16 2000-10-16 Minu Spa Circuito di avviamento per motori particolarmente per compressori di frigoriferi
JP2000332598A (ja) * 1999-05-17 2000-11-30 Mitsubishi Electric Corp ランダムロジック回路
KR20010080575A (ko) 1999-09-28 2001-08-22 롤페스 요하네스 게라투스 알베르투스 액티브 모드와 슬립 모드에서 동작 가능한 전자 디지털 회로
JP2001202147A (ja) 2000-01-20 2001-07-27 Matsushita Electric Ind Co Ltd 電源回路及びこれを有する半導体集積回路
US6271707B1 (en) 2000-02-29 2001-08-07 Motorola, Inc. Level shifter
JP2001284530A (ja) 2000-03-29 2001-10-12 Matsushita Electric Ind Co Ltd 半導体集積回路
JP4707244B2 (ja) 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP3614125B2 (ja) 2000-10-23 2005-01-26 三星電子株式会社 Ｃｐフリップフロップ
US6384639B1 (en) * 2000-11-17 2002-05-07 United Microelectronics Corp. Circuit and method for reducing static power dissipation in a semiconductor device
US6456110B1 (en) * 2000-12-29 2002-09-24 Intel Corporation Voltage level shifter having zero DC current and state retention in drowsy mode
US6522171B2 (en) * 2001-01-11 2003-02-18 International Business Machines Corporation Method of reducing sub-threshold leakage in circuits during standby mode
US6437623B1 (en) * 2001-02-13 2002-08-20 International Business Machines Corporation Data retention registers
US6556061B1 (en) 2001-02-20 2003-04-29 Taiwan Semiconductor Manufacturing Company Level shifter with zero threshold device for ultra-deep submicron CMOS designs
US6414534B1 (en) * 2001-02-20 2002-07-02 Taiwan Semiconductor Manufacturing Company Level shifter for ultra-deep submicron CMOS designs
JP2002280520A (ja) 2001-03-22 2002-09-27 Sony Corp 半導体集積回路装置
US6586963B2 (en) 2001-03-26 2003-07-01 Samsung Electronics Co., Ltd. Integrated circuit devices having power control logic that inhibits internal leakage current loss during sleep mode operation and method of operating same
US6515513B2 (en) 2001-04-30 2003-02-04 Intel Corporation Reducing leakage currents in integrated circuits
US6552601B1 (en) * 2001-05-31 2003-04-22 Sun Microsystems, Inc. Method for supply gating low power electronic devices
US6624687B1 (en) * 2001-05-31 2003-09-23 Sun Microsystems, Inc. Method and structure for supply gated electronic components
US6545512B2 (en) 2001-08-16 2003-04-08 International Business Machines Corporation Low leakage sleep mode for dynamic circuits
US6538471B1 (en) * 2001-10-10 2003-03-25 International Business Machines Corporation Multi-threshold flip-flop circuit having an outside feedback
JP3813538B2 (ja) 2001-11-28 2006-08-23 富士通株式会社 レベルシフタ
JP2003168735A (ja) 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
US6636098B1 (en) * 2001-12-05 2003-10-21 Rambus Inc. Differential integrator and related circuitry
US6631502B2 (en) 2002-01-16 2003-10-07 International Business Machines Corporation Method of analyzing integrated circuit power distribution in chips containing voltage islands
EP1331736A1 (en) 2002-01-29 2003-07-30 Texas Instruments France Flip-flop with reduced leakage current
US20030188241A1 (en) 2002-03-29 2003-10-02 International Business Machines Corporation CMOS low leakage power-down data retention mechanism
US6933744B2 (en) 2002-06-11 2005-08-23 The Regents Of The University Of Michigan Low-leakage integrated circuits and dynamic logic circuits
US7634668B2 (en) * 2002-08-22 2009-12-15 Nvidia Corporation Method and apparatus for adaptive power consumption
US6850103B2 (en) 2002-09-27 2005-02-01 Texas Instruments Incorporated Low leakage single-step latch circuit
US6650168B1 (en) 2002-09-30 2003-11-18 Taiwan Semiconductor Manufacturing Company High-speed level shifter using zero-threshold MOSFETS
US6998895B2 (en) * 2002-10-29 2006-02-14 Qualcomm, Incorporated System for reducing leakage in integrated circuits during sleep mode
JP4122954B2 (ja) 2002-12-06 2008-07-23 沖電気工業株式会社 半導体集積回路
US6791361B2 (en) 2002-12-12 2004-09-14 International Business Machines Corporation Technique for mitigating gate leakage during a sleep state
KR100521370B1 (ko) 2003-01-13 2005-10-12 삼성전자주식회사 파워 검출부를 구비하여 누설 전류 경로를 차단하는 레벨쉬프터
US6864718B2 (en) * 2003-02-20 2005-03-08 Taiwan Semiconductor Manufacturing Company Charge pump level converter (CPLC) for dual voltage system in very low power application
KR100915258B1 (ko) 2003-05-07 2009-09-03 모사이드 테크놀로지스 코포레이션 전원 아일랜드를 사용한 집적 회로의 전원 관리
WO2004102628A2 (en) * 2003-05-08 2004-11-25 The Trustees Of Columbia University In The City Of New York Examiner
US7170327B2 (en) 2003-06-27 2007-01-30 Intel Corporation System and method for data retention with reduced leakage current
US6946903B2 (en) 2003-07-28 2005-09-20 Elixent Limited Methods and systems for reducing leakage current in semiconductor circuits
US6965261B2 (en) 2003-11-13 2005-11-15 Texas Instruments Incorporated Ultra low-power data retention latch
WO2005057628A2 (en) 2003-12-08 2005-06-23 University Of South Florida A method and apparatus for reducing leakage in integrated circuits
US7227383B2 (en) 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7138825B2 (en) * 2004-06-29 2006-11-21 International Business Machines Corporation Charge recycling power gate
US7279956B2 (en) 2004-07-09 2007-10-09 Mosaid Technologies Incorporated Systems and methods for minimizing static leakage of an integrated circuit
US7382178B2 (en) * 2004-07-09 2008-06-03 Mosaid Technologies Corporation Systems and methods for minimizing static leakage of an integrated circuit
US7437581B2 (en) * 2004-09-28 2008-10-14 Intel Corporation Method and apparatus for varying energy per instruction according to the amount of available parallelism
US7180348B2 (en) * 2005-03-24 2007-02-20 Arm Limited Circuit and method for storing data in operational and sleep modes
US7295036B1 (en) * 2005-11-30 2007-11-13 Altera Corporation Method and system for reducing static leakage current in programmable logic devices
KR100735677B1 (ko) * 2005-12-28 2007-07-04 삼성전자주식회사 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리장치
US7855578B2 (en) * 2006-02-01 2010-12-21 Wisconsin Alumni Research Foundation Domino logic circuit techniques for suppressing subthreshold and gate oxide leakage
KR101348170B1 (ko) * 2007-01-31 2014-01-09 재단법인서울대학교산학협력재단 반도체 집적 회로 장치 및 그것의 전력 제어 방법
US7391250B1 (en) * 2007-09-02 2008-06-24 United Microelectronics Corp. Data retention cell and data retention method based on clock-gating and feedback mechanism
US8892930B2 (en) * 2008-08-01 2014-11-18 Integrated Device Technology Inc. Systems and methods for power management in electronic devices
US20130173077A1 (en) * 2011-12-29 2013-07-04 Lsi Corporation Power switch having series-connected switching stages

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