KR100735677B1

KR100735677B1 - 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리장치

Info

Publication number: KR100735677B1
Application number: KR1020050131194A
Authority: KR
Inventors: 이영대
Original assignee: 삼성전자주식회사
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-07-04
Also published as: JP2007179719A; US20070147159A1; JP5085099B2; US7397721B2; KR20070069279A

Abstract

스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는 온도 센서에서 출력되는 온도 센싱 신호 및 스탠바이 전류 테스트 결과 신호에 따라 설정된 레벨을 갖는 바이어스 신호를 생성하는 바이어스 신호 생성부; 및 상기 반도체 메모리 장치 내의 메모리 셀들의 접지 연결단과 접지단 사이에 동작적으로 접속되며, 상기 반도체 메모리 장치의 스탠바이 상태에서 상기 설정된 바이어스 신호의 레벨에 응답하여 상기 접지 연결단과 접지단 사이를 흐르는 스탠바이 전류의 크기를 조절하는 접지 전압 제어부를 구비한다. 그리하여, 본 발명은 온도의 변화, 외부 전원 전압의 변화 및 공정 변화에 기인한 스탠바이 리키지 전류를 감소시키며, 전력 소모를 감소시키는 효과를 갖는다.

에스램(SRAM), 접지 전압, PVT, 공정 변화, 온도 변화

Description

스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치{Circuit for reducing standby current and semiconductor memory device having the same}

도 1a 및 도 1b는 딥 파워 다운 모드의 진입, 딥 파워 다운 모드의 종료의 일례를 보인 타이밍도.

도 2는 에스램에 있어서의 스탠바이 리키지 전류를 설명하기 위한 회로도.

도 3은 종래 에스램의 일례를 도시한 회로도.

도 4는 본 발명의 일 실시예에 따른 스탠바이 전류 저감 회로를 구비하는 반도체 메모리 장치의 개략도.

도 5a는 도 4에서 바이어스 신호 생성부의 구성도이고, 도 5b는 도 5a의 상세 회로도.

도 6a 및 도 6b는 도 4에서의 온도 정보 신호를 생성하는 온도 정보 생성부의 일례를 보인 회로도.

도 7은 도 4에서의 퓨즈 트리밍 신호를 생성하기 위한 퓨즈 트리밍부를 보인 회로도.

도 8은 도 4에서의 로우 전원 전압 디텍터의 일례를 보인 회로도.

도 9 및 도 10은 도 4의 블록 제어 신호 및 서브 워드라인의 인에이블/디스 에이블 타이밍을 설명하기 위한 블록도 및 타이밍도.

도 11 내지 도 13은 반도체 메모리 장치 내에서 도 4의 접지 전압 제어부의 배치 구조를 설명하기 위한 블록도.

도 14는 본 발명의 스탠바이 전류 저감 회로를 갖는 반도체 메모리 장치에서의 공정 조건 및 온도 조건에 따른 바이어스 신호의 전압 레벨을 보인 그래프.

도 15는 본 발명의 스탠바이 전류 저감 회로를 갖는 반도체 메모리 장치에서의 칩별 스탠바이 리키지 전류의 분포를 보인 그래프.

<도면의 주요부분에 대한 부호의 설명>

40 : 바이어스 신호 생성부 41 : 내부 전압 레귤레이터

42 : 온도 정보 생성부 43 : 공정 정보 생성부

44 : LVCC 디텍터 45 : DPD 셋팅부

XD1, XD2 : 로우 디코더 MCA1, MCA2 : 메모리 셀 어레이

BIAS : 바이어스 신호 Vgnd : 접지 연결단(가상 접지단)

V_C1, V_C2 : 접지 전압 제어부(가상 접지 제어부)

B_C1, B_C2 : 블록 제어부

NM1 ~ NMn, NM11 ~ NMm : 엔모스 트랜지스터

BLK_f1, BLK_f2, BLK_fn : 블록 제어 신호

P_ix, P_i0 ~ P_in : 온도 센싱 신호 DPD : 딥 파워 다운 신호

P_jx, P_j0 ~ P_jℓ : 퓨즈 트리밍 신호

DFTIsb : 스탠바이 전류 테스트 인에이블 신호

BI : 번인 테스트 인에이블 신호 G1 : 디폴트 전압 셋팅부

G2 : 제1 바이어스 전압 제어부 G3 : 제2 바이어스 전압 제어부

G4 : 로우 전원 전압 마진 유지부

G5 : 접지 연결단 플로팅 게이트(가상 접지단 플로팅 게이트)

G6 : 모드 전환부 61, 84 : 비교부

63, 65 : 래치부 62, 64 : 전송 게이트

F1 : 제1 퓨즈 F2 : 제2 퓨즈

PWRESET : 파워 리셋 신호 71 : 웨이퍼 레벨 테스트 경로

72 : 퓨즈 트리밍 신호 생성 경로 73 : 버퍼부

82 : 기준 전압 발생기 YD1, YD2 : 컬럼 디코더.

BLK_xs1, BLK_xs2 : 로우 디코더의 선택신호

BLK_ys1, BLK_ys2 : 컬럼 디코더의 선택신호

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에서의 스탠바이 리키지 전류를 감소하기 위한 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치에 있어서의 스탠바이 전류(standby current)는 반도체 메모리 장치의 스탠바이 상태에서의 리키지되는 전류를 말한다. 따라서, 상기 스탠바이 전류는 스탠바이 리키지 전류(standby leakage current)로도 불리운다.

반도체 메모리 장치에서의 액티브(active) 모드는 주변 회로들이 동작하여 메모리 셀에 데이터를 저장하거나 메모리 셀에 저장된 데이터를 외부로 출력하는 모드를 말한다. 그리고, 스탠바이(standby) 상태는 메모리 셀이 리드 또는 라이트 동작을 수행하지 않고 스탠바이하는 상태를 말한다. 상기 스탠바이 상태에서는 일반적으로 주변 회로들이 디스에이블(disable)되어, 주변회로에 의해 소모되는 전력이 감소된다.

반도체 메모리 장치가 장시간 스탠바이 상태에 있게 되면, 상기 반도체 메모리 장치는 스탠바이 상태에서의 전력 소모를 줄이기 위해 주변 회로의 동작을 정지시키는 딥 파워 다운 모드(Deep Power Down Mode)로 진입한다.

도 1a 및 도 1b는 각각 그러한 딥 파워 다운 모드의 진입, 딥 파워 다운 모드의 종료의 일례를 보인 타이밍도이다. 도 1a 및 도 1b를 참조하여 딥 파워 다운 모드를 간단히 설명하면 이하와 같다.

상기 딥 파워 다운 모드는 외부 명령에 의해 제어된다. 즉, 상기 반도체 메모리 장치는 프리챠지 명령으로부터 프리챠지 시간(tRP) 후에, 반도체 메모리 장치의 외부 신호 핀을 통해 입력된 신호들의 상태에 따라, 클럭 신호(CLOCK)에 응답하여 딥 파워 다운 모드로 진입(entry)하고 종료(exit)된다. 상기 신호들은 칩 선택 신호(CS), 로우 어드레스 스트로브(/RAS), 컬럼 어드레스 스트로브(/CAS), 라이트 인에이블 신호(WE) 및 클럭 인에이블 신호(CKE)이다.

상기 칩 선택신호(CS)가 로우 레벨이고, 상기 로우 어드레스 스트로브(/RAS) 및 상기 컬럼 어드레스 스트로브(/CAS)가 하이 레벨이며, 상기 클럭 인에이블 신호(CKE)가 로우 레벨이고, 상기 라이트 인에이블 신호(WE)가 로우 레벨인 경우, 상기 클럭 신호(CLOCK)에 응답하여 DPD로 진입한다. 그리고, 상기 칩 선택신호(CS), 상기 로우 어드레스 스트로브(/RAS), 상기 컬럼 어드레스 스트로브(/CAS) 및 상기 라이트 인에이블 신호(WE)의 논리 레벨에 무관하게 상기 클럭 인에이블 신호(CKE)가 하이 레벨로 천이할 때, DPD는 종료된다.

이하에서는 에스램(Static Random Access Memory ; SRAM)의 경우를 예로 들어 스탠바이 리키지 전류를 설명하도록 한다.

에스램의 단위 메모리 셀은 일반적으로 두 개의 인버터의 입력단과 출력단이 서로 맞물린 래치(latch) 회로를 이용하여 데이터를 저장하도록 이루어진다. 데이터는 비트라인 쌍을 통하여 메모리 셀에 저장되거나 메모리 셀의 외부로 출력된다. 비트라인 쌍은 데이터의 입력 또는 출력 동작 전에 미리 소정의 전압 레벨로 프리챠지(precharge)되어진다.

도 2는 에스램에 있어서의 스탠바이 리키지 전류를 설명하기 위한 회로도이다.

도 2를 참조하면, 에스램의 단위 메모리 셀이 도시되어 있고, 스탠바이 리키지 전류가 화살표로 도시되어 있다.

스탠바이 리키지 전류는 크게 게이트 리키지 전류(gate leakage current)(A1) 및 서브-스레숄드 리키지 전류(sub-threshold leakage current)(A2)로 나눠볼 수 있다.

상기 게이트 리키지 전류(A1)는 단위 메모리 셀을 구성하는 트랜지스터들(PM11, PM12, NM11, NM12, NM13, NM14)에서 드레인(drain) 단자와 게이트(gate) 단자 간, 또는 소스(source) 단자와 게이트 단자 간의 스탠바이 리키지 전류를 말한다.

상기 서브-스레숄드 리키지 전류(A2)는 드레인 단자와 소스 단자 사이에 흐르는 스탠바이 리키지 전류를 말한다.

스탠바이 상태에서, 반도체 메모리 장치 내의 워드라인(WL)의 전압 레벨은 로우 레벨이 되어 억세스(access) 트랜지스터(NM13, NM14)가 턴오프(turn off)된다. 따라서, 데이터가 저장되는 인버터의 출력단(ND1, ND2)은 비트라인 쌍(BL, BLB)과 전기적으로 절연된 상태이다. 이 때, 비트라인 프리챠지 회로(미도시)에 의해 상기 비트라인 쌍(BL, BLB)은 전원전압(VCC)으로 프리챠지된다.

이 경우, 상기 스탠바이 리키지 전류(A1, A2)가 흐르게 된다. 상기 스탠바이 리키지 전류(A1, A2)의 크기는 전원전압(VCC)의 크기에 비례한다.

반도체 메모리 장치에 인가되는 전원전압(VCC)은 반도체 메모리 장치의 동작 특성과 집적도 향상 등을 위해, 다양한 레벨의 전압이 사용되는 것이 통상적이다. 상기 스탠바이 리키지 전류(A1, A2)의 크기는 전원 전압(VCC)의 크기에 비례하므로 하이 레벨의 전원전압(HVCC)이 인가되는 경우에는 상기 스탠바이 리키지 전류가 증 가하는 문제점을 가지고 있다. 이와 같은 전원전압(VCC)의 다양한 레벨에 따른 메모리 셀 내의 스탠바이 리키지 전류를 줄이기 위해서 여러 가지 방법들이 시도되어 왔다. 그러한 스탠바이 리키지 전류를 줄이기 위한 예들이 미국특허번호 제6,970,374호, 제6,611,451호 및 제5,764,566호 등에 개시되어 있다.

스탠바이 전류를 줄이기 위한 다양한 방법들 중 두 가지 방법을 예로 들면, 메모리 셀 내의 모스 트랜지스터들(MOS transistors)의 스레숄드 전압(Vth)을 높이는 방법, 그리고 액티브 모드와 스탠바이 상태에 따라 메모리 셀들의 접지 연결단(Vgnd)의 전압을 다르게 조절하는 방법 등이 있다. 이하에서는 접지 전압(VSS)과의 구별을 위해, 상기 접지 연결단(Vgnd)을 가상 접지단이라고 한다.

먼저, 메모리 셀 내의 모스 트랜지스터의 스레숄드 전압(Vth)을 높이는 방법은, 로우 레벨의 외부 전원전압(LVCC)이 인가되는 경우에 메모리 셀의 동작 특성이 나빠지는 단점이 있다.

다음으로, 액티브 모드와 스탠바이 상태에 따라 메모리 셀들의 가상 접지 전압(Vgnd)을 다르게 조절하는 방법은, 액티브 모드시에는 상기 가상 접지 전압(Vgnd)이 대체로 접지 전압(VSS)이 되도록 하고, 스탠바이 상태에서는 상기 가상 접지 전압(Vgnd)이 접지 전압(VSS)보다 높은 전압이 되도록 하는 방법이다. 그리하여, 상기 방법은 스탠바이 상태시 전원 전압(VCC)과 가상 접지단(Vgnd)의 전압 마진(margin)을 줄임으로써 스탠바이 리키지 전류를 줄일 수 있다.

도 3은 그러한 종래의 에스램의 일례를 도시한 회로도이다.

도 3을 참조하면, 상기 에스램은 메모리 셀 섹터(30), 바이어스(bias) 섹터 (32) 및 슬립(sleep) 섹터(34)를 구비한다.

상기 메모리 셀 섹터(30)는 상기 에스램에서 데이터를 저장하기 위한 메모리 셀들을 포함한다.

상기 바이어스 섹터(32)는 스탠바이 상태시 가상 접지단(Vgnd)의 전압을 조절한다. 상기 바이어스 섹터(32)는 바이어스 전압들(bias0 ~ bias3)이 게이트 단자로 인가되는 엔모스 트랜지스터들(NM31 ~ NM34)을 구비한다. 상기 엔모스 트랜지스터들(NM31 ~ NM34) 각각은 상기 바이어스 신호들(bias0 ~ bias3)을 수신하여 동작 저항이 조절된다. 상기 동작 저항은 상기 가상 접지단(Vgnd)의 전압과 상기 엔모스 트랜지스터들(NM31 ~ NM34)의 드레인 단자 및 소스 단자 간을 흐르는 전류에 의해 계산된다. 여기서, 상기 가상 접지단(Vgnd)의 전압은 상기 에스램의 스탠바이 상태시 전류(Ioff)와 상기 엔모스 트랜지스터들(NM31 ~ NM34)의 동작 저항의 곱으로 나타난다.

즉, Vgnd = Ioff * Rbias_on 으로 표시될 수 있다. 여기서, Rbias_on은 동작 저항이다.

상기 슬립 섹터(34)는, 슬립 신호(Sleep)에 의해 제어되고 상기 메모리 셀 섹터의 액티브 모드시 턴온되고 스탠바이 상태시 턴오프되는 슬립 트랜지스터(NM35)를 구비한다.

상술한 바와 같이, 도 3에 도시된 에스램은 가상 접지 전압(Vgnd)을 바이어스 섹터(32)로 조절함으로써 스탠바이 리키지 전류를 줄일 수 있다.

다양한 모바일 제품들(mobile applications)에 있어서는 매우 낮은 스탠바이 리키지 전류가 요구된다. 그리고, 이러한 스탠바이 리키지 전류는 PVT(공정, 외부 전원 전압, 온도)의 변화에 매우 민감하다.

그러나, 종래의 반도체 메모리 장치는 공정 변화 또는 온도 변화에 관한 정보는 반영되지 않음으로 인해, 스탠바이 리키지 전류를 감소시키는 데 있어서 한계가 있다.

따라서, 종래의 반도체 메모리 장치는 온도 변화, 외부 전원 전압 변화, 공정 변화로 인해 스탠바이 리키지 전류로 인한 데이터의 손실 또는 전력 소모가 많은 문제점이 있다.

따라서, 본 발명의 목적은 종래의 반도체 메모리 장치에 있어서의 스탠바이 리키지 전류의 증가 문제를 개선하기 위한 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 공정 산포에 기인한 스탠바이 리키지 전류를 감소시키기 위한 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 온도의 변화에 기인한 스탠바이 리키지 전류를 감소시키기 위한 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 PVT의 변화에 기인한 스탠바이 리키지 전류를 감 소시키기 위한 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 PVT의 변화에 따른 스탠바이 리키지 전류로 인한 전력 소모를 줄이기 위한 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함에 있다.

상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 장치에서의 스탠바이 전류 저감 회로는, 상기 반도체 메모리 장치 내의 메모리 셀들의 접지 연결단과 접지단 사이에 동작적으로 접속되며, 상기 반도체 메모리 장치의 스탠바이 상태에서 바이어스 신호의 레벨에 응답하여 동작하며 상기 접지 연결단과 접지단 사이를 흐르는 스탠바이 전류의 크기를 조절하는 적어도 하나 이상의 엔모스 트랜지스터를 포함하는 접지 전압 제어부와; 타겟 전압 이하의 전원 전압을 검출하여 상기 타겟 전압 이하의 전원 전압에서 상기 엔모스 트랜지스터를 턴온시키거나, 딥 파워 다운 모드시 딥 파워 다운 신호를 수신하여 상기 접지 연결단을 플로팅시키기 위하여, 스탠바이 전류 테스트 결과 신호에 따라 설정된 레벨을 갖는 상기 바이어스 신호를 생성하는 바이어스 신호 생성부를 구비함을 특징으로 한다.

여기서, 상기 스탠바이 전류 테스트는 상기 스탠바이 상태에서의 리키지 전류를 측정하는 테스트일 수 있다.

또한, 상기 접지 전압 제어부는 액티브 모드시 블록 제어 신호를 수신하여 상기 접지 연결단이 접지 전압을 갖도록 하는 블록 제어부를 구비할 수 있다.

삭제

또한, 상기 블록 제어부는 상기 블록 제어 신호가 게이트 단자로 인가되는 엔모스 트랜지스터를 구비할 수 있다.

상기의 목적들을 달성하기 위한 본 발명의 다른 일 양상에 따른 반도체 메모리 장치에서의 스탠바이 전류 저감 회로는, 온도 센서에서 출력되는 온도 센싱 신호에 따라 설정된 레벨을 갖는 바이어스 신호를 생성하는 바이어스 신호 생성부; 및 상기 반도체 메모리 장치 내의 메모리 셀들의 접지 연결단과 접지단 사이에 동작적으로 접속되며, 상기 반도체 메모리 장치의 스탠바이 상태에서 상기 설정된 바이어스 신호의 레벨에 응답하여 상기 접지 연결단과 접지단 사이를 흐르는 스탠바이 전류의 크기를 조절하는 접지 전압 제어부를 구비함을 특징으로 한다.

여기서, 상기 바이어스 신호 생성부는 상기 온도 센싱 신호에 따라 상기 바이어스 신호의 전압 레벨이 가변되도록 제어하는 바이어스 전압 제어부를 구비할 수 있다.

또한, 상기 접지 전압 제어부는 상기 설정된 바이어스 신호의 레벨에 응답하여 동작하는 적어도 하나 이상의 엔모스 트랜지스터를 구비할 수 있다.

또한, 상기 바이어스 신호 생성부는 타겟 전압 이하의 전원 전압을 검출하는 로우 전원 전압 디텍터의 출력 신호를 수신하여, 상기 타겟 전압 이하의 전원 전압에서 상기 엔모스 트랜지스터를 턴온시킬 수 있다.

또한, 상기 바이어스 신호 생성부는 딥 파워 다운 모드시 딥 파워 다운 신호를 수신하여 상기 접지 연결단을 플로팅시킬 수 있다.

상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 장치는, 온도 센서에서 출력되는 온도 센싱 신호 및 스탠바이 전류 테스트 결과 신호에 따라 설정된 레벨을 갖는 바이어스 신호를 생성하는 바이어스 신호 생성부; 및 상기 반도체 메모리 장치 내의 메모리 셀들의 접지 연결단과 접지단 사이에 동작적으로 접속되며, 상기 반도체 메모리 장치의 스탠바이 상태에서 상기 설정된 바이어스 신호의 레벨에 응답하여 상기 접지 연결단과 접지단 사이를 흐르는 스탠바이 전류의 크기를 조절하는 접지 전압 제어부를 구비함을 특징으로 한다.

여기서, 상기 바이어스 신호 생성부는, 액티브 모드시 제1 노드에 전원 전압을 제공하며 딥 파워 다운 모드시 턴오프되는 제1 피모스 트랜지스터; 액티브 모드시 상기 바이어스 신호의 출력단인 제2 노드에 디폴트 전압을 제공하는 제2 피모스 트랜지스터 및 제1 엔모스 트랜지스터; 및 액티브 모드시 제3 노드에 접지 전압을 제공하며 딥 파워 다운 모드시 턴오프되는 제2 엔모스 트랜지스터를 갖는 디폴트 전압 셋팅부를 구비함을 특징으로 한다.

또한, 상기 바이어스 신호 생성부는 상기 온도 센싱 신호를 수신하여 상기 바이어스 신호의 레벨을 제어하는 제1 바이어스 전압 제어부를 구비할 수 있다.

또한, 상기 제1 바이어스 전압 제어부는, 상기 온도 센싱 신호에 응답하여 상기 바이어스 신호의 레벨이 상승 또는 하강되도록 하는 제1 전압 제어 스위치; 및 상기 온도 센싱 신호에 응답하여 상기 바이어스 신호의 레벨이 상승 또는 유지 되도록 하는 제2 전압 제어 스위치를 구비할 수 있다.

또한, 상기 제1 전압 제어 스위치는, 상기 온도 센싱 신호가 로우 레벨인 경우에 상기 바이어스 신호의 레벨을 상승시키는 피모스 트랜지스터; 및 상기 온도 센싱 신호가 하이 레벨인 경우에 상기 바이어스 신호의 레벨을 하강시키는 엔모스 트랜지스터를 구비할 수 있다.

또한, 상기 제2 전압 제어 스위치는 상기 온도 센싱 신호가 로우 레벨인 경우에 상기 바이어스 신호의 레벨을 상승시키는 피모스 트랜지스터를 구비할 수 있다.

또한, 상기 바이어스 신호 생성부는 상기 메모리 셀들의 스탠바이 전류 테스트 결과에 따른 퓨즈 트리밍 신호를 수신하여 상기 바이어스 신호의 레벨을 제어하는 제2 바이어스 전압 제어부를 구비할 수 있다.

또한, 상기 바이어스 신호 생성부는 상기 메모리 셀들의 스탠바이 전류 테스트 결과, 상기 스탠바이 전류가 기준치 이상인 경우에는 상기 바이어스 신호의 레벨을 하강시키고, 상기 스탠바이 전류가 상기 기준치 미만인 경우에는 상기 바이어스 신호의 레벨을 상승시키기 위한 퓨즈 트리밍 신호를 생성하는 퓨즈 트리밍부를 구비할 수 있다.

또한, 상기 퓨즈 트리밍부는, 웨이퍼 레벨에서 상기 메모리 셀들의 스탠바이 전류 테스트시 인가되는 테스트 신호를 버퍼부에서 버퍼링하여 상기 제2 바이어스 전압 제어부로 제공하며, 상기 테스트 신호 입력단과 상기 버퍼부 사이에는 상기 메모리 셀들의 스탠바이 전류 테스트 후 절단되는 제1 퓨즈를 갖는 웨이퍼 레벨 테 스트 경로; 및 상기 메모리 셀들의 스탠바이 전류 테스트 결과에 의존하여 트리밍되는 제2 퓨즈를 구비하며, 인가되는 파워 리셋신호에 응답하여 생성된 신호를 상기 버퍼부에서 버퍼링하여 상기 제2 바이어스 전압 제어부로 제공하는 퓨즈 트리밍 신호 생성 경로를 구비할 수 있다.

또한, 상기 제2 바이어스 전압 제어부는, 상기 퓨즈 트리밍 신호를 수신하여 상기 바이어스 신호의 레벨을 상승 또는 하강시키는 제3 전압 제어 스위치; 및 상기 퓨즈 트리밍 신호를 수신하여 상기 바이어스 신호의 레벨을 상승 또는 유지시키는 제4 전압 제어 스위치를 구비할 수 있다.

또한, 상기 제3 전압 제어 스위치는, 상기 퓨즈 트리밍 신호에 응답하여 동작하며 상기 바이어스 신호의 레벨을 상승시키기 위한 피모스 트랜지스터; 및 상기 퓨즈 트리밍 신호에 응답하여 동작하며 상기 바이어스 신호의 레벨을 하강시키기 위한 엔모스 트랜지스터를 구비할 수 있다.

또한, 상기 제4 전압 제어 스위치는 상기 퓨즈 트리밍 신호에 응답하여 동작하는 피모스 트랜지스터를 구비할 수 있다.

또한, 상기 바이어스 신호 생성부는 타겟 전압 이하의 전압을 검출하는 로우 전원전압 디텍터의 출력 신호를 수신하여, 상기 타겟 전압 이하의 전압에서 상기 바이어스 신호의 레벨이 상기 접지 전압 제어부가 턴온되도록 하는 레벨로 상승되도록 하는 로우 전원전압 마진 유지부를 구비할 수 있다.

또한, 상기 바이어스 신호 생성부는 딥 파워 다운 모드시 상기 접지 전압 제어부가 턴오프되도록 하는 접지 연결단 플로팅 게이트를 구비할 수 있다.

또한, 상기 바이어스 신호 생성부는, 테스트 시 상기 접지 연결단이 제1 전압이 되도록 상기 접지 전압 제어부를 제어하고, 스탠바이시 상기 바이어스 신호가 상기 접지 전압 제어부로 인가되게 하는 모드 전환부를 구비할 수 있다.

또한, 상기 접지 전압 제어부는 액티브 모드시 블록 제어 신호를 수신하여 상기 접지 연결단이 제2 전압을 갖도록 하는 블록 제어부를 구비할 수 있다.

또한, 상기 블록 제어신호는 액티브 모드에서 상기 메모리 셀들에 연결된 워드라인이 인에이블되는 시점보다 먼저 인에이블될 수 있다.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하의 실시예들에서의 설명들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하다. 따라서, 이하의 실시예들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.

도 4는 본 발명의 일 실시예에 따른 스탠바이 전류 저감 회로를 구비하는 반도체 메모리 장치의 개략도이다.

도 4를 참조하면, 내부 전압 레귤레이터(41)로부터 조절된 전압에 의해 동작하며, 온도 정보 생성부(42), 공정 정보 생성부(43), LVCC 디텍터(44) 및 딥 파워 다운 셋팅부(45)로부터 출력된 신호를 수신하여 바이어스 신호(BIAS)를 생성하는 바이어스 신호 생성부(40)가 도시되어 있다.

또한, 상기 바이어스 신호를 수신하여 메모리 셀 어레이(MCA1, MCA2)의 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어하는 접지 전압 제어부(V_C1, V_C2)가 도시되어 있다. 상기 접지 전압 제어부(V_C1, V_C2)는 상기 가상 접지단(Vgnd)의 전압을 제어하는 부분이므로 이하에서는 가상 접지 제어부라고도 한다.

상기 내부 전압 레귤레이터(41)는 상기 바이어스 신호 생성부(40)의 동작에 요구되는 안정화된 전압을 제공하는 부분이다.

상기 온도 정보 생성부(42)는 온도를 센싱하여 온도에 따른 센싱 신호를 상기 바이어스 신호 생성부(40)로 제공하는 부분이다. 즉, 상기 온도 정보 생성부(42)는 상기 바이어스 신호 생성부(40)에서 생성되는 바이어스 신호(BIAS)에 온도 정보를 반영하기 위한 부분이다. 그리하여, 상기 온도 정보 생성부(42)는 메모리 셀들의 가상 접지단(Vgnd)의 전압이 온도에 따라 제어될 수 있도록 한다. 상기 온도 정보 생성부(42)는 온도 센서(도 6a) 및 센서 출력신호 제어부(도 6b)를 구비할 수 있다. 상기 온도 정보 생성부(42)는 이하에서 도 6a 및 도 6b를 참조하여 보다 상세히 설명되어진다.

상기 공정 정보 생성부(43)는 공정 산포에 따른 메모리 셀들의 스탠바이 리키지 전류를 퓨즈 트리밍(fuse trimming)으로 감소시키기 위한 부분이다. 따라서, 상기 공정 정보 생성부(43)는 퓨즈 트리밍부라고도 한다. 상기 공정 정보 생성부(43)는 상기 바이어스 신호 생성부(40)에서 생성되는 바이어스 신호(BIAS)에 공정 정보를 반영한다. 그리하여, 상기 공정 정보 생성부(43)는 메모리 셀들의 가상 접지단(Vgnd)의 전압이 공정 산포에 따라 제어될 수 있도록 한다. 상기 공정 정보 생 성부(43) 즉 퓨즈 트리밍부는 웨이퍼 레벨 테스트 경로 및 퓨즈 트리밍 신호 생성 경로를 구비한다. 상기 퓨즈 트리밍부에 대하여는 이하에서 도 7을 참조하여 보다 상세히 설명한다.

상기 LVCC 디텍터(44)는 타겟 전압 이하의 전압을 검출하기 위한 로우 전원 전압 디텍터(low VCC detector)이다. 타겟 전압 이하의 전원 전압에서, 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어하여 접지 전압(VSS)보다 높은 전압으로 메모리 셀들의 가상 접지단(Vgnd)의 전압을 설정할 경우에는 로우 레벨과 하이 레벨의 레벨 마진이 줄어들어 동작 특성이 나빠질 수 있다. 따라서, 상기 LVCC 디텍터(44)는 타겟 전압 이하의 전원 전압에서는 메모리 셀들의 가상 접지단(Vgnd)이 접지 전압(VSS)에 가까운 전압으로 설정되도록 한다. 상기 LVCC 디텍터(44)는 이하에서 도 8을 참조하여 보다 상세히 설명되어진다.

상기 딥 파워 다운 셋팅부(45)는 상기 반도체 메모리 장치의 딥 파워 다운 모드를 셋팅하기 위한 부분이다. 상기 딥 파워 다운 모드에 관하여는 앞서 설명하였으므로 생략한다.

상기 가상 접지 제어부(V_C1, V_C2)는 반도체 메모리 장치 내의 메모리 셀들의 가상 접지단(Vgnd)과 접지단(VSS) 사이에 동작적으로 접속되어, 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어하기 위한 부분이다. 상기 가상 접지 제어부(V_C1, V_C2)는 상기 바이어스 신호 생성부(40)로부터 생성된 바이어스 신호(BIAS)를 수신하여 동작 저항을 제공하는 적어도 하나 이상의 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)를 구비한다.

일반적으로, 전계 효과 트랜지스터(FET)는 게이트 단자의 전류를 크게 해도 더 이상 소스 단자의 전류가 증가하지 않는 영역인 포화(saturation) 영역, 게이트 단자의 전류의 변화에 따라 소스 단자의 전류가 변화는 영역인 활성(active) 영역, 그리고 게이트 단자의 전류가 없거나 극소량이므로 소스 단자의 전류가 흐르지 않는 영역인 차단 영역으로 그 동작 특성을 분류할 수 있다.

따라서, 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)는 이하의 로우 전원 전압 마진 유지부(도 5b의 G4)에 의해 상기 바이어스 신호(BIAS)의 레벨이 증가된 경우에는 상기 포화 영역에 있게 된다. 또한, 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)는 이하의 가상 접지단 플로팅 게이트(도 5b의 G5)에 의해 상기 바이어스 신호(BIAS)의 레벨이 감소된 경우에는 상기 차단 영역에 있게 된다. 또한, 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)는 상기 로우 전원 전압 마진 유지부(도 5b의 G4)에 의해 상기 바이어스 신호(BIAS)의 레벨이 증가된 경우 및 상기 가상 접지단 플로팅 게이트(도 5b의 G5)에 의해 상기 바이어스 신호(BIAS)의 레벨이 감소된 경우가 아닌 경우에는 액티브 영역에 있게 된다. 상기 액티브 영역에서 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)의 드레인 단자의 전압 즉 가상 접지단(Vgnd)의 전압은 상기 바이어스 신호(BIAS)의 레벨에 따라서 변하게 된다. 따라서, 이러한 특성이 본 발명에서의 접지 전압 제어부에 이용되고 있다. 상기 동작 저항은 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)의 액티브 영역에서의 동작시 가상 접지단(Vgnd)의 전압과, 드레인 단자와 소스 단자 간을 흐르는 전류에 의해 계산되는 저항을 의미한다.

상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)의 개수는 사용자의 의도에 따라 변할 수 있다. 또한, 상기 가상 접지 제어부(V_C1, V_C2)는 사용자의 의도에 따라 매트(mat) 단위 또는 서브 매트(sub-mat) 단위 또는 블록(block) 단위 등으로 분리되어 다양하게 배치될 수 있다. 따라서, 상기 가상 접지 제어부(V_C1, V_C2)의 개수는 매트의 개수 또는 서브 매트의 개수 또는 블록의 개수에 대응되어 다양할 수 있다. 반도체 메모리 장치 내에서의 상기 가상 접지 제어부(V_C1, V_C2)의 배치는 이하에서 도 11 내지 도 13을 참조하여 설명된다.

상기 가상 접지 제어부(V_C1, V_C2)는 블록 제어부(B_C1, B_C2)를 구비한다.

상기 블록 제어부(B_C1, B_C2)는 액티브 모드시 각각의 블록 제어부(B_C1, B_C2)에 대응되는 블록 제어 신호(BLK_f1, BLK_f2)를 수신하여 상기 가상 접지단(Vgnd)이 제2 전압을 갖도록 한다. 상기 제2 전압은 상기 블록 제어 신호(BLK_f1, BLK_f2)를 수신하여 상기 블록 제어부(B_C1, B_C2)가 턴온된 경우의 전압이다. 상기 제2 전압은 대체로 접지 전압(VSS)에 가까운 전압이다. 상기 블록 제어부(B_C1, B_C2)는, 대응되는 블록 제어 신호(BLK_f1, BLK_f2)가 게이트 단자로 인가되는 엔모스 트랜지스터(NMS1)를 구비할 수 있다.

예를 들어, 블록 제어 신호(BLK_f1)가 하이 레벨인 경우, 메모리 셀 어레이(MCA1) 내의 메모리 셀들의 가상 접지단(Vgnd)은 접지 전압(VSS)을 갖게 된다. 이 경우, 엔모스 트랜지스터(NM1 ~ NMn)의 영향은 무시될 수 있다. 왜냐하면, 액티브 모드에서는 상기 가상 접지단(Vgnd)의 전압은 상기 엔모스 트랜지스터(NMS1)에 의한 영향을 크게 받기 때문이다. 따라서, 상기 엔모스 트랜지스터(NMS1)는 상기 엔 모스 트랜지스터(NM1 ~ NMn) 보다 드라이빙 능력이 크도록 설계되어져야 한다. 여기서, 상기 메모리 셀 어레이(MCA1)는 매트 단위일 수도 있고 서브 매트 단위일 수도 있으며 블록 단위일 수도 있음은 이미 설명되었다. 상기 블록 제어 신호(BLK_f1)가 로우 레벨인 경우에는 상기 메모리 셀 어레이(MCA1)는 스탠바이 상태에 놓이게 된다. 이 경우 상기 엔모스 트랜지스터(NMS1)는 턴오프되므로 상기 가상 접지단(Vgnd)의 전압은 상기 엔모스 트랜지스터(NM1 ~ NMn)에 의해 제어된다.

블록 제어 신호(BLK_f2)가 하이 레벨 또는 로우 레벨인 경우에도 상기 블록 제어 신호(BLK_f1)의 경우와 동일하므로 상세한 설명은 생략한다.

도 5a는 도 4에서 바이어스 신호 생성부(40)의 구성도이고, 도 5b는 도 5a의 상세 회로도이다.

도 5a 및 도 5b를 참조하면, 바이어스 신호 생성부(40)는 디폴트 전압 셋팅부(G1), 제1 바이어스 전압 제어부(G2), 제2 바이어스 전압 제어부(G3), 로우 전원 전압 마진 유지부(G4), 가상 접지단 플로팅 게이트(G5) 및 모드 전환부(G6)를 구비한다.

상기 디폴트 전압 셋팅부(G1)는 상기 바이어스 신호 생성부(40)의 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)의 디폴트 전압을 셋팅한다. 상기 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)는 상기 디폴트 전압 셋팅부(G1), 상기 제1 바이어스 전압 제어부(G2) 및 상기 제2 바이어스 전압 제어부(G3)가 공통으로 연결된 노드이다. 상기 제2 노드(ND2)는 상기 모드 전환부(G6)에 연결된 노드로서, 상기 모드 전환부(G6)에서의 전송 게이트(GT51)의 턴온시 바이어스 신호(BIAS)의 출 력단과 전기적으로 접속된다.

상기 디폴트 전압 셋팅부(G1)는 제1 피모스 트랜지스터(PM51), 제2 피모스 트랜지스터(PM52), 제1 엔모스 트랜지스터(NM51) 및 제2 엔모스 트랜지스터(NM52)를 구비한다. 상기 제1 피모스 트랜지스터(PM51)는 전원 전압(VCC)과 제1 노드(ND1) 사이에 연결된다. 상기 제1 피모스 트랜지스터(PM51)의 게이트 단자에는 딥 파워 다운 신호(DPD)가 인가된다. 상기 제2 피모스 트랜지스터(PM52)는 상기 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결된다. 상기 제2 피모스 트랜지스터(PM52)의 게이트 단자에는 접지 전압(VSS)이 인가된다. 상기 제1 엔모스 트랜지스터(NM51)는 상기 제2 노드(ND2)와 제3 노드(ND3)사이에 연결된다. 상기 제1 엔모스 트랜지스터(NM51)의 게이트 단자에는 전원 전압(VCC)이 인가된다. 상기 제2 엔모스 트랜지스터(NM52)는 상기 제3 노드(ND3)와 접지 전압(VSS) 사이에 연결된다. 상기 제2 엔모스 트랜지스터(NM52)의 게이트 단자에는 상기 딥 파워 다운 신호의 반전 신호(DPDB)가 인가된다.

상기 반도체 메모리 장치가 액티브 모드 또는 스탠바이 상태, 즉 딥 파워 다운 신호(DPD)가 로우 레벨일 때, 제1 피모스 트랜지스터(PM51)는 턴온된다. 그리하여, 상기 제1 노드(ND1)는 전원 전압(VCC)을 갖는다. 상기 반도체 메모리 장치가 딥 파워 다운 모드인 경우에는 딥 파워 다운 신호(DPD)가 하이 레벨이 되므로, 상기 제1 피모스 트랜지스터(PM51)는 턴오프된다.

상기 제2 피모스 트랜지스터(PM52)는 게이트 단자가 접지되어 있으므로 항상 턴온된 상태이다. 또한, 상기 제1 엔모스 트랜지스터(NM51)는 게이트 단자에 전원 전압(VCC)이 인가되어 있으므로 항상 턴온된 상태이다.

상기 반도체 메모리 장치가 액티브 모드 또는 스탠바이 상태, 즉 딥 파워 다운 신호의 반전 신호(DPDB)가 하이 레벨일 때, 제2 엔모스 트랜지스터(NM52)는 턴온된다. 그리하여, 상기 제3 노드(ND3)는 접지 전압(VSS)을 갖는다. 상기 반도체 메모리 장치가 딥 파워 다운 모드인 경우에는 딥 파워 다운 신호의 반전 신호(DPDB)가 로우 레벨이 되므로, 상기 제2 엔모스 트랜지스터(NM52)는 턴오프된다.

상기 반도체 메모리 장치의 액티브 모드 또는 스탠바이 상태시, 턴온되는 상기 제2 피모스 트랜지스터(PM52) 및 제1 엔모스 트랜지스터(NM1)에 의해 상기 제2 노드(ND2)는 디폴트 전압을 갖게 된다. 즉, 상기 제1 노드(ND1) 및 상기 제3 노드(ND3) 간의 전압이 상기 제2 피모스 트랜지스터(PM52) 및 상기 엔모스 트랜지스터(NM51)의 동작 저항에 의해 분배되고, 상기 제2 노드(ND2)는 디폴트 전압을 갖게 된다.

상기 제1 바이어스 전압 제어부(G2)는 제1 전압 제어 스위치(SW_i0, SW_i2...) 및 제2 전압 제어 스위치(SW_i1, SW_i3...)를 구비한다.

상기 제1 전압 제어 스위치(SW_i0, SW_i2...)는 온도 정보 생성부(도 4의 42)로부터 출력되는 온도 센싱 신호(P_i0, P_i2...)에 응답하여 상기 제2 노드(ND2)의 전압 레벨을 상승 또는 하강시킨다. 상기 제2 노드(ND2)의 전압 레벨의 상승 또는 하강은 상기 바이어스 신호(BIAS)의 레벨을 상승 또는 하강시키게 된다. 결과적으로, 상기 제1 전압 제어 스위치(SW_i0, SW_i2...)는 상기 바이어스 신호(BIAS)의 레벨을 상승 또는 하강시키는 역할을 한다.

상기 제1 전압 제어 스위치(SW_i0, SW_i2...)는 각각의 제1 전압 제어 스위치(SW_i0, SW_i2...)에 대응되는 온도 센싱 신호(P_i0, P_i2...)가 로우 레벨인 경우에 상기 제2 노드(ND2)의 전압 레벨을 상승시키는 피모스 트랜지스터(PM_i0, PM_i2...)를 구비한다. 또한, 상기 제1 전압 제어 스위치(SW_i0, SW_i2...)는 각각의 제1 전압 제어 스위치(SW_i0, SW_i2...)에 대응되는 온도 센싱 신호(P_i0, P_i2...)가 하이 레벨인 경우에 상기 제2 노드(ND2)의 전압 레벨을 하강시키는 엔모스 트랜지스터(NM_i0, NM_i2...)를 구비한다.

상기 제2 전압 제어 스위치(SW_i1, SW_i3...)는 상기 온도 정보 생성부(도 4의 42)로부터 출력되는 온도 센싱 신호(P_i1, P_i3...)에 응답하여 상기 제2 노드(ND2)의 전압 레벨을 상승 또는 유지시킨다. 상기 제2 노드(ND2)의 전압 레벨의 상승 또는 유지는 상기 바이어스 신호(BIAS)의 레벨을 상승 또는 유지시키게 된다. 결과적으로, 상기 제2 전압 제어 스위치(SW_i1, SW_i3...)는 상기 바이어스 신호(BIAS)의 레벨을 상승 또는 유지시키는 역할을 한다.

상기 제2 전압 제어 스위치(SW_i1, SW_i3...)는 각각의 제2 전압 제어 스위치(SW_i1, SW_i3...)에 대응되는 온도 센싱 신호(P_i1, P_i3...)가 로우 레벨인 경우에 상기 제2 노드(ND2)의 전압 레벨을 상승시키는 피모스 트랜지스터(PM_i1, PM_i3...)를 구비한다.

상기 온도 센싱 신호(P_i0, P_i1, P_i2, ..., P_in)는 사용자의 요구에 따라 다양한 개수로 설계될 수 있다. 예를 들어, 상기 온도 센싱 신호가 8개인 경우 n=7이 된다. 그리고, 상기 제1 전압 제어 스위치는 SW_i0, SW_i2, SW_i4, SW_i6이 되 고, 상기 제2 전압 제어 스위치는 SW_i1, SW_i3, SW_i5, SW_i7이 된다. 여기서, 상기 제1 전압 제어 스위치의 개수/상기 제2 전압 제어 스위치의 개수는 상기한 바와 같이 각각 4개/4개일 수도 있으나, 8개/0개, 7개/1개, 6개/2개, 5개/3개, 3개/5개, 2개/6개, 1개/7개 및 0개/8개 중 어느 하나일 수도 있다. 나아가, 상기 제2 전압 제어 스위치의 형태는 상기 제1 전압 제어 스위치의 형태와 동일해도 무방하다.

상기 제1 바이어스 전압 제어부(G2)는 상기 온도 정보 생성부(도 4의 42)로부터 출력되는 온도 센싱 신호(P_i0 ~ P_in)를 수신하여 상기 바이어스 신호(BIAS)의 전압을 제어한다. 이와 같이, 상기 제1 바이어스 전압 제어부(G2)는 상기 바이어스 신호(BIAS)의 전압을 제어함으로써, 결과적으로 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어한다.

예를 들어, 상기 온도 센싱 신호의 개수가 8개이고 온도 센싱 신호(P_i0)만 로우 레벨이고 온도 센싱 신호(P_i1, P_i2, ..., P_i7)는 모두 하이 레벨인 경우, 즉 온도 센싱 신호의 조합이 '01111111' 인 경우, 피모스 트랜지스터(PM_i0), 그리고 제1 전압 제어 스위치(SW_i2, SW_i4, SW_i6)를 구성하는 엔모스 트랜지스터(NM_i2, NM_i4, NM_i6)는 턴온된다. 여기서, 제1 전압 제어 스위치(SW_i4, SW_i6) 및 엔모스 트랜지스터(NM_i4, NM_i6)는, 도시되지는 않았으나 제1 전압 제어 스위치(SW_i0)와 동일한 형태이다. 따라서, 제2 노드(ND2)의 전압은, 상기 피모스 트랜지스터(PM_i0) 및 상기 엔모스 트랜지스터(NM_i2, NM_i4, NM_i6)의 동작 저항에 의해 제1 노드(ND1) 및 제3 노드(ND3) 간의 전압이 분배되어, 변하게 된다.

만약 온도 센싱 신호의 조합이 '01011111' 인 경우라면, 피모스 트랜지스터 (PM_i0, PM_i2) 및 엔모스 트랜지스터(NM_i4, NM_i6)가 턴온된다. 온도 센싱 신호의 조합이 '10000000'이라면, 피모스 트랜지스터(PM_i1 ~ PM_i7) 및 엔모스 트랜지스터(NM_i0)가 턴온된다.

상기 예들에서와 같이, 온도 센싱 신호의 조합에서 논리 '0'인 비트의 온도 센싱 신호를 수신하는 피모스 트랜지스터는 턴온되고 엔모스 트랜지스터는 턴오프된다. 그리고, 온도 센싱 신호의 조합에서 논리 '1'인 비트의 온도 센싱 신호를 수신하는 피모스 트랜지스터는 턴오프되고 엔모스 트랜지스터는 턴온된다. 이와 같이, 온도 센싱 신호의 조합에서 논리 '0'의 개수 및 논리 '1'의 개수에 따라 구별되게 제2 노드(ND2)의 전압을 제어할 수 있게 된다.

상술한 바와 같이, 상기 제1 바이어스 전압 제어부(G2)는 온도 센싱 신호의 조합에 의해 제2 노드(ND2)의 전압을 제어함으로써 상기 바이어스 신호(BIAS)의 레벨을 조절한다.

상기 제2 바이어스 전압 제어부(G3)는 상기 메모리 셀들의 스탠바이 전류 테스트 결과에 따른 퓨즈 트리밍 신호(P_j0 ~ P_jℓ)를 수신하여 상기 바이어스 신호(BIAS)의 레벨을 제어한다. 상기 퓨즈 트리밍 신호(P_j0 ~ P_jℓ)는 퓨즈 트리밍부에 의해 생성된다.

상기 제2 바이어스 전압 제어부(G3)는, 퓨즈 트리밍 신호(P_j0, P_j2...)를 수신하여 상기 바이어스 신호(BIAS)의 레벨을 상승 또는 하강시키는 제3 전압 제어 스위치(SW_j0, SW_j2...), 그리고 퓨즈 트리밍 신호(P_j1, P_j3...)를 수신하여 상기 바이어스 신호(BIAS)의 레벨을 상승 또는 유지시키는 제4 전압 제어 스위치 (SW_j1, SW_j3...)를 구비한다.

상기 제3 전압 제어 스위치(SW_j0, SW_j2...)는, 상기 퓨즈 트리밍 신호(P_j0, P_j2...)에 응답하여 동작하며 상기 바이어스 신호(BIAS)의 레벨을 상승시키기 위한 피모스 트랜지스터(PM_j0, PM_j2...)를 구비한다. 즉, 상기 피모스 트랜지스터(PM_j0, PM_j2...)의 게이트 단자로 인가되는 상기 퓨즈 트리밍 신호(P_j0, P_j2...)에 의해, 상기 피모스 트랜지스터(PM_j0, PM_j2...)는 턴온 또는 턴오프된다. 상기 피모스 트랜지스터(PM_j0, PM_j2...)가 턴온되는 경우에 상기 바이어스 신호(BIAS)의 레벨이 상승된다.

또한, 상기 제3 전압 제어 스위치(SW_j0, SW_j2...)는, 상기 퓨즈 트리밍 신호(P_j0, P_j2...)에 응답하여 동작하며 상기 바이어스 신호(BIAS)의 레벨을 하강시키기 위한 엔모스 트랜지스터(NM_j0, NM_j2...)를 구비한다. 즉, 상기 엔모스 트랜지스터(NM_j0, NM_j2...)의 게이트 단자로 인가되는 상기 퓨즈 트리밍 신호(P_j0, P_j2...)에 의해, 상기 엔모스 트랜지스터(NM_j0, NM_j2...)는 턴온 또는 턴오프된다. 상기 엔모스 트랜지스터(NM_j0, NM_j2...)가 턴온되는 경우에 상기 바이어스 신호(BIAS)의 레벨은 하강된다.

상기 제4 전압 제어 스위치(SW_j1, SW_j3...)는 상기 퓨즈 트리밍 신호(P_j1, P_j3...)에 응답하여 동작하는 피모스 트랜지스터(PM_j1, PM_j3...)를 구비한다. 즉, 상기 피모스 트랜지스터(PM_j1, PM_j3...)의 게이트 단자로 인가되는 상기 퓨즈 트리밍 신호(P_j1, P_j3...)에 의해, 상기 피모스 트랜지스터(PM_j1, PM_j3...)는 턴온 또는 턴오프된다. 상기 피모스 트랜지스터(PM_j1, PM_j3...)가 턴온되는 경우에 상기 바이어스 신호(BIAS)의 레벨은 상승된다. 반면에, 상기 피모스 트랜지스터(PM_j1, PM_j3...)가 턴오프되는 경우에 상기 바이어스 신호(BIAS)의 레벨은 유지된다.

상기 퓨즈 트리밍 신호(P_j0 ~ P_jℓ) 및 상기 제3, 4 전압 제어 스위치(SW_j0 ~ SW_jℓ)는 사용자의 요구에 따라 다양한 개수로 설계될 수 있다. 상기 퓨즈 트리밍 신호의 개수가 8개인 경우, 상기 제3 전압 제어 스위치의 개수/제4 전압 제어 스위치의 개수는 8개/0개, 7개/1개, 6개/2개, 5개/3개, 4개/4개, 3개/5개, 2개/6개, 1개/7개 및 0개/8개 중 어느 하나로 설계될 수 있다. 또한, 상기 제4 전압 제어 스위치(SW_j1, SW_j3...)는 상기 제3 전압 제어 스위치(SW_j0, SW_j2...)와 동일한 형태로 설계되어져도 무방하다.

상기 퓨즈 트리밍 신호가 8개이고 조합이 '01111111'인 경우를 가정하면, 퓨즈 트리밍 신호(P_j0)만 하이 레벨이므로, 피모스 트랜지스터(PM_j0), 그리고 제3 전압 제어 스위치(SW_j2, SW_j4, SW_j6)을 구성하는 엔모스 트랜지스터(NM_j2, NM_j4, NM_j6)가 턴온된다. 여기서, 엔모스 트랜지스터(NM_j4, NM_j6)는 도시되지는 않았으나 제3 전압 제어 스위치(SW_j0)를 구성하는 엔모스 트랜지스터(NM_j0)와 동일한 형태이다. 따라서, 제1 노드(ND1) 및 제3 노드(ND3) 간의 전압은 상기 피모스 트랜지스터(PM_j0) 및 엔모스 트랜지스터(NM_j2, NM_j4, NM_j6)의 동작 저항에 의해 분배된다. 그리하여, 상기 제2 노드(ND2)의 전압 레벨은 변하게 되며, 바이어스 신호(BIAS)의 레벨도 변하게 되어, 결과적으로 메모리 셀들의 가상 접지단(Vgnd)의 전압 레벨이 변하게 된다. 그리하여, 스탠바이 리키지 전류가 제어할 수 있게 된다.

만약, 퓨즈 트리밍 신호의 조합이 '00111111'이라면, 피모스 트랜지스터(PM_j0, PM_j1) 및 엔모스 트랜지스터(NM_j2, NM_j4, NM_j6)가 턴온된다. 만약, 퓨즈 트리밍 신호의 조합이 '10000000'이라면, 피모스 트랜지스터(PM_j1 ~ PM_j7) 및 엔모스 트랜지스터(NM_j0)가 턴온된다.

상기 예들에서와 같이, 퓨즈 트리밍 신호의 조합에서 논리 '0'인 비트의 퓨즈 트리밍 신호를 수신하는 피모스 트랜지스터는 턴온되고 엔모스 트랜지스터는 턴오프된다. 그리고, 퓨즈 트리밍 신호의 조합에서 논리 '1'인 비트의 퓨즈 센싱 신호를 수신하는 피모스 트랜지스터는 턴오프되고 엔모스 트랜지스터는 턴온된다. 이와 같이, 퓨즈 트리밍 신호의 조합에서 논리 '0'의 개수 및 논리 '1'의 개수에 따라 구별되게 제2 노드(ND2)의 전압을 제어할 수 있게 된다.

상술한 바와 같이, 상기 제2 바이어스 전압 제어부(G3)는 퓨즈 트리밍 신호의 조합에 의해 제2 노드(ND2)의 전압을 제어함으로써 상기 바이어스 신호(BIAS)의 레벨을 조절한다.

상기 로우 전원 전압 마진 유지부(G4)는 로우 전원 전압 디텍터(LVCC 디텍터, 도 4의 44)의 출력 신호를 수신한다. 그리하여, 상기 로우 전원 전압 마진 유지부(G4)는 상기 바이어스 신호(BIAS)의 레벨이 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)가 턴온될 수 있는 전압 레벨로 상승되도록 한다. 여기서, 상기 바이어스 신호(BIAS)의 레벨은 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)가 포화 영역에서 동작하도록 하는 전압 레벨로 상승되는 것이 바람직하다. 상기 포화 영역은 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)가 턴온된 상태에서 상기 엔모스 트랜지스터(NM1 ~ NMn, NM11 ~ NMm)의 게이트 단자의 전류가 변하여도 소스 단자에 흐르는 전류는 변하지 않는 영역을 의미한다.

상기 로우 전원 전압 디텍터(도 4의 44)는 타겟 전압 이하의 전압을 검출하여 출력 신호(LVCCD)를 출력한다.

예를 들어, 전원 전압이 상기 타겟 전압 이하인 경우, 상기 로우 전압 디텍터(도 4의 44)의 출력 신호(LVCCD)가 하이 레벨이 되고, 인버터(INV51)에 의해 상기 출력 신호(LVCCD)의 반전된 신호가 피모스 트랜지스터(PM53)의 게이트 단자로 인가된다. 그리하여, 상기 피모스 트랜지스터(PM53)는 턴온되어, 제2 노드(ND2)의 전압은 제1 노드(ND1)의 전압과 대체로 같아지게 된다. 여기서, 제1 노드(ND1)의 전압은 전원 전압(VCC)에 가까운 전압이므로 제2 노드(ND2)의 전압도 전원 전압(VCC)에 가까운 전압이 된다. 따라서, 바이어스 신호(BIAS)의 전압도 전원 전압(VCC)에 가까운 전압이 되어, 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)가 모두 턴온된다. 그리하여, 메모리 셀들의 가상 접지단(Vgnd)의 전압은 대체로 접지 전압(VSS) 레벨이 된다. 이 때, 상기 메모리 셀들의 가상 접지단(Vgnd)의 전압과 상기 접지 전압(VSS) 간의 전압 차이는 20mV 이하인 것이 바람직하다.

이와 같이, 상기 로우 전원 전압 마진 유지부(G4)는, 전원 전압(VCC)이 타겟 전압 이하인 경우에는 온도 정보 또는 공정 정보에 상관없이 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)를 모두 턴온시켜, 메모리 셀들의 가상 접지단(Vgnd)의 전압이 접지 전압(VSS)에 가깝게 되게 함으로써 로우 전원 전압의 마진을 확보한 다. 그리하여, 로우 전원 전압하에서의 반도체 메모리 장치의 동작 특성이 나빠지는 단점이 보완된다.

상기 가상 접지단 플로팅 게이트(G5)는 딥 파워 다운 모드시 상기 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)가 턴오프 되도록 한다. 즉, 상기 가상 접지단 플로팅 게이트(G5)는 딥 파워 다운 신호(DPD)가 하이 레벨인 경우에, 상기 제2 노드(ND2)가 접지 전압(VSS)에 가깝게 되도록 한다. 상기 바이어스 신호(BIAS)의 레벨은 로우 레벨이 되고, 상기 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)는 턴오프된다. 즉, 상기 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)는 차단 영역에 있게 된다.

딥 파워 다운 모드시 메모리 셀들의 가상 접지단(Vgnd)은 전원 전압(VCC)에 가깝게 된다. 왜냐하면, 메모리 셀들 자체의 리키지가 상기 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)의 리키지보다 크기 때문이다.

이와 같이, 딥 파워 다운 모드시 메모리 셀들의 가상 접지단(Vgnd)의 전압 레벨을 전원 전압(VCC) 레벨로 쉬프트시킴으로써, 메모리 셀들의 리키지 전류는 거의 제로 전류에 가깝게 유지된다.

상기 모드 전환부(G6)는 테스트 모드에서 상기 메모리 셀들의 가상 접지단(Vgnd)의 전압이 제1 전압을 갖도록 제어하여 메모리 셀들의 스탠바이 전류 테스트에서의 오차를 줄인다. 상기 제1 전압은 접지 전압에 가까운 전압이다. 예를 들면, 상기 제1 전압과 접지 전압(VSS) 간의 차이는 10mV 이하일 수 있다. 또한, 상기 모드 전환부(G6)는 스탠바이 상태에서 제2 노드(ND2)의 전압을 바이어스 신호 출력단 으로 제공한다. 그리하여, 상기 모드 전환부(G6)는 스탠바이 상태에서 상기 바이어스 신호 출력단의 바이어스 신호(BIAS)를 상기 가상 접지 제어부(V_C1, V_C2)로 제공한다. 상기 모드 전환부(G6)는 노어 게이트(NOR51), 인버터(INV52), 제1 전송 게이트(GT51) 및 제2 전송 게이트(GT52)를 구비한다.

상기 노어 게이트(NOR51)는 번인 테스트 인에이블 신호(burn in test enable signal, BI) 및 스탠바이 전류 테스트 인에이블 신호(DFTIsb)를 수신한다. 참조부호 DFTIsb는 상기 스탠바이 전류 테스트 인에이블 신호(DFTIsb)의 반전 신호이다. 상기 반도체 메모리 장치의 정상적인 동작 모드인 노멀 모드(normal mode)에서는, 상기 번인 테스트 인에이블 신호(BI) 및 상기 스탠바이 전류 테스트 인에이블 신호(DFTIsb)는 로우 레벨이다. 번인 테스트 또는 스탠바이 전류 테스트시, 상기 번인 테스트 인에이블 신호(BI) 또는 상기 스탠바이 전류 테스트 인에이블 신호(DFTIsb)는 하이 레벨이다.

스탠바이 전류 테스트에서, 상기 노어 게이트(NOR51)의 출력은 로우 레벨이므로, 전송 게이트(GT51)는 턴오프되고 전송 게이트(GT52)는 턴온된다. 따라서, 바이어스 신호(BIAS)의 전압은 전원 전압(VCC)에 가깝게 된다. 그리하여, 엔모스 트랜지스터들(도 4의 NM1 ~ NMn, NM11 ~ NMm)은 모두 턴온되고, 메모리 셀들의 가상 접지단(Vgnd)의 전압과 접지 전압(VSS)과의 차이는 줄어든다. 상기 메모리 셀들의 가상 접지단(Vgnd)의 전압과 접지 전압(VSS)과의 차이가 줄어 상기 메모리 셀들의 가상 접지단(Vgnd)이 접지 전압(VSS)에 가까운 전압이 된 상태에서, 스탠바이 전류 테스트가 수행된다. 그리하여, 모드 전환부(G6)는 스탠바이 전류 테스트시 메모리 셀들의 가상 접지단(Vgnd)의 전압이 가변 전압이 아닌 고정 전압(제1 전압)이 되도록 한다.

상기 메모리 셀들의 가상 접지단(Vgnd)의 전압과 접지 전압(VSS)과의 차이가 크면, 메모리 셀들의 스탠바이 전류 테스트는 부정확하게 될 수 있다. 따라서, 상기 가상 접지단(Vgnd)의 전압과 접지 전압(VSS)과의 차이를 감소시켜 메모리 셀들의 스탠바이 전류 테스트를 수행함으로써, 메모리 셀들의 스탠바이 전류 테스트의 오차를 줄일 수 있게 된다. 상기 가상 접지단(Vgnd)의 전압과 접지 전압(VSS) 간의 전압 차이는 10mV 이하인 것이 바람직하다.

상기 번인 테스트도 상기 스탠바이 전류 테스트에서와 마찬가지로 메모리 셀들의 가상 접지단(Vgnd)의 전압은 가변 전압이 아닌 접지 전압(VSS)에 가까운 전압이 된 상태에서 수행된다.

도 6a 및 도 6b는 도 4에서의 온도 정보 신호를 생성하는 온도 정보 생성부(42)의 일례를 보인 회로도로서, 도6A는 온도센서이고, 도 6b는 센서 출력신호 제어부이다.

도 6a를 참조하면, 온도센서는 인에이블 신호(ENB)를 수신하여 전원전압(VCC)을 전달하는 피모스 트랜지스터(PM61), 센싱온도 전압(OTa)을 게이트 단자로 인가받는 피모스 트랜지스터(PM62), 및 레퍼런스 전압(Oref)을 게이트 단자로 인가받는 피모스 트랜지스터들(PM63, PM64)을 포함한다. 또한, 상기 온도 센서는 피모스 트랜지스터(PM64)와 엔모스 트랜지스터(NM63)의 공통 드레인 단자의 전압을 공통으로 인가받아 구동되는 엔모스 트랜지스터들(NM61, NM62, NM63)을 포함한다. 또 한, 상기 온도 센서는 클럭 코딩 신호(T0, T20, T40, ..., Tx)를 인가받는 엔모스 트랜지스터들(NM64, NM65, NM66, NM67) 및 저항부(R62)를 포함하고, 엔모스 트랜지스터들(NM62, NM63)의 하부에 각각 다이오드들(D61, D62)이 연결된다.

피모스 트랜지스터(PM61)는 인에이블 신호(ENB)를 수신하여 전원전압(VCC)을 피모스 트랜지스터(PM62, PM63, PM64)로 전달한다.

피모스 트랜지스터(PM62)는 센싱온도 전압(OTa)에 의해 제어되어 전원전압(VCC)을 한쪽 방향으로만 전달한다. 상기 피모스 트랜지스터(PM62)는 센싱 온도 전압(OTa)이 로우 레벨에서 하이 레벨로 되는 경우 턴오프된다.

피모스 트랜지스터들(PM63, PM64)의 동작도 피모스 트랜지스터(PM62)의 동작과 유사하다. 즉, 피모스 트랜지스터들(PM63, PM64)은 레퍼런스 전압(Oref)에 의해 제어되어 전원전압(VCC)을 한쪽 방향으로만 전달하고, 레퍼런스 전압(Oref)이 로우 레벨에서 하이 레벨로 되는 경우 턴오프된다.

피모스 트랜지스터(MP64)와 엔모스 트랜지스터(NM63)의 공통 드레인 단자의 전압이 로우 레벨에서 하이 레벨로 되면, 엔모스 트랜지스터들(NM61, NM62, NM63)은 턴온되어 전원전압(VCC)을 다음 단으로 전달하게 된다.

엔모스 트랜지스터(NM61)와 저항부(R62) 사이의 전압은 Va로 정의되고, 저항부(R62)를 흐르는 전류는 Ia로 정의된다.

저항부(R62)는 클럭 코딩신호들(T0, T20, T40, ..., Tx)에 의해 크기가 조절될 수 있다. 따라서, 엔모스 트랜지스터(NM61)와 저항부(R62) 사이의 전압(Va)은 클럭 코딩신호들(T0, T20, T40, ..., Tx)에 의해 변화된다.

예를 들어, -20℃ ~ 140℃의 범위를 8개의 구간으로 나누면(이 경우, Tx=T140, P_in=P_i7 이 됨), -20℃ ~ 0℃ 구간(-20℃ 초과 ~ 0℃ 미만 구간, 이하 동일)에 대한 클럭 코딩신호는 T0, 0℃ ~ 20℃ 구간에 대한 클럭 코딩신호는 T20, 20℃ ~ 40℃ 구간에 대한 클럭 코딩신호는 T40, 40℃ ~ 60℃ 구간에 대한 클럭 코딩신호는 T60, 60℃ ~ 80℃ 구간에 대한 클럭 코딩신호는 T80, 80℃ ~ 100℃ 구간에 대한 클럭 코딩신호는 T100, 100℃ ~ 120℃ 구간에 대한 클럭 코딩신호는 T120, 120℃ ~ 140℃ 구간에 대한 클럭 코딩신호는 T140이다.

예를 들어, -20℃ ~ 0℃에 대한 클럭 코딩신호(T0)가 인가되는 경우에는 엔모스 트랜지스터(NM64)만이 턴온되고, 나머지 엔모스 트랜지스터들(NM65, NM66, NM67)은 턴오프된다. 따라서, 저항부(R62)의 저항이 줄어들게 되어 전류 Ia는 증가한다. 이와 같이, 센싱 온도 전압(OTa)은 클럭 코딩신호에 따라 변화한다.

한편, 다이오드(D61)와 다이오드(D62)의 전류 구동 능력의 비는 M : 1 이다. 따라서, 다이오드(D61)에 흐르는 전류(Ir)는 다음과 같다.

다이오드(D61)에 흐르는 전류(Ir)는 전류 구동능력비(M)와 절대 온도(T)에 비례하고, 저항(R60)과 전하량(q)에는 반비례함을 알 수 있다. 상기 전류(Ir)의 값에 따라 레퍼런스 전압(Oref)이 계산된다.

온도 센서에서의 센싱 온도 전압(OTa)과 레퍼런스 전압(Oref)는 도 6b에 도시된 센서 출력신호 제어부에 제공된다.

도 6b를 참조하면, 상기 센서 출력신호 제어부는 온도센서로부터 출력되는 센싱 온도 전압(OTa)과 레퍼런스 전압(Oref)를 비교하기 위한 비교부(61)를 구비한다. 또한, 상기 센서 출력신호 제어부는 인에이블 신호(EN)에 의해 제어되는 하나의 엔모스 트랜지스터와 인에이블 신호(ENB)에 의해 제어되는 하나의 피모스 트랜지스터로 구성되어 비교부(61)로부터 제공된 신호를 다음 단으로 전송하는 전송 게이트(62)를 구비한다. 또한, 상기 센서 출력신호 제어부는 상기 전송 게이트(62)로부터 전송된 신호를 반전 및 래치하는 래치부(63)를 구비한다. 또한, 상기 센서 출력신호 제어부는 인에이블 신호(ENB)에 의해 제어되는 하나의 엔모스 트랜지스터와 인에이블 신호(EN)에 의해 제어되는 하나의 피모스 트랜지스터로 구성되며 상기 래치부(63)의 출력 신호를 다음 단으로 전송하는 전송 게이트(64)를 구비한다. 또한, 상기 센서 출력신호 제어부는 상기 전송 게이트(64)로부터 전송된 신호를 래치하는 래치부(65)를 구비한다.

상기 센서 출력 신호 제어부는 인에이블 신호(ENB)가 로우 레벨로 되어 온도센서가 작동되고 있는 동안은 상기 전송 게이트(62)만 턴온된다. 그리하여, 상기 래치부(63)는 비교부(61)로부터 출력된 신호를 래치한다. 그 후, 인에이블 신호(ENB)가 하이 레벨로 되면 상기 전송 게이트(62)는 턴오프되고 상기 전송 게이트(64)가 턴온된다. 그리하여, 상기 래치부(63)에 의해 래치된 신호가 온도 센싱 신호(P_ix)로서 제1 바이어스 전압 제어부(도 5b의 G2)에 제공된다.

이와 같이, 도 6a의 온도 센서부는 인에이블 신호(ENB)에 의해 인에이블되고 클럭코딩 신호들(T0, T20, T40, ..., Tx)을 수신하여 센싱온도 전압(OTa)과 레퍼런스 전압(Oref)을 출력한다. 그리고, 도 6b의 센서출력신호 제어부는 센싱온도 전압 (OTa)과 레퍼런스 전압(Oref)을 인가받아 온도 센싱 신호(P_ix)를 출력한다.

도 6a 및 도 6b에 도시된 온도 센서 및 센서출력신호 제어부는 본 발명에서의 온도 정보 생성부(도 4의 42)의 일례를 보인 것에 불과하다. 따라서, 본 발명에서의 온도 정보 생성부(도 4의 42)는 다양한 형태로 구현될 수 있다.

도 7은 도 4에서의 퓨즈 트리밍 신호(P_jx)를 생성하기 위한 퓨즈 트리밍부를 보인 회로도이다.

도 7을 참조하면, 상기 퓨즈 트리밍부는 웨이퍼 레벨 테스트 경로(71) 및 퓨즈 트리밍 신호 생성 경로(72)를 구비한다.

상기 웨이퍼 레벨 테스트 경로(71)는 인버터(INV71, INV72)로 구성된 버퍼부(73), 그리고 제1 퓨즈(F1)를 구비한다. 상기 웨이퍼 레벨 테스트 경로(71)에는 웨이퍼 상태에서 스탠바이 전류 테스트시 인가되는 테스트 신호(S_jx)가 인가된다. 상기 테스트 신호(S_jx)는 칩 내의 패드(pad)를 통해서 인가될 수 있다. 상기 버퍼부(73)는 상기 테스트 신호(S_jx)를 수신하여 수신된 신호를 버퍼링한다. 상기 버퍼부(73)에 의해 버퍼링된 신호(P_jx)는 제2 바이어스 전압 제어부(도 5b의 G3)로 제공된다. 상기 제1 퓨즈(F1)는 테스트 신호(S_jx) 입력단과 상기 버퍼부(73) 사이에 배치되고, 스탠바이 전류 테스트 후에는 절단된다.

상기 퓨즈 트리밍 신호 생성 경로(72)는 파워 리셋신호(PWRESET)에 의해 제어되는 피모스 트랜지스터(PM72) 및 엔모스 트랜지스터(NM75), 상기 엔모스 트랜지스터(NM75) 및 피모스 트랜지스터(PM72)의 공통 드레인 단자의 신호를 수신하여 반전시키는 인버터(INV73), 그리고 상기 인버터(INV73)의 출력 신호를 반전시키는 인 버터(INV74)를 구비한다. 또한, 상기 퓨즈 트리밍 신호 생성 경로(72)는 상기 엔모스 트랜지스터(NM75)와 드레인 단자 및 소스 단자를 같이하며 상기 인버터(INV73)의 출력 신호가 게이트 단자로 인가되는 엔모스 트랜지스터(NM76)를 구비한다. 또한, 상기 퓨즈 트리밍 신호 생성 경로(72)는 상기 인버터(INV74)의 출력 신호에 의해 제어되는 피모스 트랜지스터(PM71) 및 엔모스 트랜지스터(NM75)를 구비한다. 상기 피모스 트랜지스터(PM71) 및 엔모스 트랜지스터(NM75)의 공통 드레인 단자는 버퍼부(73)의 입력단에 연결된다. 상기 피모스 트랜지스터(PM72)의 소스 단자 및 상기 피모스 트랜지스터(PM71)의 소스 단자에는 전원 전압(VCC)이 인가된다. 상기 엔모스 트랜지스터(NM75) 및 상기 엔모스 트랜지스터(NM76)의 공통 소스 단자는 접지된다. 상기 엔모스 트랜지스터(NM71)의 소스 단자는 접지된다. 상기 피모스 트랜지스터(PM72)의 드레인 단자 및 상기 인버터(INV73) 사이에는 제2 퓨즈(F2)가 연결된다. 상기 피모스 트랜지스터(PM71) 및 엔모스 트랜지스터(NM71)는, 상기 테스트 신호(S_jx)의 인가시 상기 피모스 트랜지스터(PM71) 및 엔모스 트랜지스터(NM71)의 영향을 덜 받도록 하기 위해, 폭이 작고(small width) 길이가 긴(large length) 트랜지스터인 것이 바람직하다.

상기 파워 리셋 신호(PWRESET)는 일정 전압 레벨로 상승하다가 내부 전압 레귤레이터의 출력 전압보다는 낮은 전압에서 로우 레벨로 하강하는 특징을 갖는 신호이다.

상기 제2 퓨즈(F2)는 상기 메모리 셀들의 스탠바이 전류 테스트 결과에 의존하여 트리밍(trimming)된다.

상기 버퍼부(73)는 인가되는 파워 리셋 신호(PWRESET)에 응답하여 생성된 신호 즉 피모스 트랜지스터(PM71) 및 엔모스 트랜지스터(NM71)의 공통 드레인 단자의 출력 신호를 버퍼링한다. 그리하여, 상기 버퍼부(73)는 퓨즈 트리밍 신호(P_jx)를 제2 바이어스 전압 제어부(도 5b의 G3)로 제공한다.

상기 제2 퓨즈(F2)의 트리밍에 대한 예가 이하에서 설명된다.

상기 메모리 셀들의 스탠바이 전류 테스트 결과가 기준치 이상인 경우에는 상기 바이어스 신호(BIAS)의 레벨은 하강되어야 한다. 왜냐하면, 액티브 영역에서 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)의 게이트 단자의 전압인 상기 바이어스 신호(BIAS)의 레벨이 하강되어야 상기 메모리 셀들의 가상 접지단(Vgnd)의 레벨이 쉬프트되고, 그 결과 메모리 셀들의 스탠바이 전류 리키지를 줄일 수 있기 때문이다. 반면, 상기 메모리 셀들의 스탠바이 전류 테스트 결과가 기준치 미만인 경우에는 상기 바이어스 신호(BIAS)의 레벨은 상승될 수 있다. 왜냐하면, 액티브 영역에서 상기 엔모스 트랜지스터(도 4의 NM1 ~ NMn, NM11 ~ NMm)의 게이트 단자의 전압인 상기 바이어스 신호(BIAS)의 레벨이 높아져 상기 메모리 셀들의 가상 접지단(Vgnd)의 레벨이 낮아지더라도, 메모리 셀들의 스탠바이 전류 리키지가 기준치 미만일 수 있기 때문이다. 여기서, 상기 액티브 영역은 앞서 살펴본 바와 같이 모스 트랜지스터의 게이트 단자의 전류에 따라 소스 단자의 전류가 변하는 동작 영역이다.

예를 들어, 상기 메모리 셀들의 스탠바이 전류 테스트 결과가 기준치 이상인 경우, 상기 제2 퓨즈(F2)는 절단된다. 그리하여, 피모스 트랜지스터(PM71)는 턴온 되어 상기 퓨즈 트리밍 신호(P_jx)는 하이 레벨이 된다.

반면, 상기 메모리 셀들의 스탠바이 전류 테스트 결과가 기준치 미만인 경우, 상기 제2 퓨즈(F2)는 절단되지 않는다. 그리하여, 파워 리셋 신호(PWRESET)에 의해 상기 피모스 트랜지스터(PM72)는 턴온되고, 엔모스 트랜지스터(NM71)도 턴온된다. 따라서, 퓨즈 트리밍 신호(P_jx)는 로우 레벨이 된다.

이와 같은 방법에 의해 도 5b에서의 퓨즈 트리밍 신호(P_j0 ~ P_jℓ)가 생성된다.

도 8은 도 4에서의 로우 전원 전압 디텍터(LVCC detector)(44)의 일례를 보인 회로도이다.

도 8을 참조하면, 인가되는 전원 전압(VCC)은 제1 저항(R82) 및 제2 저항(R84)에 의해 분배되고, 분배 전압(INa)은 비교부(84)의 음의 입력단자로 인가된다. 상기 비교부(84)의 양의 입력단자로는 기준 전압 발생기(82)에서 발생된 기준 전압(INb)이 인가된다.

상기 비교부(84)는 상기 분배 전압(INa)과 상기 기준 전압(INb)을 비교하여 그 결과에 따른 출력 신호(LVCCD)를 출력한다. 만약 전원 전압(VCC)이 상승하면, 상기 분배 전압(INa)도 증가하여 상기 분배 전압(INa)과 상기 기준 전압(INb)을 비교하는 비교부(84)는 로우 레벨의 신호를 출력한다. 즉, 출력 신호(LVCCD)는 로우 레벨이다.

반면, 전원 전압(VCC)이 낮아지면 상기 분배 전압(INa)도 낮아지고, 상기 기준 전압(INb)보다 상기 분배 전압(INa)이 낮아지는 포인트가 검출된다. 이와 같이, 상기 기준 전압(INb)보다 상기 분배 전압(INa)이 낮아지는 포인트가 로우 전압 검출포인트로서, 이들을 비교하는 비교부(84)는 하이 레벨의 신호를 출력한다. 즉, 출력 신호(LVCCD)는 하이 레벨이다. 이 경우의 전원 전압이 타겟 전압이 된다.

상기 로우 전원 전압(LVCC) 이하의 전압에서는 하이 레벨인 상기 출력 신호(LVCCD)는 로우 전원 전압 마진 유지부(도 5b의 G4)의 인버터(INV51)로 인가되어 반전된다. 상기 출력 신호(LVCCD)의 반전 신호는 상기 로우 전원 전압 마진 유지부(G4)로 인가되어 피모스 트랜지스터(도 5b의 PM53)를 턴온시킨다. 이후의 동작에 대하여는 앞서 도 4를 참조하여 설명되었으므로 생략한다.

도 9는 도 4의 블록 제어 신호(BLK_f1, BLK_f2) 및 서브 워드라인(SWL1, SWL2, ..., SWLn)의 인에이블/디스에이블 타이밍을 설명하기 위한 블록도이고, 도 10은 도 9에서의 블록 제어 신호 및 서브 워드라인의 인에이블/디스에이블 타이밍을 설명하기 위한 타이밍도이다.

도 9를 참조하면, 메모리 셀 어레이(MCA1, MCA2)에서의 메모리 셀에 연결된 서브 워드라인(SWL1, SWL2, ..., SWLn)을 인에이블시키는 로우 디코더(XDEC, XD1, XD2), 상기 메모리 셀 어레이(MCA1, MCA2)에서의 메모리 셀에 연결된 비트라인(미도시)을 인에이블시키는 컬럼 디코더(YDEC, YD1, YD2), 그리고 상기 메모리 셀 어레이(MCA1, MCA2)에서의 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어하기 위한 가상 접지 제어부(V_C1, V_C2)가 도시되어 있다.

도 9 및 도 10을 참조하면, 상기 가상 접지 제어부(V_C1, V_C2)로 인가되어 액티브시 상기 가상 접지단(Vgnd)의 전압이 접지 전압(VSS)이 되도록 하는 블록 제 어 신호(BLK_fn; n=1, 2)의 인에이블 시점은, 상기 로우 디코더(XD1, XD2)의 선택 신호(도 9의 BLK_xs1, BLK_xs2 또는 도 10의 BLK_sn)의 인에이블 시점 또는 상기 컬럼 디코더(YD1, YD2)의 선택 신호(도 9의 BLK_ys1, BLK_ys2 또는 도 10의 BLK_sn)의 인에이블 시점보다 빠르다. 또한, 상기 블록 제어 신호(BLK_fn; n=1, 2)의 인에이블 시점은 서브 워드라인(도 9의 SWL1, SWL2, ..., SWLn 또는 도 10의 SWL)의 인에이블 시점보다 빠르다. 또한, 상기 블록 제어 신호(BLK_fn; n=1, 2)의 디스에이블 시점은 로우 디코더(XD1, XD2)의 선택 신호(도 9의 BLK_xs1, BLK_xs2 또는 도 10의 BLK_sn)의 디스에이블 시점 또는 상기 컬럼 디코더(YD1, YD2)의 선택 신호(도 9의 BLK_ys1, BLK_ys2 또는 도 10의 BLK_sn)의 디스에이블 시점보다 빠르다. 또한, 또한, 상기 블록 제어 신호(BLK_fn; n=1, 2)의 디스에이블 시점은 서브 워드라인(도 9의 SWL1, SWL2, ..., SWLn 또는 도 10의 SWL)의 디스에이블 시점보다 빠르다.

따라서, 액티브 모드시 상기 서브 워드라인(SWL1, SWL2, ..., SWLn) 중 어느 하나가 인에이블되기 전에 상기 가상 접지단(Vgnd)이 접지 전압(VSS)을 가짐으로써, 반도체 메모리 장치의 속도 지연 또는 동작 오류가 줄어든다.

또한, 본 발명에 따른 스탠바이 전류 저감 회로를 갖는 반도체 메모리 장치의 스탠바이 상태에서, 서브 워드라인(SWL)은 접지 전압(VSS)을 갖게 되고, 메모리 셀을 구성하는 억세스 트랜지스터의 소스 단자(비트라인에 연결된 단자를 드레인 단자로 보는 경우임)는 가상 접지단(Vgnd)의 전압을 갖게 된다. 따라서, 음의 Vgs(Vgs는 게이트 단자와 소스 단자간의 전압 차이임)가 형성됨으로 인해, 스탠바 이시 비트라인으로의 리키지 전류가 감소한다.

도 11 내지 도 13은 반도체 메모리 장치 내에서 도 4의 가상 접지 제어부(V_C1, V_C2)의 배치 구조를 설명하기 위한 블록도이다. 도 11은 상기 가상 접지 제어부(V_C1, V_C2)가 메모리 셀 어레이(MCA1, MCA2)와 컬럼 디코더(YD1, YD2)의 사이에 배치되는 구조이고, 도 12는 종래의 메모리 셀 어레이(MCA1, MCA2) 영역 내에 배치되는 구조이며, 도 13은 메모리 셀 어레이(MCA1, MCA2)를 기준으로, 컬럼 디코더(YD1, YD2)가 배치되는 반대 방향에 배치되는 구조이다.

상기 예들에서와 같이, 상기 가상 접지 제어부(V_C1, V_C2)는 반도체 메모리 장치 내의 다양한 영역에 배치되어 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어할 수 있다.

도 14는 본 발명의 스탠바이 전류 저감 회로를 갖는 반도체 메모리 장치에서의 공정 조건 및 온도 조건에 따른 바이어스 신호(BIAS)의 레벨을 보인 그래프이다.

도 14를 참조하면, g1은 온도에 따른 바이어스 신호(BIAS)의 레벨을 도시한 그래프이고, g2는 공정 산포에 따른 바이어스 신호(BIAS)의 레벨을 도시한 그래프이다.

바이어스 신호(BIAS)의 레벨은 딥 파워 다운 모드(DPD)에서 접지 전압(VSS)에 가까운 전압이다. 상기 딥 파워 다운 모드(DPD)에서는 공정 조건 및 온도 조건에 무관하게 상기 바이어스 신호(BIAS)의 레벨이 접지 전압(VSS)에 가까운 전압으로서 일정하다. 또한, 바이어스 신호(BIAS)의 레벨은, 번인 테스트 모드(BI) 또는 로우 전원 전압(LVCC) 또는 스탠바이 리키지 전류 테스트 모드(Test Mode)의 경우에 최대로 된다. 이들 경우에도 상기 공정 조건 및 온도 조건에 무관하게 상기 바이어스 신호(BIAS)의 레벨은 접지 전압(VSS)에 가까운 전압 레벨로서 일정하다.

그래프 g1을 참조하면, 온도가 높아질수록 상기 바이어스 신호(BIAS)의 레벨은 낮아지게 되고, 그 결과 메모리 셀들의 가상 접지단(Vgnd)의 전압이 높아져 스탠바이 전류는 줄어들게 된다. 반면, 온도가 낮아질수록 상기 바이어스 신호(BIAS)의 레벨은 높아지게 된다. 온도가 낮아질수록 스탠바이 전류는 적어지게 된다. 따라서, 메모리 셀들의 가상 접지단(Vgnd)의 전압도 그만큼 더 낮아질 수 있게 되므로, 상기 바이어스 신호(BIAS)의 레벨이 높아지더라도 스탠바이 전류는 기준치보다 낮을 수 있게 된다.

그래프 g2를 참조하면, 공정 산포에 따른 메모리 셀의 스탠바이 전류 테스트 결과, 스탠바이 전류가 높은 경우(High Current)에는 상기 바이어스 신호(BIAS)의 레벨은 높아진다. 그리하여, 메모리 셀들의 가상 접지단(Vgnd)의 전압은 낮아져 스탠바이 전류는 줄어들게 된다. 반면, 스탠바이 전류가 낮은 경우(Low Current)에는 상기 바이어스 신호(BIAS)의 레벨은 높아진다. 상기 바이어스 전압 레벨은, 스탠바이 전류가 낮은 경우에는 상기 바이어스 전압 레벨이 높아지더라도 스탠바이 전류의 기준치보다는 낮아질 수 있는 마진을 갖는다. 따라서, 상기 바이어스 전압 레벨이 상기 마진 범위 내에서 높아지더라도 스탠바이 전류는 기준치 보다 낮을 수 있다.

이와 같이, 본 발명의 스탠바이 전류 저감 회로를 갖는 반도체 메모리 장치 는 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어함으로써, 스탠바이 전류를 줄일 수 있게 된다.

도 15는 본 발명의 스탠바이 전류 저감 회로를 갖는 반도체 메모리 장치에서의 칩별 스탠바이 전류의 분포를 보인 그래프이다.

도 15를 참조하면, g3은 메모리 셀들의 가상 접지단(Vgnd)을 제어하기 이전의 스탠바이 전류의 분포를 보인 그래프이고, g4는 메모리 셀들의 가상 접지단(Vgnd)을 본 발명의 스탠바이 전류 저감 회로로 제어한 이후의 스탠바이 전류의 그래프이다.

도 15에 도시된 바와 같이, 본 발명의 스탠바이 전류 저감 회로로 메모리 셀들의 가상 접지단(Vgnd)의 전압을 제어한 이후의 스탠바이 전류는 메모리 셀들의 가상 접지단(Vgnd)을 제어하기 이전의 스탠바이 전류에 비해 현저히 감소됨을 알 수 있다.

상술한 바와 같이, 본 발명의 스탠바이 전류 저감 회로를 갖는 반도체 메모리 장치는 스탠바이 상태에서 메모리 셀들의 가상 접지단(Vgnd)을 제어함으로써 스탠바이 전류를 현저히 줄일 수 있다. 특히, 온도에 관한 정보 또는 공정에 관한 정보를 반영하여 메모리 셀들의 가상 접지단(Vgnd)를 제어함으로써 스탠바이 전류를 현저히 줄일 수 있다.

상기한 바와 같이 본 발명의 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에 서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.

상술한 바와 같이 본 발명은 개선된 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함으로써 스탠바이 리키지 전류를 감소시키는 효과를 갖는다.

또한, 본 발명은 개선된 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함으로써 공정 산포에 기인한 스탠바이 리키지 전류를 감소시키는 효과를 갖는다.

또한, 본 발명은 개선된 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함으로써 온도의 변화에 기인한 스탠바이 리키지 전류를 감소시키는 효과를 갖는다.

또한, 본 발명은 개선된 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함으로써 온도의 변화, 외부 전원 전압의 변화 및 공정 산포에 기인한 스탠바이 리키지 전류를 감소시키는 효과를 갖는다.

또한, 본 발명은 개선된 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리 장치를 제공함으로써 스탠바이 리키지 전류로 인한 전력 소모를 감소시키는 효과를 갖는다.

Claims

반도체 메모리 장치에서의 스탠바이 전류 저감 회로에 있어서:

상기 반도체 메모리 장치 내의 메모리 셀들의 접지 연결단과 접지단 사이에 동작적으로 접속되며, 상기 반도체 메모리 장치의 스탠바이 상태에서 바이어스 신호의 레벨에 응답하여 동작하며 상기 접지 연결단과 접지단 사이를 흐르는 스탠바이 전류의 크기를 조절하는 적어도 하나 이상의 엔모스 트랜지스터를 포함하는 접지 전압 제어부와;

타겟 전압 이하의 전원 전압을 검출하여 상기 타겟 전압 이하의 전원 전압에서 상기 엔모스 트랜지스터를 턴온시키거나, 딥 파워 다운 모드시 딥 파워 다운 신호를 수신하여 상기 접지 연결단을 플로팅시키기 위하여, 스탠바이 전류 테스트 결과 신호에 따라 설정된 레벨을 갖는 상기 바이어스 신호를 생성하는 바이어스 신호 생성부를 구비함을 특징으로 하는 스탠바이 전류 저감 회로.
제1항에 있어서,

상기 스탠바이 전류 테스트는 상기 스탠바이 상태에서의 리키지 전류를 측정하는 테스트임을 특징으로 하는 스탠바이 전류 저감 회로.
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제1항에 있어서,

상기 접지 전압 제어부는 액티브 모드시 블록 제어 신호를 수신하여 상기 접지 연결단이 접지 전압을 갖도록 하는 블록 제어부를 구비함을 특징으로 하는 스탠바이 전류 저감 회로.
제6항에 있어서,

상기 블록 제어부는 상기 블록 제어 신호가 게이트 단자로 인가되는 엔모스 트랜지스터를 구비함을 특징으로 하는 스탠바이 전류 저감 회로.
반도체 메모리 장치에서의 스탠바이 전류 저감 회로에 있어서:

온도 센서에서 출력되는 온도 센싱 신호에 따라 설정된 레벨을 갖는 바이어스 신호를 생성하는 바이어스 신호 생성부; 및

상기 반도체 메모리 장치 내의 메모리 셀들의 접지 연결단과 접지단 사이에 동작적으로 접속되며, 상기 반도체 메모리 장치의 스탠바이 상태에서 상기 설정된 바이어스 신호의 레벨에 응답하여 상기 접지 연결단과 접지단 사이를 흐르는 스탠바이 전류의 크기를 조절하는 접지 전압 제어부를 구비함을 특징으로 하는 스탠바이 전류 저감 회로.
제8항에 있어서,

상기 바이어스 신호 생성부는 상기 온도 센싱 신호에 따라 상기 바이어스 신호의 전압 레벨이 가변되도록 제어하는 바이어스 전압 제어부를 구비함을 특징으로 하는 스탠바이 전류 저감 회로.
제8항에 있어서,

상기 접지 전압 제어부는 상기 설정된 바이어스 신호의 레벨에 응답하여 동작하는 적어도 하나 이상의 엔모스 트랜지스터를 구비함을 특징으로 하는 스탠바이 전류 저감 회로.
제10항에 있어서,

상기 바이어스 신호 생성부는 타겟 전압 이하의 전원 전압을 검출하는 로우 전원 전압 디텍터의 출력 신호를 수신하여, 상기 타겟 전압 이하의 전원 전압에서 상기 엔모스 트랜지스터를 턴온시키는 것을 특징으로 하는 스탠바이 전류 저감 회로.
제8항에 있어서,

상기 바이어스 신호 생성부는 딥 파워 다운 모드시 딥 파워 다운 신호를 수신하여 상기 접지 연결단을 플로팅시키는 것을 특징으로 하는 스탠바이 전류 저감 회로.
반도체 메모리 장치에 있어서:

온도 센서에서 출력되는 온도 센싱 신호 및 스탠바이 전류 테스트 결과 신호에 따라 설정된 레벨을 갖는 바이어스 신호를 생성하는 바이어스 신호 생성부; 및

상기 반도체 메모리 장치 내의 메모리 셀들의 접지 연결단과 접지단 사이에 동작적으로 접속되며, 상기 반도체 메모리 장치의 스탠바이 상태에서 상기 설정된 바이어스 신호의 레벨에 응답하여 상기 접지 연결단과 접지단 사이를 흐르는 스탠바이 전류의 크기를 조절하는 접지 전압 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서, 상기 바이어스 신호 생성부는,

액티브 모드시 제1 노드에 전원 전압을 제공하며 딥 파워 다운 모드시 턴오프되는 제1 피모스 트랜지스터;

액티브 모드시 상기 바이어스 신호의 출력단인 제2 노드에 디폴트 전압을 제공하는 제2 피모스 트랜지스터 및 제1 엔모스 트랜지스터; 및

액티브 모드시 제3 노드에 접지 전압을 제공하며 딥 파워 다운 모드시 턴오프되는 제2 엔모스 트랜지스터를 갖는 디폴트 전압 셋팅부를 구비함을 특징으로 하는 반도체 메모리 장치.
제14항에 있어서,

상기 바이어스 신호 생성부는 상기 온도 센싱 신호를 수신하여 상기 바이어스 신호의 레벨을 제어하는 제1 바이어스 전압 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
제15항에 있어서, 상기 제1 바이어스 전압 제어부는,

상기 온도 센싱 신호에 응답하여 상기 바이어스 신호의 레벨이 상승 또는 하강되도록 하는 제1 전압 제어 스위치; 및

상기 온도 센싱 신호에 응답하여 상기 바이어스 신호의 레벨이 상승 또는 유지되도록 하는 제2 전압 제어 스위치를 구비함을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 제1 전압 제어 스위치는,

상기 온도 센싱 신호가 로우 레벨인 경우에 상기 바이어스 신호의 레벨을 상승시키는 피모스 트랜지스터; 및

상기 온도 센싱 신호가 하이 레벨인 경우에 상기 바이어스 신호의 레벨을 하강시키는 엔모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 제2 전압 제어 스위치는,

상기 온도 센싱 신호가 로우 레벨인 경우에 상기 바이어스 신호의 레벨을 상승시키는 피모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서, 상기 바이어스 신호 생성부는,

상기 메모리 셀들의 스탠바이 전류 테스트 결과에 따른 퓨즈 트리밍 신호를 수신하여 상기 바이어스 신호의 레벨을 제어하는 제2 바이어스 전압 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
제19항에 있어서, 상기 바이어스 신호 생성부는,

상기 메모리 셀들의 스탠바이 전류 테스트 결과, 상기 스탠바이 전류가 기준치 이상인 경우에는 상기 바이어스 신호의 레벨을 하강시키고, 상기 스탠바이 전류가 상기 기준치 미만인 경우에는 상기 바이어스 신호의 레벨을 상승시키기 위한 퓨즈 트리밍 신호를 생성하는 퓨즈 트리밍부를 구비함을 특징으로 하는 반도체 메모리 장치.
제20항에 있어서, 상기 퓨즈 트리밍부는,

웨이퍼 레벨에서 상기 메모리 셀들의 스탠바이 전류 테스트시 인가되는 테스트 신호를 버퍼부에서 버퍼링하여 상기 제2 바이어스 전압 제어부로 제공하며, 상기 테스트 신호 입력단과 상기 버퍼부 사이에는 상기 메모리 셀들의 스탠바이 전류 테스트 후 절단되는 제1 퓨즈를 갖는 웨이퍼 레벨 테스트 경로; 및

상기 메모리 셀들의 스탠바이 전류 테스트 결과에 의존하여 트리밍되는 제2 퓨즈를 구비하며, 인가되는 파워 리셋신호에 응답하여 생성된 신호를 상기 버퍼부에서 버퍼링하여 상기 제2 바이어스 전압 제어부로 제공하는 퓨즈 트리밍 신호 생성 경로를 구비함을 특징으로 하는 반도체 메모리 장치.
제20항에 있어서, 상기 제2 바이어스 전압 제어부는,

상기 퓨즈 트리밍 신호를 수신하여 상기 바이어스 신호의 레벨을 상승 또는 하강시키는 제3 전압 제어 스위치; 및

상기 퓨즈 트리밍 신호를 수신하여 상기 바이어스 신호의 레벨을 상승 또는 유지시키는 제4 전압 제어 스위치를 구비함을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 제3 전압 제어 스위치는,

상기 퓨즈 트리밍 신호에 응답하여 동작하며 상기 바이어스 신호의 레벨을 상승시키기 위한 피모스 트랜지스터; 및

상기 퓨즈 트리밍 신호에 응답하여 동작하며 상기 바이어스 신호의 레벨을 하강시키기 위한 엔모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 제4 전압 제어 스위치는,

상기 퓨즈 트리밍 신호에 응답하여 동작하는 피모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서, 상기 바이어스 신호 생성부는,

타겟 전압 이하의 전압을 검출하는 로우 전원전압 디텍터의 출력 신호를 수신하여, 상기 타겟 전압 이하의 전압에서 상기 바이어스 신호의 레벨이 상기 접지 전압 제어부가 턴온되는 레벨로 상승되도록 하는 로우 전원전압 마진 유지부를 구비함을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서, 상기 바이어스 신호 생성부는,

딥 파워 다운 모드시 상기 접지 전압 제어부가 턴오프되도록 하는 접지 연결 단 플로팅 게이트를 구비함을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서, 상기 바이어스 신호 생성부는,

테스트 시 상기 접지 연결단이 제1 전압이 되도록 상기 접지 전압 제어부를 제어하고, 스탠바이시 상기 바이어스 신호가 상기 접지 전압 제어부로 인가되게 하는 모드 전환부를 구비함을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서,

상기 접지 전압 제어부는 액티브 모드시 블록 제어 신호를 수신하여 상기 접지 연결단이 제2 전압을 갖도록 하는 블록 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
제28항에 있어서,

상기 블록 제어신호는 액티브 모드에서 상기 메모리 셀들에 연결된 워드라인이 인에이블되는 시점보다 먼저 인에이블됨을 특징으로 하는 반도체 메모리 장치.