TW201822201A - 記憶體裝置 - Google Patents

記憶體裝置 Download PDF

Info

Publication number
TW201822201A
TW201822201A TW106110324A TW106110324A TW201822201A TW 201822201 A TW201822201 A TW 201822201A TW 106110324 A TW106110324 A TW 106110324A TW 106110324 A TW106110324 A TW 106110324A TW 201822201 A TW201822201 A TW 201822201A
Authority
TW
Taiwan
Prior art keywords
read
current
bit
transistor
circuit
Prior art date
Application number
TW106110324A
Other languages
English (en)
Other versions
TWI700706B (zh
Inventor
國原 許
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201822201A publication Critical patent/TW201822201A/zh
Application granted granted Critical
Publication of TWI700706B publication Critical patent/TWI700706B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一種記憶體裝置包括：儲存單元，用以儲存資料位元，所述儲存單元包括至少一個讀取電晶體，所述至少一個讀取電晶體用以當所述資料位元被讀取時形成放電路徑或洩露路徑；導電線，耦合至所述讀取電晶體；以及至少一個第一追蹤電晶體，耦合至所述導電線，且用以提供具有第一電流準位的第一電流信號，所述第一電流準位追蹤第二電流信號的第二電流準位，其中所述第二電流信號是在形成所述放電路徑及所述洩露路徑中的一者時提供，且其中所述第一電流信號及所述第二電流信號用於確定所述資料位元的邏輯狀態。

Description

記憶體裝置
本發明實施例闡述的技術大體上涉及記憶體技術，且更具體來說涉及一種可確定資料位元的邏輯狀態的記憶體裝置及操作記憶體的方法。
靜態隨機存取記憶體（static random access memory，SRAM）裝置非常適合於提供工作資料儲存體（例如，處理器的高速緩衝記憶體（cache memory））。最近的系統晶片（system on a chip，SoC）設計常常包括一個、兩個或更多個“核心處理器（core processor）”，舉例來說，“核心處理器”為例如數位訊號處理器（digital signal processor）的RISC微處理器或ARM微處理器等預設計處理器。這些核心處理器常常配置有佈局在所述處理器附近或相鄰之處的靜態隨機存取記憶體單元的一階（L1）高速緩衝記憶體，以使得能夠進行快速處理器操作。在許多其中使用雙核心手段的裝置（例如（舉例來說，無線電收發器積體電路））中，無線電收發器的核心中的至少一者可被實作成微處理器核心。可在這類積體電路中使用若干個靜態隨機存取記憶體陣列，每一陣列均包括多個位元單元（bit cell）。
本發明實施例公開一種記憶體裝置。所述記憶體裝置包括：儲存單元，用以儲存資料位元，所述儲存單元包括至少一個讀取電晶體，所述至少一個讀取電晶體用以當所述資料位元被讀取時形成放電路徑或洩露路徑；導電線，耦合至所述讀取電晶體；以及至少一個第一追蹤電晶體，耦合至所述導電線，且用以提供具有第一電流準位的第一電流信號，所述第一電流準位追蹤第二電流信號的第二電流準位，其中所述第二電流信號是在形成所述放電路徑及所述洩露路徑中的一者時提供，且其中所述第一電流信號及所述第二電流信號用於確定所述資料位元的邏輯狀態。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下公開內容闡述用於實作本主題的不同特徵的各種示例性實施例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，應理解，當稱一元件“連接至（connected to）”或“耦合至（coupled to）”另一元件時，所述元件可直接連接至或直接耦合至所述另一元件，或者可存在一個或多個中間元件。
典型的靜態隨機存取記憶體位元單元被配置成六電晶體（six transistor，6T）位元單元（或6T儲存位元單元）。一般來說，在6T位元單元中，讀取操作及寫入操作是通過單個埠來執行且因此6T位元單元被分類成單埠位元單元（single-port bit cell）。由於讀取操作與寫入操作二者共用所述單個埠，因此可能發生例如（舉例來說，資料擾動（data upset）、讀取干擾（read disturbance））等各種問題。為了解決這類問題，已經提出位元單元的某些替代性配置，例如包括分別用於讀取操作及寫入操作的兩個獨立埠的雙埠八電晶體（dual-port eight transistor，2P-8T）靜態隨機存取記憶體位元單元（在下文中稱作“2P-8T位元單元”）。獨立讀取埠的優點為由於儲存在這種2P-8T位元單元中的資料位元不受讀取操作影響，因而使得存在讀取干擾的可能性降低。
為了從這種雙埠位元單元（例如，2P-8T位元單元）擷取資料位元，一般會使用輸入/輸出（input/output，I/O）電路（例如，感測放大器（sensing amplifier））來經由所述位元單元的位元線（bit line，BL）或位條線（bit bar line，BBL）（即，單個專用位元線或位條線）讀出資料。因此，與一般被分類成“異端（differential-ended”）儲存位元單元的6T位元單元相比，2P-8T位元單元通常被分類成“單端（single-ended）”儲存位元單元。經由單個位元線或位元條線讀取資料位元通常會使用與專用位元線或位條線耦合的保持器電路（keeper circuit）。總體來說，保持器電路用以提供被設計成具有處於接通電流（Ion ）與斷開電流（Ioff ）之間的電流準位的參考信號（例如，參考電流）。如由所屬領域中的普通技術人員所理解，Ion 及Ioff 分別指放電電流（discharging current）及洩漏電流（leakage current）。更具體來說，放電電流（Ion ）及洩漏電流（Ioff ）分別對應於從2P-8T位元單元讀取邏輯低狀態（logical low state）及邏輯高狀態（logical high state）。由於參考電流的電流準位被假定預設成處於Ion 的電流準位與Ioff 的電流準位之間，因此感測放大器無需等待專用位元線（或位條線）上呈現全電壓擺動（full voltage swing）（例如，從Vdd至接地（ground））便會讀出資料位元的邏輯狀態。
然而，由傳統保持器電路提供的參考電流的電流準位一般被預設至相對恒定的值。因此，參考電流的電流準位可能無法在Ion 及/或Ioff 的改變方面上得到動態反映。舉例來說，有時參考電流的電流準位可在位元單元基於相對低的電壓（例如，Vdd的約70%）運作時超過Ion 的電流準位以上，且有時參考電流的電流準位可在位元單元基於相對高的電壓（例如，Vdd的約140%）運作時下落至Ioff 的電流準位以下，其中Vdd為統一電壓參考或被施加至位元單元的電源電壓。這樣一來，感測放大器便無法使用參考電流作為區分Ion 及/或Ioff 的“參考”，由此使得對位元單元中的資料位元的邏輯狀態的讀取失敗。儘管如所述般以上識別的問題會發生於2P-8T位元單元，然而應注意，這種問題通常也會發生於各種單端儲存單元，例如（舉例來說，單端10T靜態隨機存取記憶體儲存單元、單端唯讀記憶體（read only memory，ROM）單元）等。為簡潔起見，以下論述將繼續使用2P-8T位元單元作為示例性實施例。
本發明提供包括與記憶體陣列耦合的參考電路的記憶體架構（裝置）的各種實施例。在某些實施例中，記憶體陣列包括多個單端2P-8T位元單元（在下文中稱作“位元單元”），其中每一位元單元均耦合至專用的讀取位元線（在下文中稱作“讀取位元線”），所述專用的讀取位元線用以為相應感測放大器提供讀取路徑以讀出呈現於位元單元中的資料位元的邏輯狀態。更具體來說，位元單元包括皆與讀取位元線耦合的讀取驅動電晶體（read driver transistor）及讀取電晶體（read transistor）。在某些實施例中，讀取驅動電晶體及讀取電晶體用以通過基於資料位元的邏輯狀態使用放電路徑或洩漏路徑完成讀取路徑來執行對位元單元的讀取操作。放電路徑可在從位元單元讀出資料位元的第一邏輯狀態時提供；洩漏路徑可在從位元單元讀出資料位元的第二邏輯狀態時提供。因此，放電路徑與呈現於讀取位元線上的放電電流（在下文中稱作“Ion ”）相關聯；且洩漏路徑與呈現於讀取位元線上的洩漏電流（在下文中稱作“Ioff ”）相關聯。
根據本發明的各種實施例，參考電路包括一個或多個電晶體，所述一個或多個電晶體在結構（例如，通道、閘電極、閘極氧化物等的實體尺寸）、裝置輪廓（例如，用於閘電極、閘極氧化物的材料、汲極/源極的摻雜濃度/輪廓）等方面上分別實質上相同於所述讀取驅動電晶體及讀取電晶體。這樣一來，由參考電路提供的參考電流（在下文中稱作“Iref ”）可“追蹤（track）”Ion 及Ioff 。也就是說，儘管位元單元是在寬的操作視窗範圍（例如，從相對低的電壓（Vdd的70%）至相對高的電壓（Vdd的140%））內得到存取時，Iref 的電流準位可仍夾在Ion 的電流準位與Ioff 的電流準位之間，且此外，根據某些實施例，Iref 的電流準位與Ion 或Ioff 的電流準位之間的相應差值可仍為實質上恒定的。因此，可使用所公開記憶體裝置來避免上述與讀取失敗有關的、通常會在傳統單端儲存單元中發生的問題。此外，在某些實施例中，參考電路包括可進一步優化當前所公開記憶體裝置的總體性能（例如（舉例來說，參考電路的超低備用功耗、參考電路的短反應時間）等）的若干個子電路，以下將對其予以進一步詳細論述。
圖1說明根據各種實施例的包括記憶體陣列102及與記憶體陣列102耦合的參考電路104的記憶體裝置100的示例性示意圖。此外，記憶體裝置100包括分別與記憶體陣列102耦合的輸入/輸出（I/O）電路106及解碼器108、以及與參考電路104、輸入/輸出電路106、及解碼器108耦合的控制邏輯電路120。應注意，圖1所示所說明實施例僅為實例，因此僅示出一個記憶體陣列（例如，102）及與當前實施例相關的多個元件（例如，參考電路104、輸入/輸出電路106、解碼器108、及控制邏輯電路120）。在依然處於本發明的範圍內的同時，記憶體裝置100中也可包含其他記憶體陣列及一個或多個其他元件（例如（舉例來說，緩衝電路、時序電路）等）。
更具體來說，記憶體陣列102包括多個位元單元，且每一位元單元均包括如上所述的2P-8T位元單元。所述多個位元單元被排列成行-列配置，其中每一位元單元排列於對應行與對應列的交叉部位處。每一位元單元用以呈現/儲存資料位元即，邏輯高狀態（例如，邏輯1）或邏輯低狀態（例如，邏輯0）。此外，記憶體陣列102包括沿相應行排列的多個位元線（BL’s）及/或位條線（BBL’s）、以及沿相應列排列的多個字元線（WL’s）。為清晰起見，沿圖1所示所說明實施例中的每一行示出僅一個位元線。以下將參照圖2A及圖2B來進一步詳細示出及闡述沿每一行的其他位元線/位條線及沿每一列的字元線。
舉例來說，記憶體陣列102包括位元單元102-1、102-2、103-3、及102-4，其中位元單元102-1及102-2沿第一列（即列“a”）排列；位元單元102-3及102-4沿第二列（即列“b”）排列。並且沿同一列的位元單元分別排列於獨立且不同的行中。舉例來說，沿列a的位元單元102-1及102-2分別排列於第一行及第二行（即行“A”及行“B”）中；且沿列b的位元單元102-3及102-4分別排列於行A及行B中。更具體來說，行A包括與沿行A的位元單元（例如，102-1、102-3等）耦合的位元線102-7；行B包括與沿行B的位元單元（例如，102-2、102-4等）耦合的位元線102-9。如上所述，每一2P-8T位元單元均耦合至用於讀取操作的專用的位元線（即，讀取位元線（read bit line，RBL））。在圖1所示所說明實施例中，位元線中的每一者（102-7及102-9）為沿相應行的讀取位元線。儘管圖1中示出僅兩個行及兩個列，然而在依然處於本發明的範圍內的同時，記憶體陣列102可分別包括任何所期望數目的行及列。因此，記憶體陣列102可包括在記憶體陣列102的行數目方面上得到反映的任何所期望數目的讀取位元線。
進一步闡述圖1所示所說明實施例，記憶體陣列102的每一行（或讀取位元線）均耦合至參考電路104的對應子參考電路及輸入/輸出電路106的對應感測放大器。如圖所示，行A（及沿行A的每一位元單元：102-1、102-3等）經由讀取位元線102-7而耦合至參考電路104的子參考電路104A及輸入/輸出電路106的感測放大器106A；行B（及沿行B的每一位元單元：102-2、102-4等）經由讀取位元線102-9而耦合至參考電路104的子參考電路104B及輸入/輸出電路106的感測放大器106B。相似地，子參考電路（104A、104B等）的數目及感測放大器（106A、106B等）的數目會各自在記憶體陣列102的行（即，讀取位元線）的數目方面上得到反映，因此在圖1所示所說明實施例中，在參考電路104及輸入/輸出電路106中分別示出僅兩個子參考電路（104A及104B）以及兩個感測放大器（106A及106B）。
如上所述，記憶體陣列102的字元線未示出於圖1中且所說明位元線被稱作讀取位元線。根據本發明的某些實施例，除所說明讀取位元線（102-7、102-9等）以外，記憶體陣列102的每一行可包括至少一個BL及一個位條線，且記憶體陣列102的每一列可包括至少兩個字元線。在這種實施例中，每一位元單元均耦合至至少兩個字元線及三個位元線（一個讀取位元線、一個位元線、及一個位條線）。更具體來說，每一行中所包含的位元線及位元條線被配置成在對這一行的位元單元進行的寫入操作期間使用。在某些實施例中，位元線及位條線被分別稱作“寫入位元線（write bit line，WBL）”及“寫入位條線（write bit bar line，WBBL）”，以下將參照圖2A及圖2B來對其予以進一步詳細闡述。每一列中所包含的所述至少兩個字元線分別用於讀取操作及寫入操作，所述至少兩個字元線通常被分別稱作“讀取字元線（read word line，RWL）”及“寫入字元線（write word line，WWL）”。在某些實施例中，上述讀取字元線、寫入字元線、寫入位元線、寫入位條線、及讀取位元線均是由導電材料（例如（舉例來說，銅（Cu）、鋁（Al）、金（Au）、多晶矽、或其組合））形成。以下也將參照圖2A及圖2B來進一步詳細闡述讀取字元線及寫入字元線的細節。
在某些實施例中，每一記憶體陣列的所耦合解碼器可用以因應於接收到由控制邏輯電路120提供的定址資訊（例如，劣位址）來將上述讀取字元線及寫入字元線（沿各列）中的一者或多者置位（assert）。舉例來說，解碼器108可用以將記憶體陣列102的一個或多個讀取字元線及/或寫入字元線置位。此外，控制邏輯電路120可耦合至輸入/輸出電路106以擷取在讀取操作期間由感測放大器（例如，106A、106B等）讀出的資料位元的邏輯狀態。
圖2A及圖2B是分別說明位元單元102-1的實施例及所耦合的子參考電路104A的實施例的示例性電路圖。根據本發明的某些實施例中，記憶體陣列102中所包含的位元單元實質上彼此相似。因此，為簡潔起見，僅將位元單元102-1及與其耦合的子參考電路104A示出於圖2A及圖2B中，並用以作為論述對記憶體裝置100的操作的代表性實例。
如上所述，記憶體陣列102的位元單元中的每一者均被實作成2P-8T位元單元。儘管各個位元單元分別被實作成2P-8T位元單元，然而記憶體陣列102的位元單元（例如，102-2、102-3、102-4等）並非僅限於被實作成2P-8T位元單元。記憶體陣列102的位元單元可被實作成各種位元單元（例如（舉例來說，單端九電晶體（nine transistor，9T）位元單元、唯讀記憶體（ROM）位元單元）等）中的任一種。
在位元單元102-1的所說明實施例中，位元單元102-1包括8個電晶體：M1 、M2 、M3 、M4 、M5 、M6 、M7 、及M8 。在某些實施例中，讀取操作及寫入操作是通過2P-8T位元單元中的相應埠來執行。在位元單元102-1的所說明實施例中，電晶體M1 ~M6 構成2P-8T位元單元的六電晶體（six transistor，6T）核心，所述6T核心主要用以執行寫入操作（即，6T核心中所包含的寫入埠）。電晶體M7 及M8 構成2P-8T位元單元的讀取緩衝器，所述讀取緩衝器主要用以執行讀取操作（即，讀取緩衝器中所包含的讀取埠）。以下將闡述位元單元102-1的佈局及操作的細節。
在位元單元102-1的6T核心中，電晶體M1 及M2 被形成為第一反相器而電晶體M3 及M4 被形成為第二反相器，其中第一反相器與第二反相器彼此交叉耦合（如圖所示）。更具體來說，第一反相器與第二反相器各自耦合於第一電壓參考201與第二電壓參考203之間。一般來說，第一電壓參考201為被施加於記憶體陣列102的位元單元上的供應電壓的電壓準位。第一電壓參考201通常被稱作“Vdd”。第二電壓參考203通常被稱作“接地”。此外，在某些實施例中，第一反相器耦合至電晶體M5 ，且第二反相器耦合至電晶體M6 。除耦合至所述反相器以外，電晶體M5 與電晶體M6 二者還耦合至記憶體陣列102的寫入字元線（WWL）205並且分別各自耦合至寫入位元線（WBL）207及寫入位條線（WBBL）209。在某些實施例中，電晶體M5 及M6 是由寫入字元線205進行閘極控制（即，接通或斷開）。通常，電晶體M1 及M3 被稱作位元單元102-1的上拉電晶體（pull-up transistor）；電晶體M2 及M4 被稱作位元單元102-1的下拉電晶體（pull-down transistor）；電晶體M5 及M6 被稱作位元單元102-1的存取電晶體（access transistor）。在某些實施例中，電晶體M2 、M4 、M5 及M6 各自包括n通道金屬氧化物半導體（n-channel metal oxide semiconductor，NMOS）電晶體，而M1 及M3 各自包括p通道金屬氧化物半導體（p-channel metal oxide semiconductor，PMOS）電晶體。儘管圖2A所示所說明實施例示出M1 至M6 為NMOS電晶體或PMOS電晶體，然而可實作適合在記憶體裝置中使用的各種電晶體或裝置中的任一種（例如（舉例來說，雙極接面電晶體（bipolar junction transistor，BJT）、高電子遷移率電晶體（high-electron mobility transistor，HEMT））等）來作為M1 至M6 中的至少一者。
仍然參照圖2A，在位元單元102-1的讀取緩衝器（即，電晶體M7 及M8 ）的所說明實施例中，電晶體M7 及M8 串聯連接於電壓參考203（接地）與讀取位元線102-7之間。通常，電晶體M7 被稱作位元單元102-1的讀取驅動電晶體；且電晶體M8 被稱作位元單元102-1的讀取電晶體。此外，在某些實施例中，讀取電晶體M8 由讀取字元線（RWL）211進行閘極控制（即，接通或斷開）以通過產生由讀取驅動電晶體M7 提供的通往讀取位元線102-7的導通路徑的方式來讀取儲存在6T核心中的資料位元。以下將闡述對位元單元102-1的操作（例如，讀取操作）的細節。相似地，儘管圖2A所示所說明實施例示出M7 及M8 均為NMOS電晶體，然而可實作適合在記憶體裝置中使用的各種電晶體或裝置中的任一種（例如（舉例來說，雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT））等）來作為M7 至M8 中的至少一者。
現在參照圖2B所示子參考電路104A的所說明實施例，子參考電路104A經由讀取位元線102-7（其也示出於圖1中）而耦合至沿行A的位元單元。如圖所示，根據各種實施例，子參考電路104A包括開關電路（switch circuit）220、電流鏡電路（current mirror circuit）230、電流追蹤電路（current track circuit）240、備用電路（stand-by circuit）250、喚醒電路（wake-up circuit）260、及脈衝產生電路（pulse generation circuit）270。
在某些實施例中，開關電路包括電晶體M9 及反相器222。更具體來說，反相器222的輸入及電晶體M9 的源極各自耦合至讀取位元線102-7，反相器222的輸出耦合至電晶體M9 的閘極，且電晶體M9 的汲極耦合至節點“X”。節點X耦合至電流鏡電路230。儘管圖2B所示所說明實施例示出M9 為PMOS電晶體，然而可實作適合於在記憶體裝置中使用的各種電晶體或裝置中的任一種（例如（舉例來說，雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT））等）來作為M9 。
在某些實施例中，電流鏡電路230包括兩個共閘電晶體M10 及M11 ，即，電晶體M10 的閘極與電晶體M11 的閘極彼此耦合以用作電流鏡電路。更具體來說，電晶體M10 的源極及電晶體M11 的源極均耦合至第一電壓參考201（Vdd），電晶體M10 的閘極及電晶體M11 的閘極均耦合至也與喚醒電路260耦合的共用節點“Y”，電晶體M10的汲極耦合至節點X（即，開關電路220），且電晶體M11 的汲極耦合至其自身的閘極（即，節點Y）及電流追蹤電路240。儘管圖2B所示所說明實施例示出M10 及M11 均為PMOS電晶體，然而可實作適合於在記憶體裝置中使用的各種電晶體或裝置中的任一種（例如（舉例來說，雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT））等）來作為M10 至M11 中的至少一者。
根據本發明的各種實施例，電流追蹤電路240包括一個或多個電晶體（例如，M12 、M13 等），所述一個或多個電晶體彼此串聯耦合且在節點“Z”處耦合於電流鏡電路230（即，節點Y處）與備用電路250之間。更具體來說，一個或多個電晶體（M12 、M13 等）的閘極分別耦合至第一電壓參考201（Vdd）。儘管圖2B所示所說明實施例示出M12 及M13 均為NMOS電晶體，然而可實作適合於在記憶體裝置中使用的各種電晶體或裝置中的任一種（例如（舉例來說，雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT））等）來作為M12 至M13 中的至少一者。
在某些實施例中，電流追蹤電路240用以提供上述參考電流Iref 。此外，電流追蹤電路240的電晶體中的每一者均實質上相同於讀取驅動電晶體M7 及讀取電晶體M8 ，進而使得Iref 的電流準位可動態地追蹤位元單元102-1的Ion 及Ioff 的電流準位，此分別對應於對邏輯0及邏輯1進行讀取。以下將進一步詳細論述對電流追蹤電路240的操作以及對子參考電路104A的其他電路的操作。
仍然參照圖2B，備用電路250包括電晶體M14 。更具體來說，電晶體M14 的汲極在節點Z處耦合至電流追蹤電路240，電晶體M14 由全域致能信號（global enable signal）281進行閘極控制（以下將對其予以論述），且電晶體M14的源極耦合至第二電壓參考203（接地）。相似地，儘管M14 為NMOS電晶體，然而可實作適合於在記憶體裝置中使用的各種電晶體或裝置中的任一種（例如（舉例來說，雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT））等）來作為M14 。在某些實施例中，備用電路250用以當儲存在位元單元102-1中的資料位元未被存取時向子參考電路104A、繼而向整個記憶體裝置100提供超低（例如，零）備用功耗。儘管在圖2B所示所說明實施例中備用電路250包括僅一個電晶體（例如，M14 ），然而，在某些其他實施例中，備用電路250可包括複數個電晶體及/或一個或多個電路元件，只要備用電路250可提供零備用功耗即可。
喚醒電路260包括電晶體M15 。更具體來說，電晶體M15 的汲極在節點Y處耦合至電流鏡電路230，電晶體M15 由短脈衝信號285（以下將對其予以論述）進行閘極控制，且電晶體M15 的源極耦合至第二電壓參考203（接地）。儘管M15 為NMOS電晶體（如圖所示），然而可實作適合於在記憶體裝置中使用的各種電晶體或裝置中的任一種（例如（舉例來說，雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT））等）來作為M15 。在某些實施例中，喚醒電路260用以在儲存在位元單元102-1中的資料位元被存取時迅速喚醒（即，接通）電流鏡電路230的電晶體M10 及M11 。相似地，儘管在圖2B所示所說明實施例中喚醒電路260包括僅一個電晶體（例如，M15 ），然而，在其他實施例中，喚醒電路260可包括複數個電晶體及/或一個或多個電路元件，只要喚醒電路260可迅速喚醒電流鏡電路230即可。
脈衝產生電路270包括反及（NAND）邏輯閘272、及與NAND邏輯閘272的輸出串聯耦合的反相器274。在某些實施例中，脈衝產生電路270用以使用全域致能信號281及全域禁能信號（global disenable signal）283產生短脈衝信號285。更具體來說，NAND邏輯閘272用以：在其輸入處接收全域致能信號281及全域禁能信號283；對信號281及283執行NAND邏輯功能，以產生經NAND信號（NAND’ed signal），所述經NAND信號會持續達實質上短的脈衝寬度（例如，約10皮秒（picosecond））；以及向所耦合反相器274提供經NAND信號。反相器274接著提供與經NAND信號邏輯互補的短脈衝信號285。
在某些實施例中，當位元單元102-1被存取（或更大體地說，當記憶體陣列102被存取）時，全域致能信號281會在非常短的時間週期（例如，約20皮秒至30皮秒）內從邏輯低狀態（在下文中稱作“LOW”）轉變至邏輯高狀態（在下文中稱作“HIGH”），且全域禁能信號283會在相同的時間週期內從HIGH轉變至LOW。在某些實施例中，通過使用這種具有急劇轉變的全域致能/禁能信號281/283，短脈衝信號285可具有與全域致能/禁能信號281/283實質上相似的上升邊緣及下落邊緣，且可因此迅速將喚醒電路260的電晶體M15 接通並接著斷開。因應於短脈衝信號285的急劇上升邊緣，電晶體M10 及M11 可通過在節點Y處將電壓下拉至接地（即，第二電壓參考203）而被迅速喚醒（即，接通）。在短的時間週期（即，信號285的短脈衝寬度（其為約10皮秒））之後，且因應於短脈衝信號285的下落邊緣，電晶體M15 被斷開，以使得電晶體M10 及M11 的閘極（即，節點Y處的電壓）浮動。因此，在某些實施例中，節點Y處的電壓可逐漸增大至“參考電壓準位（reference voltage level，RVL）”（即，Vdd的約70%）。參考電壓準位可被電流追蹤電路240用於提供上述具有對位元單元102-1的Ion 及Ioff 的電流準位進行動態追蹤的電流準位的Iref ，以下將對其予以進一步詳細論述。
在進一步論述對子參考電路104A的操作之前，為清晰起見，將簡要闡述對位元單元102-1的讀取操作。一般來說，當位元單元（例如，102-1）儲存資料位元時，所述位元單元的第一節點被配置成處於第一邏輯狀態（邏輯1或邏輯0），而位元單元的第二節點被配置成處於第二邏輯狀態（邏輯0或邏輯1），其中第一邏輯狀態與第二邏輯狀態彼此邏輯互補。在某些實施例中，第一節點處的第一邏輯狀態為由位元單元儲存的資料位元的邏輯狀態。舉例來說，在圖2A所示所說明實施例中，當位元單元102-1儲存（呈現）邏輯0時，節點213被配置成處於邏輯0狀態，且節點215被配置成處於邏輯1狀態。相似地，當位元單元102-1儲存（呈現）邏輯1時，節點213被配置成處於邏輯1狀態，且節點215被配置成處於邏輯0狀態。
如上所述，當記憶體陣列102被存取時，全域致能信號281（圖2B）從LOW轉變至HIGH，且全域禁能信號283（圖2B）從HIGH轉變至LOW。在某些實施例中為了從位元單元102-1讀出資料位元，會在全域信號281及283發生轉變之前、的同時、或之後分別將讀取字元線211及讀取位元線102-7預充電至Vdd（201）（即，HIGH）。這樣一來，讀取電晶體M8被經預充電讀取字元線211接通，此通常是指位元單元的處於開路狀態下的讀取埠（open read port）。
在其中位元單元102-1儲存欲被讀出的邏輯0的實例中，如上所述，節點213處於LOW且節點215處於HIGH。這樣一來，由電晶體M1 及M2 構成的第一反相器的輸出（即，節點215）處於HIGH。因此，讀取驅動電晶體M7 因電晶體M7 的閘極綁定至節點215而被接通。接著形成放電路徑287，以使得放電路徑287：從經預充電讀取位元線102-7、經由讀取電晶體M8及讀取驅動電晶體M7 、並通往接地（203）。由於讀取位元線102-7被預充電至Vdd且讀取驅動電晶體M7 的源極被耦合至接地，因此這種放電路徑287可與讀取位元線102-7上所呈現的從Vdd放電至接地的變化的電壓準位的速率相關聯。所屬領域中的普通技術人員應理解，這種“放電”速率通常被稱作位元單元102-1的Ion 。
在其中位元單元102-1儲存欲被讀出的邏輯1的另一實例中，節點213處於HIGH且節點215處於LOW。讀取驅動電晶體M7 相應地因電晶體M7 的閘極綁定至節點215而被斷開。這樣一來，讀取電晶體M8 會從接地（203）斷開，並且進行浮動。在某些實施例中，接著形成洩漏路徑289，以使得洩漏路徑289：從讀取位元線102-7、經由讀取電晶體M8 （的閘極）、並通往讀取字元線211。由於讀取位元線102-7及讀取字元線211均被預充電至Vdd，因此這種洩漏路徑289可與讀取位元線102-7上所呈現的變化的電壓準位的速率相關聯，所述變化的電壓準位圍繞Vdd變化（例如，相對於Vdd略微放電）。所屬領域中的普通技術人員應理解，這種“洩漏”速率通常被稱作位元單元102-1的Ioff ，其中，在某些實施例中，Ioff 的電流準位實質上低於Ion 的電流準位。
當位元單元102-1中所呈現的資料位元被讀出時，無論所述資料位元的邏輯狀態如何，讀取位元線102-7均會被配置成充電至Vdd（即，處於HIGH）。這樣一來，重新參照圖2B，開關電路220被接通，這使得讀取位元線102-7能夠連接至節點X。如上所述，在讀取位元線102-7被置位至HIGH之前、的同時、或之後，全域致能信號281會從LOW轉變至HIGH，這會使得接通備用電路250的電晶體M14 。更具體來說，由於電流追蹤電路240的NMOS電晶體（例如，M12 、M13 等）是由Vdd（201）進行閘極控制，因此NMOS電晶體M12 及M13 已被接通。因此，會形成“電流追蹤”路徑291、及流經電流追蹤路徑291的電流。在某些實施例中，這種電流被稱作參考電流Iref 。並且Iref 的電流準位是基於電流追蹤電路240中所包含的電晶體的數目、電流追蹤電路240的電晶體中的每一者的電阻值、及節點Y處的電壓準位（即，參考電壓準位）而確定。在某些實施例中，Iref 的電流準位在形成放電路徑287及洩漏路徑289時分別追蹤Ion 及Ioff 的電流準位，以下將對其予以進一步詳細闡述。
如上所述，在某些實施例中，喚醒電路260的電晶體M15 接收短脈衝信號285以迅速接通電流鏡電路230的電晶體M10 及M11 並隨後使電晶體M10 及M11 浮動，這會使節點Y處的電壓準位（即，參考電壓準位）突然下拉至接地，並接著逐漸爬升至Vdd的約70%。更具體來說，參考電壓準位的“Vdd的70%”可使用第一電壓參考201通過電晶體M11 （及/或電晶體M10 ）而得到自平衡，以對電晶體M10 及M11 的突然拉動的閘極電壓逐漸充電。在某些實施例中，Vdd的70%可基於相對於Vdd的電壓降（voltage drop）而確定，所述電壓降大約為電晶體M11 的閾值電壓，即，參考電壓準位 = Vdd – 電晶體M11 的閾值電壓。因此，參考電壓準位的這種Vdd的70%僅為實例。當具有不同閾值電壓或裝置特性的電晶體或裝置取代電晶體M11 時，參考電壓準位可相應地變化。在某些實施例中，一旦參考電壓準位達到自平衡準位（例如，約Vdd的70%），電流追蹤電路240被偏置於自平衡參考電壓準位，且電流追蹤路徑291上所呈現的Iref 可動態地追蹤Ion 及Ioff 。例如，當讀取位元線102-7上所呈現Ion （即，形成放電路徑287）時，Iref 的電流準位可總是低於Ion 的電流準位，並相對於Ion 的電流準位保持實質上恒定的差值（ΔI1 ）（如圖3所示302中所示）。這是因為在某些實施例中，電流追蹤電路240的所述一個或多個電晶體（M12 及M13 ）在結構（例如，通道、閘電極、閘極氧化物等的實體尺寸）、裝置輪廓（例如，用於閘電極、閘極氧化物的材料、汲極/源極的摻雜濃度/輪廓等）等方面上各自實質上相同於讀取驅動電晶體M7 及讀取電晶體M8 ，因此位元單元102-1的電晶體M7 及M8 的電阻值與追蹤電路240的電晶體M12 及M13 實質上彼此相同。此外，Ion 對應於在Vdd與接地之間變化的放電速率；且Iref 對應於在參考電壓準位（例如，Vdd的約70%）與接地之間變化的速率。基於歐姆定律（Ohm’s Law），Ion 及Iref 的電流準位可保持實質上相似於圖3所示所說明實施例302，其中ΔI1 保持實質上恒定。相似地，當讀取位元線102-7上呈現Ioff （即，形成洩漏路徑289）時，Iref 的電流準位可總是高於Ioff 的電流準位，並相對於Ioff 的電流準位保持實質上恒定的差值（ΔI2 ）（如圖3所示304中所示）。
儘管追蹤電路240（圖2B）被配置成使Iref 的電流準位總是夾在Ion 的電流準位與Ioff 的電流準位之間並維持相應的恒定差值（ΔI1 及ΔI2 ），然而，在某些替代性實施例中，Iref 與Ion 或Ioff 之間的電流準位差值可因各種原因而經歷改變。舉例來說，當記憶體裝置100老化時，所述電流準位差值可相應地改變。然而，根據本發明的各種實施例，應注意，Iref 的電流準位可總是夾在Ion 的電流準位與Ioff 的電流準位之間。
儘管圖2B所示所說明實施例示出追蹤電路240包括與電晶體M7 及M8 實質上相同的2個串聯耦合的電晶體M12 及M13 ，然而應理解，追蹤電路240中可包括任何所期望數目的電晶體以提供Iref 的相應電流準位。舉例來說，當追蹤電路240包括各自與電晶體M7 及M8 實質上相同的4個串聯耦合的電晶體時，Iref 的電流準位可為Ion 的電流準位的約二分之一。再舉例來說，當追蹤電路240包括各自與電晶體M7 及M8 實質上相同的8個串聯耦合的電晶體時，Iref 的電流準位可為Ion 的電流準位的四分之一。
一旦在電流追蹤路徑291上提供“自追蹤（self-tracked）”Iref ，在某些實施例中，電流鏡電路230的電晶體M11便會將Iref 反射至電流鏡電路230的電晶體M10 。這種經反射的Iref 接著被經由已開啟的開關電路220而提供至讀取位元線102-7。此外，經由讀取位元線102-7（圖1）而與位元單元102-1及子參考電路104A耦合的感測放大器106A使用Iref 的電流準位來區分Ion 及Ioff 以確定資料位元的邏輯狀態。舉例來說，當Ion 及Iref 分別呈現於及反射於讀取位元線102-7上時，感測放大器106A判斷Ion 的電流準位是否高於Iref 的電流準位。在某些實施例中，因應於Ion 的電流準位高於Iref 的電流準位，感測放大器106A可確定出位元單元102-1中所儲存的資料位元的邏輯狀態為邏輯0。相似地，當Ioff 及Iref 分別呈現於及反射於讀取位元線102-7上時，感測放大器106A判斷Ioff 的電流準位是否低於Iref 的電流準位。在某些實施例中，因應於Ioff 的電流準位低於Iref 的電流準位，感測放大器106A可確定出位元單元102-1中所儲存的資料位元的邏輯狀態為邏輯1。
圖4說明根據各種實施例的用於使用第二記憶體陣列中所包含的參考列從第一記憶體陣列讀出資料位元的方法400的流程圖。在各種實施例中，通過圖1至圖3中所說明的相應元件來執行方法400的各操作。為論述起見，將結合圖1至圖3來闡述方法400的以下實施例。方法400的所說明實施例僅為實例。因此，應理解，在依然處於本發明的範圍內的同時，可對各種操作中的任一種進行省略、重新排序、及/或添加。
方法400以操作402為開始，在操作402中，根據各種實施例，當欲讀出儲存在單端儲存位元單元中的資料位元的邏輯狀態時，在與所述單端儲存位元單元耦合的讀取位元線（RBL）上提供放電電流或洩漏電流。相依於所述邏輯狀態，在單端儲存位元單元（例如，102-1）的讀取位元線（例如，102-7）上呈現放電電流（即，Ion ）或洩漏電流（即，Ioff ）。舉例來說，當資料位元的邏輯狀態處於第一邏輯狀態（例如，邏輯0）時，形成放電路徑（例如，287）並因此在讀取位元線102-7上呈現Ion ；如上所述，當資料位元的邏輯狀態處於第二邏輯狀態（例如，邏輯1）時，形成洩漏路徑（例如，289）且因此在讀取位元線102-7上呈現Ioff 。
方法400繼續至操作404，在操作404中，根據各種實施例，通過與單端儲存位元單元耦合的參考電路來產生及提供自追蹤參考電流（Iref ）。繼續使用以上實例，通過子參考電路104A提供自追蹤Iref 並接著通過電流鏡電路230將自追蹤Iref 反射至讀取位元線102-7。在某些實施例中，儘管單端儲存位元單元102-1是在寬的操作視窗範圍內得到存取，然而Iref 的電流準位總是低於Ion 的電流準位且高於Ioff 的電流準位，以使得Iref 可對放電電流（Ion ）及洩漏電流（Ioff ）進行自追蹤。
方法400繼續至操作406，在操作406中，根據各種實施例，經由讀取位元線而與單端儲存位元單元及參考電路耦合的感測放大器（例如，106A）通過使用Iref 的電流準位及Ion 或Ioff 的電流準位來讀出資料位元的邏輯狀態。如上所述，舉例來說，感測放大器106A在Ion 的電流準位高於Iref 的電流準位時讀出邏輯0，且在Ioff 的電流準位低於Iref 時讀出邏輯1。
在一實施例中，公開一種記憶體裝置。所述記憶體裝置包括：儲存單元，用以儲存資料位元，所述儲存單元包括至少一個讀取電晶體，所述至少一個讀取電晶體用以當所述資料位元被讀取時形成放電路徑或洩露路徑；導電線，耦合至所述讀取電晶體；以及至少一個第一追蹤電晶體，耦合至所述導電線，且用以提供具有第一電流準位的第一電流信號，所述第一電流準位追蹤第二電流信號的第二電流準位，其中所述第二電流信號是在形成所述放電路徑及所述洩露路徑中的一者時提供，且其中所述第一電流信號及所述第二電流信號用於確定所述資料位元的邏輯狀態。在一些實施例中，所述第一電流信號流經所述導電線，且所述第二電流信號流經所述讀取電晶體及所述導電線。
在一些實施例中，所述儲存單元包括單端儲存單元。
在一些實施例中，所述導電線包括讀取位元線（RBL）。
在一些實施例中，所述讀取電晶體及所述第一追蹤電晶體彼此實質上相同。
在一些實施例中，當提供所述第一電流信號時，所述第一追蹤電晶體被偏置於自平衡參考電壓，所述自平衡參考電壓約為相對於被施加至所述記憶體裝置的電源電壓的閾值電壓降。
在一些實施例中，所述第二電流信號當形成所述放電路徑時包括放電電流信號、而當形成洩露路徑時包括洩露電流信號。
在一些實施例中，所述記憶體裝置進一步包括：感測放大器，經由所述導電線耦合至所述儲存單元及所述第一追蹤電晶體，且用以在所述第一電流準位低於所述第二電流準位時將所述資料位元的所述邏輯狀態確定為第一邏輯狀態、而在所述第一電流準位高於所述第二電流準位時將所述資料位元的所述邏輯狀態確定為第二邏輯狀態。
在一些實施例中，所述記憶體裝置進一步包括：一個或多個追蹤電晶體，串聯耦合至所述第一追蹤電晶體，且分別與所述讀取電晶體實質上相同以確保當所述第二電流信號包括放電電流信號時所述第一電流準位低於所述第二電流準位、且當所述第二電流信號包括洩露電流信號時所述第一電流準位高於所述第二電流準位。
在一些實施例中，所述第一電流信號的所述電流準位與所述第二電流信號的所述電流準位相隔實質上恒定的差值。
在另一實施例中，一種記憶體裝置包括：儲存單元，用以儲存資料位元並包括至少一個讀取電晶體，所述至少一個讀取電晶體用以當所述資料位元被讀取時形成放電路徑或洩露路徑；讀取位元線（RBL），耦合至所述至少一個讀取電晶體；以及參考電路，包括多個串聯耦合的追蹤電晶體，其中所述串聯耦合的追蹤電晶體耦合至所述讀取位元線且用以提供具有第一電流準位的第一電流信號，所述第一電流準位追蹤第二電流信號的第二電流準位，其中所述第二電流信號是在形成所述放電路徑及所述洩露路徑中的一者時提供，且其中所述第一電流信號及所述第二電流信號用於確定所述資料位元的邏輯狀態。
在一些實施例中，所述儲存單元包括單端儲存單元。
在一些實施例中，所述讀取電晶體及所述串聯耦合的追蹤電晶體彼此實質上相同。
在一些實施例中，當提供所述第一電流信號時，所述串聯耦合的追蹤電晶體被偏置於自平衡參考電壓，所述自平衡參考電壓約為相對於被施加至所述記憶體裝置的電源電壓的閾值電壓降。
在一些實施例中，所述第二電流信號當形成所述放電路徑時包括放電電流信號、而當形成所述洩露路徑時包括洩露電流信號。
在一些實施例中，所述記憶體裝置進一步包括：感測放大器，經由所述導電線耦合至所述儲存單元及所述串聯耦合的追蹤電晶體，且用以在所述第一電流準位低於所述第二電流準位時將所述資料位元的所述邏輯狀態確定為第一邏輯狀態、而在所述第一電流準位高於所述第二電流準位時將所述資料位元的所述邏輯狀態確定為第二邏輯狀態。
在一些實施例中，所述第一電流信號的所述電流準位與所述第二電流信號的所述電流準位相隔實質上恒定的差值。
在又一實施例中，一種操作記憶體裝置的方法包括：從所述記憶體裝置的儲存單元提供放電電流信號或洩露電流信號；產生參考電流信號，所述參考電流信號追蹤所述放電電流信號及所述洩露電流信號；以及使用所述參考電流信號、以及所述放電電流信號或所述洩露電流信號來確定儲存在所述儲存單元中的資料位元的邏輯狀態。
在一些實施例中，所述放電電流信號的電流準位及所述洩露電流信號的電流準位各自與所述參考電流信號的電流準位相隔實質上恒定的差值。
在一些實施例中，所述儲存單元包括單端儲存單元。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明實施例的各個方面。所屬領域中的技術人員應知，他們可容易地使用本發明實施例作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明實施例的精神及範圍，而且他們可在不背離本發明實施例的精神及範圍的條件下對其作出各種改變、代替、及變更。
100‧‧‧記憶體裝置
102‧‧‧記憶體陣列
102-1‧‧‧位元單元/單端儲存位元單元
102-2、102-3、102-4‧‧‧位元單元
102-7、102-9‧‧‧位元線（BL）/讀取位元線（RBL）
104‧‧‧參考電路
104A、104B‧‧‧子參考電路
106‧‧‧輸入/輸出電路
106A、106B‧‧‧感測放大器
108‧‧‧解碼器
120‧‧‧控制邏輯電路
201‧‧‧第一電壓參考/Vdd
203‧‧‧第二電壓參考/電壓參考/接地
205‧‧‧寫入字元線
207‧‧‧寫入位元線
209‧‧‧寫入位條線
211‧‧‧讀取字元線
213、215‧‧‧節點
220‧‧‧開關電路
222、274‧‧‧反相器
230‧‧‧電流鏡電路
240‧‧‧追蹤電路/電流追蹤電路
250‧‧‧備用電路
260‧‧‧喚醒電路
270‧‧‧脈衝產生電路
272‧‧‧NAND邏輯閘
281‧‧‧信號/全域致能信號/全域信號
283‧‧‧信號/全域禁能信號/全域信號
285‧‧‧信號/短脈衝信號
287‧‧‧放電路徑
289‧‧‧洩漏路徑
291‧‧‧電流追蹤路徑
302、304‧‧‧實施例
402、404、406‧‧‧操作
A、B‧‧‧行
a、b‧‧‧列
Ioff‧‧‧洩漏電流/斷開電流
Ion‧‧‧放電電流/接通電流
Iref‧‧‧參考電流/自追蹤參考電流
M1、M3‧‧‧電晶體/上拉電晶體
M2、M4‧‧‧電晶體/下拉電晶體
M5、M6‧‧‧電晶體/存取電晶體
M7‧‧‧電晶體/讀取驅動電晶體
M8‧‧‧電晶體/讀取電晶體
M9、M14、M15‧‧‧電晶體
M10、M11‧‧‧電晶體/共閘電晶體
M12、M13‧‧‧電晶體/NMOS電晶體
X、Z‧‧‧節點
Y‧‧‧共用節點
ΔI1、ΔI2‧‧‧差值
WWL‧‧‧寫入字元線
RWL‧‧‧讀取字元線
WBBL‧‧‧寫入位條線
RBL‧‧‧讀取位元線
WBL‧‧‧寫入位元線
圖1說明根據某些實施例的包括與參考電路耦合的記憶體陣列的記憶體裝置的示例性方塊圖。 圖2A及圖2B分別說明根據某些實施例的圖1所示記憶體陣列的位元單元及參考電路的子參考電路的示例性電路圖。 圖3分別說明根據某些實施例的當存取圖1所示記憶體裝置100時放電電流（Ion ）的、洩漏電流（Ioff ）的、及參考電流（Iref ）的示例性電流準位。 圖4說明根據各種實施例的用於操作圖1所示記憶體裝置的方法的流程圖。

Claims (1)

  1. 一種記憶體裝置，其特徵在於，包括： 記憶體陣列，包括用以儲存資料位元的至少一個位元單元； 追蹤電路，耦合至所述記憶體陣列，並用以回應於時鐘信號的第一時序邊緣來提供致能信號，其中所述致能信號模仿在所述記憶體陣列中傳播的電信號路徑；以及 控制邏輯電路，包括耦合至所述追蹤電路的時序控制引擎，其中所述時序控制引擎用以在所述時鐘信號的第二時序邊緣與所述致能信號的第三時序邊緣之間選擇較快的時序邊緣來終止所述位元單元的正在進行的操作。
TW106110324A 2016-11-30 2017-03-28 記憶體裝置 TWI700706B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662428469P 2016-11-30 2016-11-30
US62/428,469 2016-11-30
US15/429,082 2017-02-09
US15/429,082 US9947389B1 (en) 2016-11-30 2017-02-09 Single ended memory device

Publications (2)

Publication Number Publication Date
TW201822201A true TW201822201A (zh) 2018-06-16
TWI700706B TWI700706B (zh) 2020-08-01

Family

ID=61872616

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106110324A TWI700706B (zh) 2016-11-30 2017-03-28 記憶體裝置

Country Status (3)

Country Link
US (1) US9947389B1 (zh)
CN (1) CN108122574B (zh)
TW (1) TWI700706B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109859791B (zh) * 2019-01-31 2020-08-28 西安微电子技术研究所 一种全隔离结构9管sram存储单元及其读写操作方法
CN109920454B (zh) * 2019-03-26 2021-04-13 上海华力集成电路制造有限公司 单端操作的灵敏放大器
US10964380B1 (en) * 2020-02-06 2021-03-30 Qualcomm Incorporated Integrated device comprising memory bitcells comprising shared preload line and shared activation line
US11636896B2 (en) * 2020-06-30 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit and method of forming the same
US12132081B2 (en) * 2021-12-08 2024-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor cells for longer channel transistors

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815434A (en) * 1995-09-29 1998-09-29 Intel Corporation Multiple writes per a single erase for a nonvolatile memory
US7328413B2 (en) * 2005-02-25 2008-02-05 Purdue Research Foundation Method and circuit for reducing leakage and increasing read stability in a memory device
US7463067B2 (en) * 2005-09-30 2008-12-09 Stmicroelectronics S.R.L. Switch block for FPGA architectures
US7400545B2 (en) * 2006-08-31 2008-07-15 Freescale Semiconductor, Inc. Storage circuit with efficient sleep mode and method
US7417469B2 (en) * 2006-11-13 2008-08-26 International Business Machines Corporation Compensation for leakage current from dynamic storage node variation by the utilization of an automatic self-adaptive keeper
US9024761B2 (en) * 2009-03-17 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for persistent ID flag for RFID applications
US8803474B2 (en) * 2009-03-25 2014-08-12 Qualcomm Incorporated Optimization of wireless power devices
US8125842B2 (en) * 2009-03-31 2012-02-28 Agere Systems Inc. Tracking circuit for reducing faults in a memory
US20100284210A1 (en) * 2009-05-05 2010-11-11 Broadcom Corporation One-time programmable memory cell
US8279693B2 (en) * 2010-04-09 2012-10-02 Qualcomm Incorporated Programmable tracking circuit for tracking semiconductor memory read current
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8934308B2 (en) * 2011-10-14 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking bit cell
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8570789B2 (en) * 2011-12-22 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM timing tracking circuit
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US9129680B2 (en) * 2012-09-18 2015-09-08 Microchip Technology Incorporated Self-biasing multi-reference
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
GB2510828B (en) * 2013-02-13 2015-06-03 Surecore Ltd Single wordline low-power SRAM cells
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9047930B2 (en) * 2013-07-26 2015-06-02 International Business Machines Corporation Single-ended low-swing power-savings mechanism with process compensation
US9564193B2 (en) * 2013-09-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit to generate a sense amplifier enable signal
US9129707B2 (en) 2013-10-02 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM with dummy read recovery
US8953380B1 (en) * 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9239586B2 (en) * 2013-12-04 2016-01-19 Industrial Technology Research Institute Leakage-current start-up reference circuit
CN104637530B (zh) * 2014-04-17 2017-10-24 清华大学 一种冗余结构随机访问存储器
US10431295B2 (en) 2014-05-30 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9281056B2 (en) 2014-06-18 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of using the same
US9218872B1 (en) 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same
US9455025B2 (en) 2014-06-27 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9564211B2 (en) 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same
US9318200B2 (en) * 2014-08-11 2016-04-19 Micron Technology, Inc. Methods and apparatuses including a string of memory cells having a first select transistor coupled to a second select transistor
US20160064059A1 (en) * 2014-09-02 2016-03-03 Masahiro Takahashi Semiconductor memory device
US9418761B2 (en) * 2014-12-12 2016-08-16 Intel Corporation Apparatus for boosting source-line voltage to reduce leakage in resistive memories
US10431269B2 (en) * 2015-02-04 2019-10-01 Altera Corporation Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration
RU2681344C1 (ru) * 2015-03-09 2019-03-06 Тосиба Мемори Корпорейшн Полупроводниковое запоминающее устройство
US9934833B2 (en) * 2015-03-24 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having tracking circuit including series-connected transistors
KR20170022633A (ko) * 2015-08-21 2017-03-02 에스케이하이닉스 주식회사 메모리 시스템

Also Published As

Publication number Publication date
US9947389B1 (en) 2018-04-17
CN108122574A (zh) 2018-06-05
CN108122574B (zh) 2023-10-13
TWI700706B (zh) 2020-08-01

Similar Documents

Publication Publication Date Title
US10685704B2 (en) Static random access memory circuit
US9767893B2 (en) Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage
US8077530B2 (en) Semiconductor memory device
US7466604B2 (en) SRAM voltage control for improved operational margins
TWI700706B (zh) 記憶體裝置
US9111638B2 (en) SRAM bit cell with reduced bit line pre-charge voltage
US8947970B2 (en) Word line driver circuits and methods for SRAM bit cell with reduced bit line pre-charge voltage
JP2008176910A (ja) 半導体記憶装置
US8964451B2 (en) Memory cell system and method
JP2004079141A (ja) 半導体メモリ装置
US9728272B2 (en) Semiconductor device, test program, and test method
US20090129191A1 (en) Structure for SRAM voltage control for improved operational margins
US9947392B1 (en) Memory device sensing circuit
US8854902B2 (en) Write self timing circuitry for self-timed memory
TW201830396A (zh) 具有確定的時間視窗的記憶體裝置
JP2008047180A (ja) 半導体記憶装置
CN117616501A (zh) 单端存储器
US9679636B2 (en) Memory architecture
TWI808737B (zh) 記憶體裝置及其操作方法以及記憶體系統