JP2023034938A - フリップフロップ回路、半導体集積回路装置、及び車両 - Google Patents

Abstract

【課題】フリップフロップ回路において、回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制しつつソフトエラー耐性を向上させる。【解決手段】フリップフロップ回路（１０１）は、マスターラッチ（ＭＬ１Ａ）と、スレーブラッチ（ＳＬ１Ａ）と、を備える。マスターラッチ（ＭＬ１Ａ）に含まれる第１トライステートインバータ（ＴＳ１）に第１配線Ｌ１を追加し、スレーブラッチ（ＳＬ１Ａ）に含まれる第２トライステートインバータ（ＴＳ２）に第２配線Ｌ２を追加する。【選択図】図２

Description

本明細書中に開示されている発明は、フリップフロップ回路並びにフリップフロップ回路を備える半導体集積回路装置及び車両に関する。

自動車の電気／電子システムに関する機能安全についてＩＳＯ２６２６２が規格化され、車両に搭載される半導体集積回路装置における信頼性の要求水準が高まっている。

半導体集積回路装置に含まれるフリップフロップ回路の信頼性を低下させる原因として、ソフトエラーが注目されている。ソフトエラーは、半導体集積回路装置に放射線が通過又は衝突することにより電子正孔対が生成され、一時的に記憶素子の保持値が反転することで発生する。

特開２０２１－６１５１８号公報

フリップフロップ回路のソフトエラー対策としては、フリップフロップ回路を三重化し、それぞれのフリップフロップ回路に多数決回路を接続した構成である冗長化フリップフロップ回路が一般的である。冗長化フリップフロップ回路では、３つのフリップフロップ回路のうち、１つにソフトエラーによる出力反転が生じても、残りの２つが正しい出力値を保持していれば、多数決回路の多数決によって正しい信号が出力される。

しかしながら、冗長化フリップフロップ回路は、単一のフリップフロップ回路と比較して、回路面積、遅延時間、及び消費電力がそれぞれ大幅に増加する。つまり、冗長化フリップフロップ回路は、回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドが大きいという問題を有する。

なお、特許文献１で開示されているフリップフロップ回路は、マスターラッチ回路からの出力データと、２つのスレーブラッチ回路からの２つの出力データに基づき多数決でフリップフロップ回路の出力データを生成することで、ソフトエラー耐性を向上させている。特許文献１で開示されているフリップフロップ回路は、上記の冗長化フリップフロップ回路と比較して、回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制することができる。しかしながら、特許文献１で開示されているフリップフロップ回路は、回路面積、遅延時間、及び消費電力それぞれのオーバーヘッド抑制に関して改善の余地がある。また、特許文献１で開示されているフリップフロップ回路は、クロック停止状態でしかソフトエラーの検出及び訂正を行うことができない。

本明細書中に開示されているフリップフロップ回路は、マスターラッチと、スレーブラッチと、を備える。前記マスターラッチは、第１インバータと、前記第１インバータの出力端に入力端が接続され、前記第１インバータの入力端に出力端が接続されるように構成される第１トライステートインバータと、を備える。前記スレーブラッチは、第２インバータと、前記第２インバータの出力端に入力端が接続され、前記第２インバータの入力端に出力端が接続されるように構成される第２トライステートインバータと、を備える。前記第１トライステートインバータは、クロック信号がゲート入力されるように構成される第１ＮＭＯＳトランジスタと、前記クロック信号の反転信号である反転クロック信号がゲート入力されるように構成される第１ＰＭＯＳトランジスタと、を備える。前記第２トライステートインバータは、前記クロック信号がゲート入力されるように構成される第２ＰＭＯＳトランジスタと、前記反転クロック信号がゲート入力されるように構成される第２ＮＭＯＳトランジスタと、を備える。前記フリップフロップ回路は、前記第１ＰＭＯＳトランジスタのソースと前記第１ＮＭＯＳトランジスタのソースとを接続するように構成される第１配線と、前記第２ＰＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースとを接続するように構成される第２配線との少なくとも一方を備える。

本明細書中に開示されている半導体集積回路装置は、上記構成のフリップフロップ回路を備える構成である。

本明細書中に開示されている車両は、上記構成の半導体集積回路装置を備える構成である。

本明細書中に開示されているフリップフロップ回路、半導体集積回路装置、及び車両によれば、回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制しつつソフトエラー耐性を向上させることができる。

図１は、一般的なフリップフロップ回路の構成例を示す図である。 図２は、第１実施形態に係るフリップフロップ回路の構成を示す図である。 図３Ａは、第２実施形態に係るフリップフロップ回路の構成を示す図である。 図３Ｂは、セット付の構造の回路の一構成例を示す図である。 図４は、第３実施形態に係るフリップフロップ回路の構成を示す図である。 図５は、第４実施形態に係るフリップフロップ回路の構成を示す図である。 図６は、第５実施形態に係るフリップフロップ回路の構成を示す図である。 図７は、スイッチング電源装置の概略構成を示す図である。 図８は、車両の外観図である。

本明細書において、ＭＯＳトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳトランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

＜一般的なフリップフロップ回路＞
本発明の実施形態について説明する前に一般的なフリップフロップ回路について説明する。図１は、一般的なフリップフロップ回路の構成例を示す図である。

図１に示す一般的なフリップフロップ回路１００（以下「フリップフロップ回路１００」という）はＤ型フリップフロップ回路である。フリップフロップ回路１００は、、インバータＩＮＶ０、ＩＮＶ１、ＩＮＶ２、及びＩＮＶ５と、トランスミッションゲートＴＧ１及びＴＧ２と、マスターラッチＭＬ１と、スレーブラッチＳＬ１と、を備える。

インバータＩＮＶ０及びＩＮＶ１は、２段に直列接続され、入力クロック信号ＣＰからクロック信号ＣＬＫと、クロック信号ＣＬＫの反転信号である反転クロック信号バーＣＬＫを生成する。インバータＩＮＶ０は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ０及びＮＭＯＳトランジスタｎ０を備える。インバータＩＮＶ１は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ１及びＮＭＯＳトランジスタｎ１を備える。なお、基準電位は電源電位ＶＣより低い電位である。

インバータＩＮＶ２は、データ信号Ｄからデータ信号Ｄの反転信号を生成する。インバータＩＮＶ２は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ２及びＮＭＯＳトランジスタｎ２を備える。

データ信号Ｄの反転信号は、トランスミッションゲートＴＧ１の入力端に供給される。トランスミッションゲートＴＧ１の出力端は、マスターラッチＭＬ１の入力端に接続される。

トランスミッションゲートＴＧ１は、クロック信号ＣＬＫがＬＯＷレベルであるときにオン状態となり、クロック信号ＣＬＫがＨＩＧＨレベルであるときにオフ状態となるスイッチ回路である。トランスミッションゲートＴＧ１は、ＰＭＯＳトランジスタｐ３及びＮＭＯＳトランジスタｎ３を備える。ＰＭＯＳトランジスタｐ３のソース及びドレインの一方はトランスミッションゲートＴＧ１の入力端になり、他方はトランスミッションゲートＴＧ１の出力端になる。ＮＭＯＳトランジスタｎ３のソース及びドレインの一方はトランスミッションゲートＴＧ１の入力端になり、他方はトランスミッションゲートＴＧ１の出力端になる。

マスターラッチＭＬ１の詳細については後述する。

マスターラッチＭＬ１の出力端は、トランスミッションゲートＴＧ２の入力端に接続される。トランスミッションゲートＴＧ２の出力端は、スレーブラッチＳＬ１の入力端に接続される。

トランスミッションゲートＴＧ２は、クロック信号ＣＬＫがＨＩＧＨレベルであるときにオン状態となり、クロック信号ＣＬＫがＬＯＷレベルであるときにオフ状態となるスイッチ回路である。トランスミッションゲートＴＧ２は、ＰＭＯＳトランジスタｐ７及びＮＭＯＳトランジスタｎ７を備える。ＰＭＯＳトランジスタｐ７のソース及びドレインの一方はトランスミッションゲートＴＧ２の入力端になり、他方はトランスミッションゲートＴＧ２の出力端になる。ＮＭＯＳトランジスタｎ７のソース及びドレインの一方はトランスミッションゲートＴＧ２の入力端になり、他方はトランスミッションゲートＴＧ２の出力端になる。

スレーブラッチＳＬ１の詳細については後述する。

インバータＩＮＶ５は、スレーブラッチＳＬ１の出力信号を反転した信号Ｑを出力する。インバータＩＮＶ５は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ１１及びＮＭＯＳトランジスタｎ１１を備える。

マスターラッチＭＬ１は、インバータＩＮＶ３と、トライステートインバータＴＳ１と、を備える。マスターラッチＭＬ１は、マスターラッチＭＬ１に入力される信号を保持する。

インバータＩＮＶ３の入力端及びトライステートインバータＴＳ１の出力端は、マスターラッチＭＬ１の入力端になる。インバータＩＮＶ３の出力端及びトライステートインバータＴＳ１の入力端は、マスターラッチＭＬ１の出力端になる。

インバータＩＮＶ３は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ４及びＮＭＯＳトランジスタｎ４を備える。

トライステートインバータＴＳ１は、クロック信号ＣＬＫがＨＩＧＨレベルであるときに、インバータＩＮＶ３の出力信号を反転した信号を出力し、クロック信号ＣＬＫがＬＯＷレベルであるときに、出力がハイインピーダンス状態になる。トライステートインバータＴＳ１は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ５、ＰＭＯＳトランジスタｐ６、ＮＭＯＳトランジスタｎ５、及びＮＭＯＳトランジスタｎ６を備える。ＰＭＯＳトランジスタｐ５及びＮＭＯＳトランジスタｎ６の各ゲートにインバータＩＮＶ３の出力信号が供給され、ＰＭＯＳトランジスタｐ６のゲートに反転クロック信号バーＣＬＫが供給され、ＮＭＯＳトランジスタｎ５のゲートにクロック信号ＣＬＫが供給される。

スレーブラッチＳＬ１は、インバータＩＮＶ４と、トライステートインバータＴＳ２と、を備える。スレーブラッチＳＬ１は、スレーブラッチＳＬ１に入力される信号を保持する。

インバータＩＮＶ４の入力端及びトライステートインバータＴＳ２の出力端は、スレーブラッチＳＬ１の入力端になる。インバータＩＮＶ４の出力端及びトライステートインバータＴＳ２の入力端は、スレーブラッチＳＬ１の出力端になる。

インバータＩＮＶ４は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ８及びＮＭＯＳトランジスタｎ８を備える。

トライステートインバータＴＳ２は、クロック信号ＣＬＫがＬＯＷレベルであるときに、インバータＩＮＶ４の出力信号を反転した信号を出力し、クロック信号ＣＬＫがＨＩＧＨレベルであるときに、出力がハイインピーダンス状態になる。トライステートインバータＴＳ２は、電源電位ＶＣ側から基準電位側に向かって順に直列接続されているＰＭＯＳトランジスタｐ９、ＰＭＯＳトランジスタｐ１０、ＮＭＯＳトランジスタｎ９、及びＮＭＯＳトランジスタｎ１０を備える。ＰＭＯＳトランジスタｐ９及びＮＭＯＳトランジスタｎ１０の各ゲートにインバータＩＮＶ４の出力信号が供給され、ＰＭＯＳトランジスタｐ１０のゲートにクロック信号ＣＬＫが供給され、ＮＭＯＳトランジスタｎ９のゲートに反転クロック信号バーＣＬＫが供給される。

＜第１実施形態に係るフリップフロップ回路＞
図２は、第１実施形態に係るフリップフロップ回路の構成例を示す図である。

図２に示す第１実施形態に係るフリップフロップ回路１０１（以下「フリップフロップ回路１０１」という）はＤ型フリップフロップ回路である。フリップフロップ回路１０１は、フリップフロップ回路１００においてマスターラッチＭＬ１をマスターラッチＭＬ１Ａに置換し、スレーブラッチＳＬ１をスレーブラッチＳＬ１Ａに置換した構成である。

マスターラッチＭＬ１Ａは、マスターラッチＭＬ１内のトライステートインバータＴＳ１に配線Ｌ１が追加された構成である。配線Ｌ１は、ＰＭＯＳトランジスタｐ６のソースとＮＭＯＳトランジスタｎ５のソースとを接続するように構成される。放射線に対して脆弱であるトライステートインバータＴＳ１に配線Ｌ１を追加することで、ＰＭＯＳトランジスタｐ６のソースとＮＭＯＳトランジスタｎ５とが並列接続となり、トライステートインバータＴＳ１の出力に流れ出る電流量が増加する。つまり、配線Ｌ１の追加により、トライステートインバータＴＳ１の駆動力が向上する。トライステートインバータＴＳ１の駆動力が向上することによって、トライステートインバータＴＳ１の放射線に対する脆弱性が改善され、マスターラッチＭＬ１Ａに対する放射線の影響を抑制することができる。

スレーブラッチＳＬ１Ａは、スレーブラッチＳＬ１内のトライステートインバータＴＳ２に配線Ｌ２が追加された構成である。配線Ｌ２は、ＰＭＯＳトランジスタｐ１０のソースとＮＭＯＳトランジスタｎ９のソースとを接続するように構成される。放射線に対して脆弱であるトライステートインバータＴＳ２に配線Ｌ２を追加することで、ＰＭＯＳトランジスタｐ１０のソースとＮＭＯＳトランジスタｎ９とが並列接続となり、トライステートインバータＴＳ２の出力に流れ出る電流量が増加する。つまり、配線Ｌ２の追加により、トライステートインバータＴＳ２の駆動力が向上する。トライステートインバータＴＳ２の駆動力が向上することによって、トライステートインバータＴＳ２の放射線に対する脆弱性が改善され、スレーブラッチＳＬ１Ａに対する放射線の影響を抑制することができる。

回路シミュレーションにより、フリップフロップ回路１０１のトライステートインバータＴＳ１及びＴＳ２の各出力箇所での臨界電荷量Ｑ_ｃｒｉｔは、フリップフロップ回路１００のトライステートインバータＴＳ１及びＴＳ２の各出力箇所での臨界電荷量Ｑ_ｃｒｉｔより大きいことが確認されている。つまり、配線Ｌ１及びＬ２の追加によってトライステートインバータＴＳ１及びＴＳ２の放射線に対する脆弱性が改善されることが、回路シミュレーションから確認されている。

また、フリップフロップ回路１０１は、フリップフロップ回路１００に配線Ｌ１及びＬ２のみを追加した構成であるので、冗長化フリップフロップ回路と比較して回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制することができる。

フリップフロップ回路１０１はフリップフロップ回路１００に配線Ｌ１及びＬ２の両方を追加した構成であるが、配線Ｌ１及びＬ２の片方のみを追加した構成にしてもよい。配線Ｌ１及びＬ２の片方のみを追加した構成であっても、フリップフロップ回路１００と比較してソフトエラー耐性を向上させることができると考えられる。

＜第２実施形態に係るフリップフロップ回路＞
図３Ａは、第２実施形態に係るフリップフロップ回路の構成例を示す図である。

図３Ａに示す第２実施形態に係るフリップフロップ回路１０２（以下「フリップフロップ回路１０２」という）はＤ型フリップフロップ回路である。フリップフロップ回路１０２は、フリップフロップ回路１００においてマスターラッチＭＬ１をマスターラッチＭＬ１Ｂに置換し、スレーブラッチＳＬ１をスレーブラッチＳＬ１Ｂに置換した構成である。

マスターラッチＭＬ１Ｂは、マスターラッチＭＬ１においてトライステートインバータＴＳ１をトライステートインバータＴＳ１’に置換した構成である。スレーブラッチＳＬ１Ｂは、スレーブラッチＳＬ１においてトライステートインバータＴＳ２をトライステートインバータＴＳ２’に置換した構成である。

トライステートインバータＴＳ１’は、トライステートインバータＴＳ１にＮＭＯＳトランジスタｎ１２が追加された構成である。ＮＭＯＳトランジスタｎ１２は、ＮＭＯＳトランジスタｎ５とＮＭＯＳトランジスタｎ６との間に設けられる。ＮＭＯＳトランジスタｎ１２のゲートにはインバータＩＮＶ３の出力信号が供給される。

トライステートインバータＴＳ２’は、トライステートインバータＴＳ２にＮＭＯＳトランジスタｎ１３が追加された構成である。ＮＭＯＳトランジスタｎ１３は、ＮＭＯＳトランジスタｎ９とＮＭＯＳトランジスタｎ１０との間に設けられる。ＮＭＯＳトランジスタｎ１３のゲートにはインバータＩＮＶ４の出力信号が供給される。

アルファ線照射試験によって、セット付又はリセット付の構造の回路の方がセット及びリセットを有さない構造の回路よりもソフトエラー耐性が高いことが分かっている。セット付又はリセット付の構造の回路の一例として、図３Ｂに示すセット付の構造の回路を挙げることができる。図３Ｂに示す回路は、ＰＭＯＳトランジスタＱ１～Ｑ３及びＮＭＯＳトランジスタＱ４～Ｑ６を備える。図３Ｂに示す回路は、セット信号ＳＥＴの反転信号である反転セット信号バーＳＥＴがＬＯＷレベルになると、ＰＭＯＳトランジスタＱ２がオンになりＮＭＯＳトランジスタＱ５がオフになってセットされる。

そこで、フリップフロップ回路１０２は、セット付又はリセット付の構造の回路に存在するＮＭＯＳトランジスタの直列接続を採用して、ソフトエラー耐性の向上を図っている。

ＮＭＯＳトランジスタｎ１２をＮＭＯＳトランジスタｎ５とＮＭＯＳトランジスタｎ６との間に設けることで、寄生バイポーラ効果によってトライステートインバータＴＳ１’の出力箇所と基準電位とが直接導通してしまうことを防止することができる。したがって、ＮＭＯＳトランジスタｎ１２をＮＭＯＳトランジスタｎ５とＮＭＯＳトランジスタｎ６との間に設けることで、寄生バイポーラ効果によるソフトエラーを抑制できると考えられる。また、ＮＭＯＳトランジスタｎ１３をＮＭＯＳトランジスタｎ９とＮＭＯＳトランジスタｎ１０との間に設けることで、寄生バイポーラ効果によってトライステートインバータＴＳ２’の出力箇所と基準電位とが直接導通してしまうことを防止することができる。したがって、ＮＭＯＳトランジスタｎ１３をＮＭＯＳトランジスタｎ９とＮＭＯＳトランジスタｎ１０との間に設けることで、寄生バイポーラ効果によるソフトエラーを抑制できると考えられる。

また、フリップフロップ回路１０２は、フリップフロップ回路１００にＮＭＯＳトランジスタｎ１２及びｎ１３のみを追加した構成であるので、冗長化フリップフロップ回路と比較して回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制することができる。

フリップフロップ回路１０２はフリップフロップ回路１００にＮＭＯＳトランジスタｎ１２及びｎ１３の両方を追加した構成であるが、ＮＭＯＳトランジスタｎ１２及びｎ１３の片方のみを追加した構成にしてもよい。ＮＭＯＳトランジスタｎ１２及びｎ１３の片方のみを追加した構成であっても、フリップフロップ回路１００と比較してソフトエラー耐性を向上させることができると考えられる。

＜第３実施形態に係るフリップフロップ回路＞
図４は、第３実施形態に係るフリップフロップ回路の構成例を示す図である。

図４に示す第３実施形態に係るフリップフロップ回路１０３（以下「フリップフロップ回路１０３」という）はＤ型フリップフロップ回路である。フリップフロップ回路１０３は、フリップフロップ回路１０２においてマスターラッチＭＬ１ＢをマスターラッチＭＬ１Ｃに置換し、スレーブラッチＳＬ１ＢをスレーブラッチＳＬ１Ｃに置換した構成である。

マスターラッチＭＬ１Ｃは、マスターラッチＭＬ１ＢにＰＭＯＳトランジスタｐ１２が追加された構成である。スレーブラッチＳＬ１Ｃは、スレーブラッチＳＬ１ＢにＰＭＯＳトランジスタｐ１３が追加された構成である。

ＰＭＯＳトランジスタｐ１２は、ＰＭＯＳトランジスタｐ４に並列接続される。ＰＭＯＳトランジスタｐ１２のゲートはトライステートインバータＴＳ１’の出力端に接続される。ＰＭＯＳトランジスタｐ１３は、ＰＭＯＳトランジスタｐ８に並列接続される。ＰＭＯＳトランジスタｐ１３のゲートはトライステートインバータＴＳ２’の出力端に接続される。

ＰＭＯＳトランジスタｐ１２を追加することで、マスターラッチＭＬ１Ｃの出力箇所に流入する電流量は、マスターラッチＭＬ１Ｂの出力箇所に流入する電流量よりも増加する。また、ＰＭＯＳトランジスタｐ１３を追加することで、スレーブラッチＳＬ１Ｃの出力箇所に流入する電流量は、スレーブラッチＳＬ１Ｂの出力箇所に流入する電流量よりも増加する。これにより、フリップフロップ回路１０３のソフトエラー耐性は、フリップフロップ回路１０２のソフトエラー耐性よりも向上する。

＜第４実施形態に係るフリップフロップ回路＞
図５は、第４実施形態に係るフリップフロップ回路の構成例を示す図である。

図５に示す第４実施形態に係るフリップフロップ回路１０４（以下「フリップフロップ回路１０４」という）はＤ型フリップフロップ回路である。フリップフロップ回路１０４は、フリップフロップ回路１００においてマスターラッチＭＬ１をマスターラッチＭＬ１Ｄに置換し、スレーブラッチＳＬ１をスレーブラッチＳＬ１Ｄに置換した構成である。

マスターラッチＭＬ１Ｄは、第１実施形態のマスターラッチＭＬ１Ａと第２実施形態のマスターラッチＭＬ１Ｂとを組み合わせた構成である。

スレーブラッチＳＬ１Ｄは、第１実施形態のスレーブラッチＳＬ１Ａと第２実施形態のスレーブラッチＳＬ１Ｂとを組み合わせた構成である。

フリップフロップ回路１０４は、フリップフロップ回路１０１と比較してソフトエラー耐性の更なる向上を図っている。

＜第５施形態に係るフリップフロップ回路＞
図６は、第５施形態に係るフリップフロップ回路の構成例を示す図である。

図６示す第５施形態に係るフリップフロップ回路１０５（以下「フリップフロップ回路１０５」という）はＤ型フリップフロップ回路である。フリップフロップ回路１０５は、フリップフロップ回路１００においてマスターラッチＭＬ１をマスターラッチＭＬ１Ｅに置換し、スレーブラッチＳＬ１をスレーブラッチＳＬ１Ｅに置換した構成である。

マスターラッチＭＬ１Ｅは、第１実施形態のマスターラッチＭＬ１Ａと第３実施形態のマスターラッチＭＬ１Ｃとを組み合わせた構成である。

スレーブラッチＳＬ１Ｅは、第１実施形態のスレーブラッチＳＬ１Ａと第３実施形態のスレーブラッチＳＬ１Ｃとを組み合わせた構成である。

フリップフロップ回路１０５は、フリップフロップ回路１０１と比較してソフトエラー耐性の更なる向上を図っている。

＜スイッチング電源装置及び車両＞
上述したフリップフロップ回路は例えば図７に示すスイッチング電源装置に用いることができる。図７に示すスイッチング電源装置は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成するボトム検出オン時間固定方式の降圧型ＤＣ／ＤＣコンバータである。

図７に示すスイッチング電源装置２００では、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆまで下がったことを検出すると、ドライバ２２は、所定のオン時間Ｔｏｎを設定するオン時間設定回路２３からの出力に基づいて、所定のオン時間Ｔｏｎだけスイッチ電圧Ｖｓｗがハイレベルになるように上側トランジスタＱ７をオン状態にする。なお、ドライバ２２は、所定のオン時間Ｔｏｎ以外では上側トランジスタＱ７をオフ状態にする。また、上側トランジスタＱ７及び下側トランジスタＱ８はドライバ２２によって相補的にスイッチングされる。

また、図７に示すスイッチング電源装置２００では、過電流保護機能や過熱保護機能等を実現するために、ドライバ２２が電流センサや温度センサ等の出力に応じた動作を実行する。

ドライバ２２はボトム検出オン時間固定方式スイッチング電源装置のステートを制御する電源制御回路であり、ドライバ２２は上述したフリップフロップ回路を含む。帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較する比較器２１、ドライバ２２、及びオン時間設定回路２３は、半導体集積回路装置２４内に設けられる。

なお、上述したフリップフロップ回路はボトム検出オン時間固定方式以外のスイッチング電源装置に用いることもできる。また、上述したフリップフロップ回路はスイッチング電源装置に限らず例えばモータ駆動装置等にも用いることができる。

次に、上述したスイッチング電源装置２００の用途例について説明する。図８は、車載機器を搭載した車両の一構成例を示す外観図である。本構成例の車両３００は、車載機器Ｘ１１～Ｘ１７と、これらの車載機器Ｘ１１～Ｘ１７に電力を供給するバッテリ（不図示）と、を搭載している。

車載機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

車載機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

車載機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

車載機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power Steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

車載機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

車載機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、電動サンルーフ、電動シート、及び、エアコンなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

車載機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［Electronic Toll Collection System］など、ユーザの任意で車両Ｘに装着される電子機器である。

なお、上述したスイッチング電源装置２００は、車載機器Ｘ１１～Ｘ１７のいずれにも組み込むことが可能である。

＜その他＞
本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

ＭＯＳトランジスタのゲート幅を大きくすることで、フリップフロップ回路のソフトエラー耐性を向上させることができる。しかしながら、全てのＭＯＳトランジスタのゲート幅を大きくすると、回路面積の大きさに対するソフトエラー耐性の向上の効率が良くない。

半導体集積回路装置に放射線が通過又は衝突することにより生成される電子正孔対のうち、移動度の高い電子がＮＭＯＳトランジスタに多く収集される。したがって、ＮＭＯＳトランジスタがオフのときにソフトエラーが発生し易い。そのため、ＮＭＯＳトランジスタと対になるＰＭＯＳトランジスタがオンのときに流れる電流を増加させることでＮＭＯＳトランジスタに収集された電子を素早く除去できる構成にすることで、ソフトエラー耐性を向上させることができる。

そこで、マスターラッチ内のトライステートインバータに含まれるＰＭＯＳトランジスタのゲート幅を、マスターラッチ内のトライステートインバータに含まれるＮＭＯＳトランジスタのゲート幅より大きくすることで、効率良くソフトエラー耐性を向上させることができる。同様に、スレーブラッチ内のトライステートインバータに含まれるＰＭＯＳトランジスタのゲート幅を、スレーブラッチ内のトライステートインバータに含まれるＮＭＯＳトランジスタのゲート幅より大きくすることで、効率良くソフトエラー耐性を向上させることができる。

以上説明した第１局面に係るフリップフロップ回路（１０１、１０４、１０５）は、マスターラッチ（ＭＬ１Ａ、ＭＬ１Ｄ、ＭＬ１Ｅ）と、スレーブラッチ（ＳＬ１Ａ、ＳＬ１Ｄ、ＳＬ１Ｅ）と、を備え、前記マスターラッチは、第１インバータ（ＩＮＶ３）と、前記第１インバータの出力端に入力端が接続され、前記第１インバータの入力端に出力端が接続されるように構成される第１トライステートインバータ（ＴＳ１、ＴＳ１’）と、を備え、前記スレーブラッチは、第２インバータ（ＩＮＶ４）と、前記第２インバータの出力端に入力端が接続され、前記第２インバータの入力端に出力端が接続されるように構成される第２トライステートインバータ（ＴＳ２、ＴＳ２’）と、を備え、前記第１トライステートインバータは、クロック信号がゲート入力されるように構成される第１ＮＭＯＳトランジスタ（ｎ５）と、前記クロック信号の反転信号である反転クロック信号がゲート入力されるように構成される第１ＰＭＯＳトランジスタ（ｐ６）と、を備え、前記第２トライステートインバータは、前記クロック信号がゲート入力されるように構成される第２ＰＭＯＳトランジスタ（ｐ１０）と、前記反転クロック信号がゲート入力されるように構成される第２ＮＭＯＳトランジスタ（ｎ９）と、を備え、前記第１ＰＭＯＳトランジスタのソースと前記第１ＮＭＯＳトランジスタのソースとを接続するように構成される第１配線（Ｌ１）と、前記第２ＰＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースとを接続するように構成される第２配線（Ｌ２）との少なくとも一方を備える構成（第１の構成）である。

上記第１の構成であるフリップフロップ回路は、回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制しつつソフトエラー耐性を向上させることができる。

上記第１の構成であるフリップフロップ回路において、前記第１トライステートインバータは、前記第１インバータの出力がゲート入力されるように構成され、互いに直接接続される２つのＮＭＯＳトランジスタ（ｎ６、ｎ１２）を備える構成（第２の構成）であってもよい。

上記第２の構成であるフリップフロップ回路は、上記第１の構成であるフリップフロップ回路と比較して、ソフトエラー耐性を更に向上させることができる。

上記第２の構成であるフリップフロップ回路において、前記第１インバータに含まれるＰＭＯＳトランジスタ（ｐ４）に並列接続され、前記第１トライステートインバータの出力端がゲートに接続されるように構成されるＰＭＯＳトランジスタ（ｐ１２）を備える構成（第３の構成）であってもよい。

上記第３の構成であるフリップフロップ回路は、上記第２の構成であるフリップフロップ回路と比較して、ソフトエラー耐性を更に向上させることができる。

上記第１～第３いずれかの構成であるフリップフロップ回路において、前記第２トライステートインバータは、前記第２インバータの出力がゲート入力されるように構成され、互いに直接接続される２つのＮＭＯＳトランジスタ（ｎ１０、ｎ１３）を備える構成（第４の構成）であってもよい。

上記第４の構成であるフリップフロップ回路は、上記第１の構成であるフリップフロップ回路と比較して、ソフトエラー耐性を更に向上させることができる。

上記第４の構成であるフリップフロップ回路において、前記第２インバータに含まれるＰＭＯＳトランジスタ（ｐ８）に並列接続され、前記第２トライステートインバータの出力端がゲートに接続されるように構成されるＰＭＯＳトランジスタ（ｐ１３）を備える構成（第５の構成）であってもよい。

上記第５の構成であるフリップフロップ回路では、上記第４の構成であるフリップフロップ回路と比較して、ソフトエラー耐性を更に向上させることができる。

以上説明した第２局面に係るフリップフロップ回路（１０２、１０３）において、マスターラッチ（ＭＬ１Ｂ、ＭＬ１Ｃ）と、スレーブラッチ（ＳＬ１Ｂ、ＳＬ１Ｃ）と、を備え、前記マスターラッチは、第１インバータ（ＩＮＶ３）と、前記第１インバータの出力端に入力端が接続され、前記第１インバータの入力端に出力端が接続されるように構成される第１トライステートインバータ（ＴＳ１’）と、を備え、前記スレーブラッチは、第２インバータ（ＩＮＶ４）と、前記第２インバータの出力端に入力端が接続され、前記第２インバータの入力端に出力端が接続されるように構成される第２トライステートインバータ（ＴＳ２’）と、を備え、前記第１トライステートインバータは、クロック信号がゲート入力されるように構成される第１ＮＭＯＳトランジスタ（ｎ５）と、前記クロック信号の反転信号である反転クロック信号がゲート入力されるように構成される第１ＰＭＯＳトランジスタ（ｐ６）と、を備え、前記第２トライステートインバータは、前記クロック信号がゲート入力されるように構成される第２ＰＭＯＳトランジスタ（ｐ１０）と、前記反転クロック信号がゲート入力されるように構成される第２ＮＭＯＳトランジスタ（ｎ９）と、を備え、前記第１トライステートインバータは、前記第１インバータの出力がゲート入力されるように構成され、互いに直接接続される２つのＮＭＯＳトランジスタ（ｎ６，ｎ１２）を備える構成（第６の構成）である。

上記第６の構成であるフリップフロップ回路は、回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制しつつソフトエラー耐性を向上させることができる。

以上説明した半導体集積回路装置（２４）は、上記第１～第６いずれかの構成のフリップフロップ回路を備える構成（第７の構成）である。

上記第７の構成である半導体集積回路装置では、フリップフロップ回路の回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制しつつフリップフロップ回路のソフトエラー耐性を向上させることができる。

以上説明した車両（３００）は、上記第７の構成の半導体集積回路装置を備える構成（第８の構成）である。

上記第８の構成である車両では、フリップフロップ回路の回路面積、遅延時間、及び消費電力それぞれのオーバーヘッドを抑制しつつフリップフロップ回路のソフトエラー耐性を向上させることができる。

２１ 比較器
２２ ドライバ
２３ オン時間設定回路
２４ 半導体集積回路装置
１００ 一般的なフリップフロップ回路
１０１～１０５ 第１～第５実施形態に係るフリップフロップ回路
２００ スイッチング電源装置
３００ 車両
ＩＮＶ０～ＩＮＶ５ インバータ
Ｌ１、Ｌ２ 配線
ＭＬ１、ＭＬ１Ａ～ＭＬ１Ｅ マスターラッチ
ｎ０～ｎ１３、Ｑ４～Ｑ６ ＮＭＯＳトランジスタ
ｐ０～ｐ１３、Ｑ１～Ｑ３ ＰＭＯＳトランジスタ
Ｑ７ 上側トランジスタ
Ｑ８ 下側トランジスタ
ＳＬ１、ＳＬ１Ａ～ＳＬ１Ｅ スレーブラッチ
ＴＧ１、ＴＧ２ トランスミッションゲート
ＴＳ１、ＴＳ１’、ＴＳ２、ＴＳ２’ トライステートインバータ
Ｘ１１～Ｘ１７ 車載機器

Claims (8)

1. マスターラッチと、スレーブラッチと、を備え、
   前記マスターラッチは、第１インバータと、前記第１インバータの出力端に入力端が接続され、前記第１インバータの入力端に出力端が接続されるように構成される第１トライステートインバータと、を備え、
   前記スレーブラッチは、第２インバータと、前記第２インバータの出力端に入力端が接続され、前記第２インバータの入力端に出力端が接続されるように構成される第２トライステートインバータと、を備え、
   前記第１トライステートインバータは、クロック信号がゲート入力されるように構成される第１ＮＭＯＳトランジスタと、前記クロック信号の反転信号である反転クロック信号がゲート入力されるように構成される第１ＰＭＯＳトランジスタと、を備え、
   前記第２トライステートインバータは、前記クロック信号がゲート入力されるように構成される第２ＰＭＯＳトランジスタと、前記反転クロック信号がゲート入力されるように構成される第２ＮＭＯＳトランジスタと、を備え、
   前記第１ＰＭＯＳトランジスタのソースと前記第１ＮＭＯＳトランジスタのソースとを接続するように構成される第１配線と、前記第２ＰＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースとを接続するように構成される第２配線との少なくとも一方を備える、フリップフロップ回路。
2. 前記第１トライステートインバータは、前記第１インバータの出力がゲート入力されるように構成され、互いに直接接続される２つのＮＭＯＳトランジスタを備える、請求項１に記載のフリップフロップ回路。
3. 前記第１インバータに含まれるＰＭＯＳトランジスタに並列接続され、前記第１トライステートインバータの出力端がゲートに接続されるように構成されるＰＭＯＳトランジスタを備える、請求項２に記載のフリップフロップ回路。
4. 前記第２トライステートインバータは、前記第２インバータの出力がゲート入力されるように構成され、互いに直接接続される２つのＮＭＯＳトランジスタを備える、請求項１～３のいずれか一項に記載のフリップフロップ回路。
5. 前記第２インバータに含まれるＰＭＯＳトランジスタに並列接続され、前記第２トライステートインバータの出力端がゲートに接続されるように構成されるＰＭＯＳトランジスタを備える、請求項４に記載のフリップフロップ回路。
6. マスターラッチと、スレーブラッチと、を備え、
   前記マスターラッチは、第１インバータと、前記第１インバータの出力端に入力端が接続され、前記第１インバータの入力端に出力端が接続されるように構成される第１トライステートインバータと、を備え、
   前記スレーブラッチは、第２インバータと、前記第２インバータの出力端に入力端が接続され、前記第２インバータの入力端に出力端が接続されるように構成される第２トライステートインバータと、を備え、
   前記第１トライステートインバータは、クロック信号がゲート入力されるように構成される第１ＮＭＯＳトランジスタと、前記クロック信号の反転信号である反転クロック信号がゲート入力されるように構成される第１ＰＭＯＳトランジスタと、を備え、
   前記第２トライステートインバータは、前記クロック信号がゲート入力されるように構成される第２ＰＭＯＳトランジスタと、前記反転クロック信号がゲート入力されるように構成される第２ＮＭＯＳトランジスタと、を備え、
   前記第１トライステートインバータは、前記第１インバータの出力がゲート入力されるように構成され、互いに直接接続される２つのＮＭＯＳトランジスタを備える、フリップフロップ回路。
7. 請求項１～６のいずれか一項に記載のフリップフロップ回路を備える、半導体集積回路装置。
8. 請求項７に記載の半導体集積回路装置を備える、車両。

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