JP2019192870A - 半導体集積回路装置 - Google Patents

Abstract

【課題】半導体集積回路装置の異常状態を装置外部へ適切に通知する。【解決手段】半導体集積回路装置１は、例えば、電源端子Ｔ１１と、出力端子Ｔ１２と、電源端子Ｔ１１と出力端子Ｔ１２との間に接続されたスイッチ素子１０と、出力端子Ｔ１２に現れる出力電圧Ｖｏの分圧電圧ＶｄＡと閾値電圧ＶｔｈＡとを比較してオープン検出信号Ｓ７２Ａを生成するオープン検出部Ａ４と、出力電圧Ｖｏの分圧電圧ＶｄＢと閾値電圧ＶｔｈＢ（＞ＶｔｈＡ）とを比較して天絡検出信号Ｓ７２Ｂを生成する天絡検出部Ｂ４と、を有する。なお、半導体集積回路装置１は、例えば、オープン検出信号Ｓ７２Ａに応じた第１エラーフラグを出力する第１ステータス端子と、天絡検出信号Ｓ７２Ｂに応じた第２エラーフラグを出力する第２ステータス端子と、をさらに有するとよい。【選択図】図４

Description

本明細書中に開示されている発明は、半導体集積回路装置に関する。

従来より、半導体集積回路装置には、様々な異常保護回路が備えられている。例えば、車載ＩＰＤ［intelligent power device］には、出力端子のオープン、天絡（＝電源電圧またはこれに準ずる高電位端への短絡）、若しくは、地絡（＝接地電圧またはこれに準ずる低電位端への短絡）を検出して異常保護動作を行う異常保護回路が設けられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５−７０７５４号公報

しかしながら、従来の半導体集積回路装置では、装置外部へのステータス通知機能（＝自身の異常状態を装置外部へ通知する機能）について、さらなる改善の余地があった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、自身の異常状態を装置外部へ適切に通知することのできる半導体集積回路装置を提供することを目的とする。

本明細書中に開示されている半導体集積回路装置は、電源端子と、出力端子と、前記電源端子と前記出力端子との間に接続されたスイッチ素子と、前記出力端子に現れる出力電圧またはその分圧電圧と所定の第１閾値電圧とを比較してオープン検出信号を生成するオープン検出部と、前記出力電圧またはその分圧電圧と前記第１閾値電圧よりも高い第２閾値電圧とを比較して天絡検出信号を生成する天絡検出部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体集積回路装置は、前記オープン検出信号に応じた第１エラーフラグを出力する第１ステータス端子と、前記天絡検出信号に応じた第２エラーフラグを出力する第２ステータス端子を更に有する構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体集積回路装置において、前記オープン検出信号は、前記天絡検出部のイネーブル信号として用いられる構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る半導体集積回路装置において、前記第１閾値電圧は、接地電圧基準であり、前記第２閾値電圧は、電源電圧基準である構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る半導体集積回路装置において、前記オープン検出部は、ゲートが前記出力電圧またはその分圧電圧の印加端に接続されて、ソースが前記接地電圧の印加端に接続されたエンハンスメント型の第１ＮＭＯＳＦＥＴと；ドレインが前記電源電圧の印加端に接続されて、ゲート及びソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されたデプレッション型の第２ＮＭＯＳＦＥＴと；ドレインが前記オープン検出信号の出力端に接続されて、ゲート及びソースが前記接地電圧の印加端に接続されたデプレッション型の第３ＮＭＯＳＦＥＴと；ソースが前記電源電圧の印加端に接続されて、ゲートが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記第３ＮＭＯＳＦＥＴのドレインに接続されたＰＭＯＳＦＥＴと；を含む構成（第５の構成）にするとよい。

また、本明細書中に開示されている半導体集積回路装置は、出力端子と、接地端子と、電源端子と、前記出力端子と前記接地端子との間に接続されたスイッチ素子と、前記電源端子と前記出力端子との間に接続された抵抗と、前記出力端子に現れる出力電圧またはその分圧電圧と所定の第１閾値電圧とを比較してオープン検出信号を生成するオープン検出部と、前記出力電圧またはその分圧電圧と前記第１閾値電圧よりも低い第２閾値電圧とを比較して地絡検出信号を生成する地絡検出部を有する構成（第６の構成）とされている。

なお、上記第６の構成から成る半導体集積回路装置は、前記オープン検出信号に応じた第１エラーフラグを出力する第１ステータス端子と、前記地絡検出信号に応じた第２エラーフラグを出力する第２ステータス端子を更に有する構成（第７の構成）にするとよい。

また、上記第５または第６の構成から成る半導体集積回路装置において、前記オープン検出信号は、前記地絡検出部のイネーブル信号として用いられる構成（第８の構成）にするとよい。

また、上記第６〜第８いずれかの構成から成る半導体集積回路装置において、前記第１閾値電圧は、電源電圧基準であり、前記第２閾値電圧は、接地電圧基準である構成（第９の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１〜第９いずれかの構成から成る半導体集積回路装置と、前記半導体集積回路装置の出力端子に接続される負荷と、前記半導体集積回路装置のスイッチ素子に並列接続される抵抗と、を有する構成（第１０の構成）とされている。

なお、上記第１０の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第１１の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第１０または第１１の構成から成る電子機器を有する構成（第１２の構成）とされている。

本明細書中に開示されている発明によれば、自身の異常状態を装置外部へ適切に通知することのできる半導体集積回路装置を提供することが可能となる。

半導体集積回路装置の第１実施形態を示す図 ゲート制御部の一構成例を示す図 オープン／ショート保護回路の比較例を示す図 オープン／ショート保護回路の第１実施例を示す図 閾値電圧の設定例を示す図 オープン／ショート保護回路の第２実施例を示す図 オープン検出部の一構成例を示す図 天絡検出部の周辺要素を示す図 半導体集積回路装置の第２実施形態を示す図 車両の一構成例を示す外観図

＜半導体集積回路装置（第１実施形態）＞
図１は、半導体集積回路装置の第１実施形態を示す図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用のハイサイドスイッチＩＣ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１１〜Ｔ１６を有する。外部端子Ｔ１１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ１２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための出力端子（ＯＵＴピン）である。外部端子Ｔ１３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ１４及びＴ１５は、それぞれ、ＥＣＵ２にエラーフラグＳｏ１及びＳｏ２を外部出力するためのステータス端子（ＳＴ１ピン、ＳＴ２ピン）である。外部端子Ｔ１６は、接地電圧ＧＮＤが印加される接地端子(ＧＮＤピン）である。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、信号出力部８０と、逆接続保護部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１１に接続されて、ソースが外部端子Ｔ１２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地電圧ＧＮＤの印加端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ１２の地絡時に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１は、ＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓを生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓは、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２（抵抗値Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ１２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ１２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０及び２１を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン／ショート保護信号Ｓ７２（＝後述のオープン検出信号と天絡検出信号若しくは地絡検出信号が相当）、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記の異常保護信号に応じたエラーフラグ出力制御機能も備えている。

信号入力部５０は、外部端子Ｔ１３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン／ショート保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン／ショート保護回路７２は、出力電圧Ｖｏの監視結果（＝外部端子Ｔ１２のオープンまたはショート（＝ハイサイドスイッチＩＣでは天絡）が生じているか否か）に応じたオープン／ショート保護信号Ｓ７２を生成する。なお、オープン／ショート保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４（いわゆるＵＶＬＯ［under-voltage locked-out］回路）は、電源電圧ＶＢＢまたは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

信号出力部８０は、外部端子Ｔ１４及びＴ１５にそれぞれ接続されたオープンドレイン出力型のＮＭＯＳＦＥＴ８１及び８２を備えており、制御ロジック部４０からの指示に応じて、エラーフラグＳｏ１及びＳｏ２を出力する。なお、エラーフラグＳｏ１は、ＮＭＯＳＦＥＴ８１がオンされたときにローレベルとなり、ＮＭＯＳＦＥＴ８１がオフされたときにハイレベルとなる。同様に、エラーフラグＳｏ２は、ＮＭＯＳＦＥＴ８２がオンされたときにローレベルとなり、ＮＭＯＳＦＥＴ８２がオフされたときにハイレベルとなる。例えば、ＮＭＯＳＦＥＴ８１は、過電流保護信号Ｓ７１、オープン／ショート保護信号Ｓ７２（特に後述のオープン検出信号）、並びに、温度保護信号Ｓ７３に応じてオン／オフされる。一方、ＮＭＯＳＦＥＴ８２は、オープン／ショート保護信号Ｓ７２（特に後述の天絡検出信号または地絡検出信号）に応じてオン／オフされる。

逆接続保護部９０は、バッテリ（不図示）が本来と逆向きの極性で接続されたときに、外部端子Ｔ１６から装置内部への電流経路を遮断することにより、半導体集積回路装置１を保護する機能を備えている。

＜ゲート制御部＞
図２は、ゲート制御部３０の一構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ１２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成する。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ１２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ１２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜オープン／ショート保護回路（比較例）＞
以下では、オープン／ショート保護回路７２の新規な実施例（後出の図４または図６など）を提案するに先立ち、これと対比される比較例について簡単に説明しておく。

図３は、オープン／ショート保護回路７２の比較例を示す図である。本比較例のオープン／ショート保護回路７２は、抵抗７２１及び７２２と、ツェナダイオード７２３と、コンパレータ７２４を含む。また、外部端子Ｔ１１と外部端子Ｔ１２との間には、ＮＭＯＳＦＥＴ１０に対して並列にプルアップ抵抗Ｒｘが外付けされている。

なお、本図中において、外部端子Ｔ１２と負荷３との間に描写されているスイッチＳＷ１は、外部端子Ｔ１２がオープンしているか否か（正常時にはＳＷ１：オン、オープン時にはＳＷ１：オフ）を等価的に示すものであり、実際にこのようなスイッチＳＷ１が設けられているわけではない。

同様に、外部端子Ｔ１２と電源電圧ＶＢＢの印加端との間に描写されているスイッチＳＷ２は、外部端子Ｔ１２が天絡しているか否か（正常時にはＳＷ２：オフ、天絡時にはＳＷ２：オン）を等価的に示すものであり、実際にこのようなスイッチＳＷ２が設けられているわけではない。

抵抗７２１及び７２２（抵抗値：Ｒ１及びＲ２）は、外部端子Ｔ１２と接地端との間に直列接続されており、相互間の接続ノードから、出力電圧Ｖｏの分圧電圧Ｖｄ（＝Ｖｏ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を出力する。

ツェナダイオード７２３のカソードは、抵抗７２１及び７２２相互間の接続ノード（＝分圧電圧Ｖｄの出力端）に接続されている。ツェナダイオード７２３のアノードは、接地端に接続されている。このようにして接続されたツェナダイオード７２３は、分圧電圧Ｖｄを所定値以下に制限するためのクランプ手段として機能する。

コンパレータ７２４は、非反転入力端（＋）に入力される分圧電圧Ｖｄと、反転入力端（−）に入力される閾値電圧Ｖｔｈとを比較して、オープン／ショート保護信号Ｓ７２を出力する。

ＮＭＯＳＦＥＴ１０のオフ期間において、外部端子Ｔ１２に負荷３（抵抗値：ＲＬ）が正しく接続されており、オープンも天絡も生じていない場合には、出力電圧Ｖｏが正常値Ｖｏ（ｎｏｒｍａｌ）（＝ＶＢＢ×（Ｒ１＋Ｒ２）//ＲＬ／｛（Ｒ１＋Ｒ２）//ＲＬ＋Ｒｘ｝）となる。一方、外部端子Ｔ１２がオープンしている場合には、Ｖｏ＝Ｖｏ（ｏｐｅｎ）＝ＶＢＢ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒｘ）となる。従って、出力電圧Ｖｏが正常値Ｖｏ（ｎｏｒｍａｌ）よりも高くなる。また、外部端子Ｔ１２が天絡しているときには、Ｖｏ≒ＶＢＢ（＞Ｖｏ（ｏｐｅｎ））となるので、やはり出力電圧Ｖｏが正常値Ｖｏ（ｎｏｒｍａｌ）よりも高くなる。

これに鑑み、本比較例のオープン／ショート保護回路７２では、Ｖｏ（ｎｏｒｍａｌ）＜Ｖｔｈ×｛（Ｒ１＋Ｒ２）／Ｒ２｝＜Ｖｏ（ｏｐｅｎ）となるように、閾値電圧Ｖｔｈが設定されている。このような設定によれば、外部端子Ｔ１２のオープン時または天絡時に、オープン／ショート保護信号Ｓ７２がハイレベル（＝異常検出時の論理レベル）となるので、適切な異常保護を掛けることができる。

なお、ＮＭＯＳＦＥＴ１０のオン期間には、外部端子Ｔ１２の天絡時と同じく、Ｖｏ≒ＶＢＢとなる。従って、上記のオープン／ショート検出処理は、ＮＭＯＳＦＥＴ１０のオフ期間に行うのが一般的である。

ところで、近年では、機能安全の発展に伴い、半導体集積回路装置１には、ＥＣＵ２へのステータス通知機能（＝異常保護動作の状態を通知する機能）が要求されている。

しかしながら、本比較例のオープン／ショート保護回路７２は、外部端子Ｔ１２のオープン検出手段と天絡検出手段の双方を兼ねており、外部端子Ｔ１２のオープン時または天絡時には、その区別なく、オープン／ショート保護信号Ｓ７２がハイレベルとなる。そのため、オープン／ショート保護信号Ｓ７２に基づいて、外部端子Ｔ１２がオープンしているのか天絡しているのかを区別してＥＣＵ２に通知することはできなかった。以下では、上記の要求を満足することのできる新規な実施例について提案する。

＜オープン／ショート保護回路（第１実施例）＞
図４は、オープン／ショート保護回路７２の第１実施例を示す図である。本実施例のオープン／ショート保護回路７２は、外部端子Ｔ１２のオープン検出手段として、抵抗Ａ１及びＡ２と、ツェナダイオードＡ３と、オープン検出部Ａ４とを含む。また、オープン／ショート保護回路７２は、外部端子Ｔ１２の天絡検出手段として、抵抗Ｂ１及びＢ２と、ツェナダイオードＢ３と、天絡検出部Ｂ４と、を含む。

抵抗Ａ１及びＡ２（抵抗値：ＲＡ１及びＲＡ２）は、外部端子Ｔ１２と接地端との間に直列接続されており、相互間の接続ノードから、出力電圧Ｖｏの分圧電圧ＶｄＡ（＝Ｖｏ×｛ＲＡ２／（ＲＡ１＋ＲＡ２）｝）を出力する。

ツェナダイオードＡ３のカソードは、抵抗Ａ１及びＡ２相互間の接続ノード（＝分圧電圧ＶｄＡの出力端）に接続されている。ツェナダイオードＡ３のアノードは、接地端に接続されている。このようにして接続されたツェナダイオードＡ３は、分圧電圧ＶｄＡを所定値以下に制限するためのクランプ手段として機能する。

オープン検出部Ａ４は、分圧電圧ＶｄＡと閾値電圧ＶｔｈＡとを比較して、オープン検出信号Ｓ７２Ａを出力する。なお、オープン検出信号Ｓ７２Ａは、ＶｄＡ＜ＶｔｈＡであるときにローレベル（＝オープン未検出時の論理レベル）となり、ＶｄＡ＞ＶｔｈＡであるときにハイレベル（＝オープン検出時の論理レベル）となる。

抵抗Ｂ１及びＢ２（抵抗値：ＲＢ１及びＲＢ２）は、外部端子Ｔ１２と接地端との間に直列接続されており、相互間の接続ノードから、出力電圧Ｖｏの分圧電圧ＶｄＢ（＝Ｖｏ×｛ＲＢ２／（ＲＢ１＋ＲＢ２）｝）を出力する。

ツェナダイオードＢ３のカソードは、抵抗Ｂ１及びＢ２相互間の接続ノード（＝分圧電圧ＶｄＢの出力端）に接続されている。ツェナダイオードＢ３のアノードは、接地端に接続されている。このようにして接続されたツェナダイオードＢ３は、分圧電圧ＶｄＢを所定値以下に制限するためのクランプ手段として機能する。

天絡検出部Ｂ４は、分圧電圧ＶｄＢと閾値電圧ＶｔｈＢ（＞ＶｔｈＡ）とを比較して、天絡検出信号Ｓ７２Ｂを出力する。なお、天絡検出信号Ｓ７２Ｂは、ＶｄＢ＜ＶｔｈＢであるときにローレベル（＝天絡未検出時の論理レベル）となり、ＶｄＢ＞ＶｔｈＢであるときにハイレベル（＝天絡検出時の論理レベル）となる。

図５は、閾値電圧ＶｔｈＡ及びＶｔｈＢそれぞれの設定例を示す図である。なお、実線は外部端子Ｔ１２のオープン時における出力電圧Ｖｏを示しており、破線は外部端子Ｔ１２の天絡時における出力電圧Ｖｏを示している。

先にも述べたように、ＮＭＯＳＦＥＴ１０のオフ期間において、外部端子Ｔ１２に負荷３（抵抗値：ＲＬ）が正しく接続されている場合には、出力電圧Ｖｏが正常値Ｖｏ（ｎｏｒｍａｌ）（＝ＶＢＢ×（Ｒ１＋Ｒ２）//ＲＬ／｛（Ｒ１＋Ｒ２）//ＲＬ＋Ｒｘ｝）となる。一方、外部端子Ｔ１２がオープンしている場合には、Ｖｏ＝Ｖｏ（ｏｐｅｎ）＝ＶＢＢ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒｘ）となるので、出力電圧Ｖｏが正常値Ｖｏ（ｎｏｒｍａｌ）よりも高くなる。また、外部端子Ｔ１２が天絡しているときには、Ｖｏ≒ＶＢＢ（＞Ｖｏ（ｏｐｅｎ））となるので、やはり出力電圧Ｖｏが正常値Ｖｏ（ｎｏｒｍａｌ）よりも高くなる。

これに鑑み、オープン検出用の閾値電圧ＶｔｈＡは、Ｖｏ（ｎｏｒｍａｌ）＜ＶｔｈＡ×｛（ＲＡ１＋ＲＡ２）／ＲＡ２｝＜Ｖｏ（ｏｐｅｎ）となるように設定するとよい。また、天絡検出用の閾値電圧ＶｔｈＢは、Ｖｏ（ｏｐｅｎ）＜ＶｔｈＢ×｛（ＲＢ１＋ＲＢ２）／ＲＢ２｝＜ＶＢＢとなるように設定すればよい。

このような設定によれば、外部端子Ｔ１２のオープン時には、オープン検出信号Ｓ７２Ａがハイレベルに立ち上がるが、天絡検出信号Ｓ７２Ｂはローレベルに維持されたままとなる。一方、外部端子Ｔ１２の天絡時には、オープン検出信号Ｓ７２Ａだけでなく、天絡検出信号Ｓ７２Ｂもハイレベルに立ち上がる。

なお、制御ロジック部４０は、上記のオープン検出信号Ｓ７２Ａと天絡検出信号Ｓ７２Ｂに基づいて、信号出力部８０のＮＭＯＳＦＥＴ８１及び８２を駆動することにより、エラーフラグＳｏ１及びＳｏ２を出力する（図１を適宜参照）。

例えば、制御ロジック部４０は、オープン検出信号Ｓ７２Ａがローレベル（＝オープン未検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８１をオフし、オープン検出信号Ｓ７２Ａがハイレベル（＝オープン検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８１をオンする。

また、制御ロジック部４０は、天絡検出信号Ｓ７２Ｂがローレベル（＝天絡未検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８２をオフし、天絡検出信号Ｓ７２Ｂがハイレベル（＝天絡検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８２をオンする。

従って、外部端子Ｔ１２に負荷３が正しく接続されており、オープンも天絡も生じていない場合には、（Ｓｏ１，Ｓｏ２）＝（Ｈ，Ｈ）となる。一方、外部端子Ｔ１２がオープンしているときには、（Ｓｏ１，Ｓｏ２）＝（Ｌ，Ｈ）となる。また、外部端子Ｔ１２が天絡しているときには、（Ｓｏ１，Ｓｏ２）＝（Ｌ，Ｌ）となる。

このように、本実施例のオープン／ショート保護回路７２を備えた半導体集積回路装置１であれば、オープン検出信号Ｓ７２Ａに応じたエラーフラグＳｏ１と天絡検出信号Ｓ７２Ｂに応じたエラーフラグＳｏ２をそれぞれＥＣＵ２に出力することができる。従って、外部端子Ｔ１２がオープンしているのか天絡しているのかを区別してＥＣＵ２に通知することが可能となる。

図６は、オープン／ショート保護回路７２の第２実施例を示した図である。本実施例では、先の第１実施例（図４）をベースとしつつ、オープン検出信号Ｓ７２Ａが天絡検出部Ｂ４のイネーブル信号ＥＮとして用いられている。

より具体的に述べると、天絡検出部Ｂ４は、イネーブル信号ＥＮ（＝オープン検出信号Ｓ７２Ａ）がハイレベルとなるまでディセーブル状態（＝非動作状態）とされる。このような構成とすることにより、外部端子Ｔ１２に負荷３が正しく接続されており、オープンも天絡も生じていない場合には、天絡検出部Ｂ４の待機電流をゼロとすることができる。

また、本実施例のオープン／ショート保護回路７２において、閾値電圧ＶｔｈＡは、接地電圧ＧＮＤを基準とした電圧値（例えば、ＶｔｈＡ＝ＧＮＤ＋３Ｖ）として設定されている。また、閾値電圧ＶｔｈＢは、電源電圧ＶＢＢを基準とした電圧値（例えば、ＶｔｈＢ＝ＶＢＢ−１Ｖ）として設定されている。この変更点については、オープン検出部Ａ４及び天絡検出部Ｂ４それぞれの回路構成と共に後ほど詳述する。

また、本実施例のオープン／ショート保護回路７２では、抵抗Ｂ１及びＢ２とツェナダイオードＢ３の描写が割愛されているが、これらの変更点についても、天絡検出部Ｂ４の回路構成と共に後述する。

＜オープン検出部＞
図７は、オープン検出部Ａ４の一構成例を示す図である。本構成例のオープン検出部Ａ４は、エンハンスメント型のＮＭＯＳＦＥＴＡ４１と、デプレッション型のＮＭＯＳＦＥＴＡ４２及びＡ４３と、ＰＭＯＳＦＥＴＡ４４と、バッファＡ４５と、を含む。

ＮＭＯＳＦＥＴＡ４１のゲートは、分圧電圧ＶｄＡの印加端に接続されている。ＮＭＯＳＦＥＴＡ４１のソースは、接地電圧ＧＮＤの印加端に接続されている。ＮＭＯＳＦＥＴＡ４２のドレインは、電源電圧ＶＢＢの印加端に接続されている。ＮＭＯＳＦＥＴＡ４２のゲート及びソースは、いずれもＮＭＯＳＦＥＴＡ４１のドレインに接続されている。ＮＭＯＳＦＥＴＡ４３のドレインは、バッファＡ４５を介してオープン検出信号Ｓ７２Ａの出力端に接続されている。ＮＭＯＳＦＥＴＡ４３のゲート及びソースは、いずれも接地電圧ＧＮＤの印加端に接続されている。ＰＭＯＳＦＥＴＡ４４のソースは、電源電圧ＶＢＢの印加端に接続されている。ＰＭＯＳＦＥＴＡ４４のゲートは、ＮＭＯＳＦＥＴＡ４１のドレインに接続されている。ＰＭＯＳＦＥＴＡ４４のドレインは、ＮＭＯＳＦＥＴＡ４３のドレインに接続されている。

本構成例のオープン検出部Ａ４において、分圧電圧ＶｄＡがＮＭＯＳＦＥＴＡ４１のオンスレッショルド電圧Ｖｇｓ（＝閾値電圧ＶｔｈＡに相当）よりも低いときには、ＮＭＯＳＦＥＴＡ４１がオフしてＰＭＯＳＦＥＴＡ４４のゲート電圧がハイレベルとなる。従って、ＰＭＯＳＦＥＴＡ４４がオフするので、オープン検出信号Ｓ７２Ａがローレベル（＝オープン未検出時の論理レベル）となる。

一方、ＶｄＡ＞Ｖｇｓ（＝ＶｔｈＡ）であるときには、ＮＭＯＳＦＥＴＡ４１がオンしてＰＭＯＳＦＥＴＡ４４のゲート電圧がローレベルとなる。従って、ＰＭＯＳＦＥＴＡ４４がオンするので、オープン検出信号Ｓ７２Ａがハイレベル（＝オープン検出時の論理レベル）となる。

なお、ＮＭＯＳＦＥＴＡ４１のオンスレッショルド電圧Ｖｇｓは、例えば、トランジスタＡ４２のドレイン電流を調整することにより、任意に設定することが可能である。

上記したように、本構成例のオープン検出部Ａ４は、電圧比較型のコンパレータではなく、ＮＭＯＳＦＥＴＡ４１のゲート（＝ハイインピーダンス端子）で分圧電圧ＶｄＡの入力を受け付ける構成とされている。このような構成とすることにより、外部端子Ｔ１２にオープンも天絡も生じていない定常時には、オープン検出部Ａ４に電流が流れないので、その待機電流をゼロとすることができる。

＜天絡検出部＞
図８は、天絡検出部Ｂ４のイネーブル制御を行うための周辺要素を示す図である。本図で示したように、天絡検出部Ｂ４には、その周辺要素として、抵抗Ｂ４１及びＢ４２と、ＰＭＯＳＦＥＴＢ４３と、エンハンスメント型のＮＭＯＳＦＥＴＢ４４及びＢ４５と、デプレッション型のＮＭＯＳＦＥＴＢ４６〜Ｂ４８と、ツェナダイオードＢ４９とを含む。

抵抗Ｂ４１の第１端とＰＭＯＳＦＥＴＢ４３のソース、並びに、天絡検出部Ｂ４の上側電源端は、いずれも電源電圧ＶＢＢの印加端に接続されている。抵抗Ｂ４１の第２端とＰＭＯＳＦＥＴＢ４３のドレインは、いずれも抵抗Ｂ４２の第１端に接続されている。抵抗Ｂ４２の第２端は、閾値電圧ＶｔｈＢの出力端として天絡検出部Ｂ４に接続されている。ＰＭＯＳＦＥＴ４３のゲートは、天絡検出部Ｂ４の出力端（＝天絡検出信号Ｓ７２Ｂの出力端）に接続されている。

ＮＭＯＳＦＥＴＢ４４のドレインは、抵抗Ｂ４２の第２端（＝閾値電圧ＶｔｈＢの出力端）に接続されている。ＮＭＯＳＦＥＴＢ４４のゲートは、イネーブル信号ＥＮ（＝Ｓ７２Ａ）の印加端に接続されている。ＮＭＯＳＦＥＴＢ４４のソースは、ＮＭＯＳＦＥＴＢ４６のドレインに接続されている。ＮＭＯＳＦＥＴＢ４６のゲート及びソースは、いずれも接地電圧ＧＮＤの印加端に接続されている。

ＮＭＯＳＦＥＴＢ４５のドレインは、天絡検出部Ｂ４の下側電源端に接続されている。ＮＭＯＳＦＥＴＢ４５のゲートは、イネーブル信号ＥＮ（＝Ｓ７２Ａ）の印加端に接続されている。ＮＭＯＳＦＥＴＢ４５のソースは、ＮＭＯＳＦＥＴＢ４７のドレインに接続されている。ＮＭＯＳＦＥＴＢ４７のゲート及びソースは、いずれも接地電圧ＧＮＤの印加端に接続されている。

ＮＭＯＳＦＥＴＢ４８のドレインとツェナダイオードＢ４９のカソードは、いずれも電源電圧ＶＢＢの印加端に接続されている。ＮＭＯＳＦＥＴＢ４８のゲート及びソースと、ツェナダイオードＢ４９のアノードは、いずれも天絡検出部Ｂ４の下側電源端に接続されている。

本構成例の天絡検出部Ｂ４において、イネーブル信号ＥＮ（＝Ｓ７２Ａ）がローレベルであるときには、ＮＭＯＳＦＥＴＢ４４及びＢ４５がいずれもオフする。従って、天絡検出部Ｂ４自身にもその周辺要素にも電流は一切流れない。

一方、イネーブル信号ＥＮ（＝Ｓ７２Ａ）がハイレベルであるときには、ＮＭＯＳＦＥＴＢ４５がオンする。従って、天絡検出部Ｂ４に駆動電流が流れるので、天絡検出部Ｂ４がイネーブル状態（＝動作状態）となる。

また、ＥＮ＝Ｈであるときには、ＮＭＯＳＦＥＴＢ４４がオンするので、抵抗Ｂ４１及びＢ４２（抵抗値：ＲＢ４１及びＲＢ４２）には、ＮＭＯＳＦＥＴＢ４６のドレイン電流（電流値：ＩＢ４６）が流れる。従って、天絡検出部Ｂ４には、電源電圧ＶＢＢを基準とした閾値電圧ＶｔｈＢが入力される。

具体的に述べると、Ｓ７２Ｂ＝Ｌであるときには、ＰＭＯＳＦＥＴＢ４３がオンするので、ＶｔｈＢ＝ＶｔｈＢ＿Ｈ＝ＶＢＢ−ＩＢ４６×ＲＢ４２となる。一方、Ｓ７２Ｂ＝Ｈであるときには、ＰＭＯＳＦＥＴＢ４３がオフするので、ＶｔｈＢ＝ＶｔｈＢ＿Ｌ＝ＶＢＢ−ＩＢ４６×（ＲＢ４１＋ＲＢ４２）となる。このように、閾値電圧ＶｔｈＢには、ヒステリシスを持たせておくことが望ましい。

＜半導体集積回路装置（第２実施形態）＞
図９は、半導体集積回路装置の第２実施形態を示す図である。本実施形態の半導体集積回路装置１は、先の第１実施形態（図１）と異なり、負荷３と接地端との間を導通／遮断する車載用のローサイドスイッチＩＣ（＝車載ＩＰＤの一種）として構成されている。なお、本図で示した構成要素以外は、基本的に図１と同様なので、特段の必要がない限り、重複した説明は割愛する。

本実施形態の半導体集積回路装置１において、ＮＭＯＳＦＥＴ１０は、負荷３に接続される外部端子Ｔ２１（＝ＯＵＴピン）と、接地端に接続される外部端子Ｔ２２（＝ＧＮＤピン）との間に接続されている。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地電圧ＧＮＤの印加端に至る電流経路を導通／遮断するためのスイッチ素子（ローサイドスイッチ）として機能する。

一方、外部端子Ｔ２１と外部端子Ｔ２２との間には、ＮＭＯＳＦＥＴ１０に対して並列にプルダウン抵抗Ｒｙが外付けされている。

なお、本図中において、外部端子Ｔ２１と負荷３との間に描写されているスイッチＳＷ３は、外部端子Ｔ２１がオープンしているか否か（正常時にはＳＷ３：オン、オープン時にはＳＷ３：オフ）を等価的に示すものであり、実際にこのようなスイッチＳＷ３が設けられているわけではない。

同様に、外部端子Ｔ２１と接地電圧ＧＮＤの印加端との間に描写されているスイッチＳＷ４は、外部端子Ｔ２１が地絡しているか否か（正常時にはＳＷ４：オフ、地絡時にはＳＷ４：オン）を等価的に示すものであり、実際にこのようなスイッチＳＷ４が設けられているわけではない。

ここで、半導体集積回路装置１に設けられたオープン／ショート保護回路７２は、オープン検出部Ｃと、地絡検出部Ｄと、抵抗Ｅと、を含む。抵抗Ｅは、外部端子Ｔ２１と外部端子Ｔ２３（＝ＶＢＢピン）との間に接続されている。外部端子Ｔ２３は、電源電圧ＶＢＢの印加端に接続されている。すなわち、オープン／ショート保護回路７２は、ＶＢＢ→Ｅ→Ｖｏ→Ｒｙ→ＧＮＤという経路に電流が流れる抵抗分圧部を備えている。なお、外部端子Ｔ２１がオープンまたは地絡した場合には、外部端子Ｔ２１に現れる出力電圧Ｖｏが正常値よりも低くなる。ただし、外部端子Ｔ２１がオープンしているのか、地絡しているのかに応じて、出力電圧Ｖｏの低下量が異なる。そのため、オープン検出部Ｃと地絡検出部Ｄでは、それぞれ異なる閾値電圧ＶｔｈＣ及びＶｔｈＤ（ただしＶｔｈＣ＞ＶｔｈＤ）が設定されている。

オープン検出部Ｃは、出力電圧Ｖｏ（またはその分圧電圧）とオープン検出用の閾値電圧ＶｔｈＣとを比較してオープン検出信号Ｓ７２Ｃを生成する。なお、閾値電圧ＶｔｈＣは、例えば、電源電圧ＶＢＢを基準として設定すればよい。また、先ほど説明した第２実施例（図６）に倣い、オープン検出信号Ｓ７２Ｃは、天絡検出部Ｄのイネーブル信号ＥＮとして用いるとよい。

一方、地絡検出部Ｄは、出力電圧Ｖｏ（またはその分圧電圧）と地絡検出用の閾値電圧ＶｔｈＤ（＜ＶｔｈＣ）とを比較して地絡検出信号Ｓ７２Ｄを生成する。なお、閾値電圧ＶｔｈＤは、例えば、接地電圧ＧＮＤを基準として設定すればよい。

制御ロジック部４０は、上記のオープン検出信号Ｓ７２Ｃと地絡検出信号Ｓ７２Ｄに基づいて、信号出力部８０のＮＭＯＳＦＥＴ８１及び８２を駆動することにより、エラーフラグＳｏ１及びＳｏ２を出力する（図１を適宜参照）。

例えば、制御ロジック部４０は、オープン検出信号Ｓ７２Ｃがローレベル（＝オープン未検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８１をオフし、オープン検出信号Ｓ７２Ｃがハイレベル（＝オープン検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８１をオンする。

また、制御ロジック部４０は、地絡検出信号Ｓ７２Ｄがローレベル（＝地絡未検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８２をオフし、地絡検出信号Ｓ７２Ｄがハイレベル（＝地絡検出時の論理レベル）であるときにＮＭＯＳＦＥＴ８２をオンする。

従って、外部端子Ｔ２１に負荷３が正しく接続されており、オープンも地絡も生じていない場合には、（Ｓｏ１，Ｓｏ２）＝（Ｈ，Ｈ）となる。一方、外部端子Ｔ２１がオープンしているときには、（Ｓｏ１，Ｓｏ２）＝（Ｌ，Ｈ）となる。また、外部端子Ｔ２１が地絡しているときには、（Ｓｏ１，Ｓｏ２）＝（Ｌ，Ｌ）となる。

従って、適用対象がローサイドスイッチＩＣである場合であっても、外部端子Ｔ２１がオープンしているのか地絡しているのかを区別してＥＣＵ２に通知することができる。

＜車両への適用＞
図１０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用のハイサイドスイッチＩＣ及びローサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置
２ ＥＣＵ
３ 負荷
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１ ＮＭＯＳＦＥＴ
２２ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３２ オシレータ
３３ チャージポンプ
３４ クランパ
３５ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７２ オープン／ショート保護回路
７２１、７２２ 抵抗
７２３ ツェナダイオード
７２４ コンパレータ
７３ 温度保護回路
７４ 減電圧保護回路
８０ 信号出力部
８１、８２ ＮＭＯＳＦＥＴ
９０ 逆接続保護部
Ａ１、Ａ２、Ｂ１、Ｂ２ 抵抗
Ａ３、Ｂ３ ツェナダイオード
Ａ４ オープン検出部
Ａ４１ ＮＭＯＳＦＥＴ（エンハンスメント型）
Ａ４２、Ａ４３ ＮＭＯＳＦＥＴ（デプレッション型）
Ａ４４ ＰＭＯＳＦＥＴ
Ａ４５ バッファ
Ｂ４ 天絡検出部
Ｂ４１、Ｂ４２ 抵抗
Ｂ４３ ＰＭＯＳＦＥＴ
Ｂ４４、Ｂ４５ ＮＭＯＳＦＥＴ（エンハンスメント型）
Ｂ４６〜Ｂ４８ ＮＭＯＳＦＥＴ（デプレッション型）
Ｂ４９ ツェナダイオード
Ｃ オープン検出部
Ｄ 地絡検出部
Ｅ 抵抗
Ｒｘ プルアップ抵抗
Ｒｙ プルダウン抵抗
Ｔ１１〜Ｔ１６、Ｔ２１〜Ｔ２３ 外部端子
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (12)

1. 電源端子と、
   出力端子と、
   前記電源端子と前記出力端子との間に接続されたスイッチ素子と、
   前記出力端子に現れる出力電圧またはその分圧電圧と所定の第１閾値電圧とを比較してオープン検出信号を生成するオープン検出部と、
   前記出力電圧またはその分圧電圧と前記第１閾値電圧よりも高い第２閾値電圧とを比較して天絡検出信号を生成する天絡検出部と、
   を有することを特徴とする半導体集積回路装置。
2. 前記オープン検出信号に応じた第１エラーフラグを出力する第１ステータス端子と、
   前記天絡検出信号に応じた第２エラーフラグを出力する第２ステータス端子と、
   をさらに有することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記オープン検出信号は、前記天絡検出部のイネーブル信号として用いられることを特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記第１閾値電圧は、接地電圧基準であり、前記第２閾値電圧は、電源電圧基準であることを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路装置。
5. 前記オープン検出部は、
   ゲートが前記出力電圧またはその分圧電圧の印加端に接続されて、ソースが前記接地電圧の印加端に接続されたエンハンスメント型の第１ＮＭＯＳＦＥＴと；
   ドレインが前記電源電圧の印加端に接続されて、ゲート及びソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されたデプレッション型の第２ＮＭＯＳＦＥＴと；
   ドレインが前記オープン検出信号の出力端に接続されて、ゲート及びソースが前記接地電圧の印加端に接続されたデプレッション型の第３ＮＭＯＳＦＥＴと；
   ソースが前記電源電圧の印加端に接続されて、ゲートが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記第３ＮＭＯＳＦＥＴのドレインに接続されたＰＭＯＳＦＥＴと；
   を含むことを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路装置。
6. 出力端子と、
   接地端子と、
   電源端子と、
   前記出力端子と前記接地端子との間に接続されたスイッチ素子と、
   前記電源端子と前記出力端子との間に接続された抵抗と、
   前記出力端子に現れる出力電圧またはその分圧電圧と所定の第１閾値電圧とを比較してオープン検出信号を生成するオープン検出部と、
   前記出力電圧またはその分圧電圧と前記第１閾値電圧よりも低い第２閾値電圧とを比較して地絡検出信号を生成する地絡検出部と、
   を有することを特徴とする半導体集積回路装置。
7. 前記オープン検出信号に応じた第１エラーフラグを出力する第１ステータス端子と、
   前記地絡検出信号に応じた第２エラーフラグを出力する第２ステータス端子と、
   をさらに有することを特徴とする請求項６に記載の半導体集積回路装置。
8. 前記オープン検出信号は、前記地絡検出部のイネーブル信号として用いられることを特徴とする請求項６または７に記載の半導体集積回路装置。
9. 前記第１閾値電圧は、電源電圧基準であり、前記第２閾値電圧は、接地電圧基準であることを特徴とする請求項６〜８のいずれか一項に記載の半導体集積回路装置。
10. 請求項１〜９のいずれか一項に記載の半導体集積回路装置と、
    前記半導体集積回路装置の出力端子に接続される負荷と、
    前記半導体集積回路装置のスイッチ素子に並列接続される抵抗と、
    を有することを特徴とする電子機器。
11. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項１０に記載の電子機器。
12. 請求項１０または請求項１１に記載の電子機器を有することを特徴とする車両。

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