JP6057665B2 - 半導体装置、電子機器、車両 - Google Patents

Description

本発明は、マルチチップ型の半導体装置、並びに、これを用いた電子機器及び車両に関するものである。

図７は、モータ駆動装置の一従来例を示すブロック図である。本図に示すように、従来のモータ駆動装置２００では、電源電圧Ｖｃｃから内部電圧Ｖｒｅｇを生成するレギュレータＩＣ２１０と、電源電圧Ｖｃｃの供給を受けてモータ１００を駆動するドライバＩＣ２２０と、内部電圧Ｖｒｅｇの供給を受けてドライバＩＣ２２０などを統括的に制御するうマイコンＩＣ２３０とが別々のＩＣとして構成されていた。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２００５−８６８５３号公報 特開２０１２−１０５００７号公報

上記従来例のモータ駆動装置２００では、各ＩＣ毎に独自の電源ミュート機能（減電時にＩＣの動作を強制停止する機能）が具備されており、電源電圧Ｖｃｃや内部電圧Ｖｒｅｇの異常時には、各ＩＣ毎にそれぞれの保護動作が発動される。しかしながら、減電時におけるシステム全体の安全性を高めようとすると、各ＩＣ毎に独自の電源ミュート機能を設けるだけでは不十分であり、例えば、電源電圧Ｖｃｃの投入時には、マイコンＩＣ２３０が動作可能な状態となってからドライバＩＣ２２０の動作が開始されるように、各ＩＣ間の動作シーケンスを確立しておく必要があった。

なお、上記の動作シーケンスを確立する従来手法としては、マイコンＩＣ２３０の電源ミュートが解除されるタイミングよりもドライバＩＣ２２０の電源ミュートが解除されるタイミングの方が遅くなるように各ＩＣ毎のミュート解除タイミングをずらしておく構成や、マイコンＩＣ２３０の動作不定時にはドライバＩＣ２２０のイネーブル信号ＥＮが動作禁止時の論理レベルとなるようにイネーブル信号ＥＮをプルアップないしはプルダウンしておく構成などが考えられる。

しかしながら、上記従来手法のうち、前者の構成では、各ＩＣ間の信号遅延などを考慮しつつ、各ＩＣ毎のミュート解除タイミングを高精度に制御する必要があるので、回路の設計が困難であった。一方、後者の構成では、ＩＣにディスクリート部品（プルアップ抵抗やプルダウン抵抗）を外付けする必要があるので、部品点数の増大やこれに伴うコストアップが招かれていた。

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、減電時の安全性を高めることのできる半導体装置、並びに、これを用いた電子機器及び車両を提供することを目的とする。

上記の目的を達成すべく、本発明に係る半導体装置は、第１チップと第２チップを単一のパッケージ内に封止して成り、前記第１チップは、電源電圧から内部電圧を生成するレギュレータと、前記電源電圧及び前記内部電圧を監視してリセット信号を生成するリセット回路と、前記電源電圧の供給を受けて動作する被制御回路と、を含み、前記第２チップは、前記内部電圧の供給を受けて前記被制御回路の制御信号を生成する制御回路を含み、前記リセット信号は、前記制御回路と前記被制御回路の双方に入力されている構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記被制御回路は、前記リセット信号がリセット解除時の論理レベルであり、かつ、前記制御信号がイネーブル時の論理レベルであるときに、その動作が許可される構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体装置において、前記リセット回路は、前記電源電圧を監視して電源電圧監視信号を生成する電源電圧監視部と、前記電源電圧監視信号に遅延を与えて遅延電源電圧監視信号を生成するタイマ部と、前記内部電圧を監視して内部電圧監視信号を生成する内部電圧監視部と、前記遅延電源電圧監視信号と前記内部電圧監視信号に応じて前記リセット信号を生成するリセット信号生成部と、を含む構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る半導体装置において、前記被制御回路はモータの駆動制御を行うモータ駆動回路である構成（第４の構成）にするとよい。

また、上記第４の構成から成る半導体装置において、前記モータ駆動回路は、前記制御信号に応じて通電制御信号を生成するコントローラと、前記通電制御信号に応じて駆動信号を生成するプリドライバと、前記駆動信号に応じて前記モータの駆動電流を生成するドライバと、を含む構成（第５の構成）にするとよい。

また、上記第５の構成から成る半導体装置において、前記モータ駆動回路は、前記リセット信号に応じて前記プリドライバの電源経路を導通／遮断する電源スイッチを含む構成（第６の構成）にするとよい。

また、上記第５の構成から成る半導体装置において、前記モータ駆動回路は、前記リセット信号に応じて前記ドライバの電源経路を導通／遮断する電源スイッチを含む構成（第７の構成）にするとよい。

また、上記第５の構成から成る半導体装置において、前記モータ駆動回路は、前記リセット信号に応じて前記通電制御信号または前記駆動信号のマスク処理を行う論理ゲートを含む構成（第８の構成）にするとよい。

また、本発明に係る電子機器は、上記した第４〜第８いずれかの構成から成る半導体装置と、前記半導体装置によって駆動制御されるモータと、を有する構成（第９の構成）とされている。

また、本発明に係る車両は、上記第９の構成から成る電子機器と、前記電子機器に対して電源電圧を供給するバッテリと、を有する構成（第１０の構成）とされている。

本発明によれば、減電時の安全性を高めることのできる半導体装置、並びに、これを用いた電子機器及び車両を提供することが可能となる。

モータ駆動装置の第１実施形態を示すブロック図 モータ駆動装置の第２実施形態を示すブロック図 モータ駆動装置の第３実施形態を示すブロック図 レギュレータ１１とパワーオンリセット回路１２の一構成例を示す回路図 タイマ動作の一例を示すタイミングチャート 電子機器を搭載した車両の一構成例を示す外観図 モータ駆動装置の一従来例を示すブロック図

＜第１実施形態＞
図１は、モータ駆動装置の第１実施形態を示すブロック図である。第１実施形態のモータ駆動装置１は、モータ２と共に車載用の電子機器Ｘに組み込まれる半導体装置（いわゆる車載用モータドライバＩＣ）であり、アナログチップ１０とデジタルチップ２０を単一のパッケージ内に封止したＭＣＰ［multi chip package］として構成されている。

なお、以下では、モータ２として三相ブラシレスモータを用いた構成を例に挙げて説明を行うが、モータ２の形式はこれに限定されるものではなく、他の形式のモータ（ＤＣモータなど）を用いても構わない。

アナログチップ１０は、主として、アナログ信号を取り扱うアナログ回路が集積化された第１チップであり、例えば、レギュレータ１１と、パワーオンリセット回路１２と、モータ駆動回路１３を含む。

レギュレータ１１は、電源電圧Ｖｃｃ（例えば１２Ｖ）から内部電圧Ｖｒｅｇ（例えば５Ｖ）を生成する。

パワーオンリセット回路１２は、電源電圧Ｖｃｃ及び内部電圧Ｖｒｅｇを監視してリセット信号Ｓ４を生成するリセット回路の一例であり、電源電圧監視部１２１と、タイマ部１２２と、内部電圧監視部１２３と、リセット信号生成部１２４と、を含む。

電源電圧監視部１２１は、電源電圧Ｖｃｃを監視して電源電圧監視信号Ｓ１（いわゆるＶｃｃミュート信号）を生成する。より具体的に述べると、電源電圧監視部１２１は、電源電圧Ｖｃｃが所定の閾値を下回っているときに、電源電圧監視信号Ｓ１を異常時の論理レベル（例えばハイレベル）とし、電源電圧Ｖｃｃが所定の閾値を上回っているときに、電源電圧監視信号Ｓ１を正常時の論理レベル（例えばローレベル）とする。

タイマ部１２２は、電源電圧監視信号Ｓ１に遅延を与えて遅延電源電圧監視信号Ｓ２を生成する。より具体的に述べると、タイマ部１２２は、電源電圧監視信号Ｓ１が異常時の論理レベルから正常時の論理レベルに切り替わった後に、所定の遅延時間が経過した時点で、遅延電源電圧監視信号Ｓ２を異常時の論理レベル（例えばローレベル）から正常時の論理レベル（例えばハイレベル）に切り替える。

内部電圧監視部１２３は、内部電圧Ｖｒｅｇを監視して内部電圧監視信号Ｓ３（いわゆるＶｒｅｇミュート信号）を生成する。具体的に述べると、内部電圧監視部１２３は、内部電圧Ｖｒｅｇが所定の閾値を下回っているときに、内部電圧監視信号Ｓ３を異常時の論理レベル（例えばローレベル）とし、内部電圧Ｖｒｅｇが所定の閾値を上回っているときに、内部電圧監視信号Ｓ３を正常時の論理レベル（例えばハイレベル）とする。

リセット信号生成部１２４は、遅延電源電圧監視信号Ｓ２と内部電圧監視信号Ｓ３に応じてリセット信号Ｓ４を生成する。具体的に述べると、リセット信号生成部１２４は、遅延電源電圧監視信号Ｓ２と内部電圧監視信号Ｓ３の少なくとも一方が異常時の論理レベルであるときに、リセット信号Ｓ４をリセット時の論理レベル（例えばローレベル）とし、遅延電源電圧監視信号Ｓ２と内部電圧監視信号Ｓ３の両方が正常時の論理レベルであるときに、リセット信号Ｓ４をリセット解除時の論理レベル（例えばハイレベル）とする。

モータ駆動回路１３は、電源電圧Ｖｃｃ及び内部電圧Ｖｒｅｇの供給を受けて動作し、リセット信号Ｓ４とイネーブル信号Ｓ７の双方に応じてモータ２の駆動制御を行う回路ブロックであり、コントローラ１３１と、プリドライバ１３２と、ドライバ１３３を含む。

コントローラ１３１は、内部電圧Ｖｒｅｇの供給を受けて動作し、イネーブル信号Ｓ７に応じて通電制御信号Ｓ５を生成する。より具体的に述べると、コントローラ１３１は、イネーブル信号Ｓ７がイネーブル時の論理レベルであるときに、通電制御信号Ｓ５の生成動作を行い、イネーブル信号Ｓ７がディセーブル時の論理レベルであるときに、通電制御信号Ｓ５の生成動作を停止する。なお、コントローラ１３１には、マイコン２１からイネーブル信号Ｓ７以外の制御信号（回転速度制御信号など）が入力されてもよい。

プリドライバ１３２は、電源電圧Ｖｃｃの供給を受けて動作し、通電制御信号Ｓ５に応じて駆動信号Ｓ６を生成する。

ドライバ１３３は、電源電圧Ｖｃｃの供給を受けて動作し、駆動信号Ｓ６に応じてモータ２に相電圧Ｕ、Ｖ、Ｗを印加することにより、モータ２の駆動電流を生成する。なお、第１実施形態のモータ駆動装置１では、ドライバ１３３が外付けとされている。

電源スイッチ１３４は、リセット信号Ｓ４に応じてプリドライバ１３２の電源経路を導通／遮断する半導体素子（トランジスタなど）である。より具体的に述べると、リセット信号Ｓ４がリセット時の論理レベル（例えばローレベル）であるときには、電源スイッチ１３４がオフされてプリドライバ１３２の電源経路が遮断される。一方、リセット信号Ｓ４がリセット解除時の論理レベル（例えばハイレベル）であるときには、電源スイッチ１３４がオンされてプリドライバ１３２の電源経路が導通される。

デジタルチップ２０は、主として、デジタル信号を取り扱うデジタル回路が集積化された第２チップであり、例えば、マイコン（ＭＣＵ［micro control unit］）２１を含む。

マイコン２１は、内部電圧Ｖｒｅｇの供給を受けて動作し、モータ駆動回路１３のイネーブル信号Ｓ７を生成するなど、モータ駆動装置１の動作を統括的に制御する。なお、マイコン２１とモータ駆動回路１３の関係について着目すると、前者が制御回路に相当し、後者が被制御回路に相当する。

上記構成から成るモータ駆動装置１では、従来別々のＩＣとして構成されていたレギュレータＩＣ、ドライバＩＣ、及び、マイコンＩＣが全て単一のパッケージに封止されているので、これを搭載した電子機器Ｘの小型化や低コスト化に寄与することができる。

また、モータ駆動装置１では、リセット信号Ｓ４がマイコン２１とモータ駆動回路１３の双方に入力されている。すなわち、リセット信号Ｓ４は、制御回路に相当するマイコン２１だけでなく、被制御回路に相当するモータ駆動回路１３にも分岐入力されている。

そして、モータ駆動回路１３は、リセット信号Ｓ４がリセット解除時の論理レベルであり、かつ、イネーブル信号Ｓ７がイネーブル時の論理レベルであるときにのみ、その動作が許可される。

例えば、内部電圧Ｖｒｅｇが所定の閾値を下回っており、マイコン２１が正常に動作し得ない状況（イネーブル信号Ｓ７の論理レベルが不定となる状況）において、何らかの原因によりイネーブル信号Ｓ７がイネーブル時の論理レベルとなった場合であっても、リセット信号Ｓ４がリセット解除時の論理レベルとなっていなければ、プリドライバ１３２への電力供給は行われないので、モータ駆動回路１３の動作は禁止されたままとなる。

このように、第１実施形態のモータ駆動装置１であれば、電源電圧Ｖｃｃ及び内部電圧Ｖｒｅｇの監視結果に連動して、マイコン２１とモータ駆動回路１３の一元的なリセット制御を行い、マイコン２１が動作可能な状態となってからモータ駆動回路１３の動作を開始させることができる。従って、従来の高度なタイミング制御やディスクリート部品の外付けを必要とせずに、マイコン２１とモータ駆動回路１３の適切な動作シーケンスを確立することができるので、減電時の安全性を高めることが可能となる。

＜第２実施形態＞
図２は、モータ駆動装置の第２実施形態を示すブロック図である。第２実施形態のモータ駆動装置１は、先出の第１実施形態とほぼ同様の構成であり、アナログチップ１０にドライバ１３３が内蔵されると共に、電源スイッチ１３４が電源スイッチ１３５に置き換えられた点に特徴を有している。電源スイッチ１３５は、リセット信号Ｓ４に応じてドライバ１３３の電源経路を導通／遮断する半導体素子（トランジスタなど）である。より具体的に述べると、リセット信号Ｓ４がリセット時の論理レベル（例えばローレベル）であるときには、電源スイッチ１３５がオフされてドライバ１３３の電源経路が遮断される。一方、リセット信号Ｓ４がリセット解除時の論理レベル（例えばハイレベル）であるときには、電源スイッチ１３５がオンされてドライバ１３３の電源経路が導通される。このような構成とすることにより、モータ駆動装置１に外付けされる部品点数を削減することができるので、電子機器Ｘの小型化や低コスト化を実現することが可能となる。

＜第３実施形態＞
図３は、モータ駆動装置の第３実施形態を示すブロック図である。第３実施形態のモータ駆動装置１は、先出の第２実施形態とほぼ同様の構成であり、電源スイッチ１３５が論理ゲート１３６に置き換えられた点に特徴を有している。論理ゲート１３６は、リセット信号Ｓ４に応じて駆動信号Ｓ６のマスク制御を行う。より具体的に述べると、リセット信号Ｓ４がリセット時の論理レベル（例えばローレベル）であるときには、駆動信号Ｓ６がマスクされてドライバ１３３の動作が禁止される。一方、リセット信号Ｓ４がリセット解除時の論理レベル（例えばハイレベル）であるときには、駆動信号Ｓ６がマスクされずにドライバ１３３の動作が許可される。このような構成とすることにより、ドライバ１３３の電源経路上に電源スイッチ１３５を設けずに済むので、不要なエネルギロスを解消することが可能となる。

なお、図３では、第２実施形態（図２）をベースとしつつ、電源スイッチ１３５を論理ゲート１４６に置き換えた構成を例に挙げたが、第３実施形態の構成はこれに限定されるものではなく、第１実施形態（図１）をベースとすることも可能である。その場合、リセット信号Ｓ４に応じて通電制御信号Ｓ５のマスク制御を行う論理ゲートを設ければよい。

＜パワーオンリセット回路＞
図４は、レギュレータ１１とパワーオンリセット回路１２（電源電圧監視部１２１、タイマ部１２２、内部電圧監視部１２３、及び、リセット信号生成部１２４）の一構成例を示す回路図である。

まず、レギュレータ１１の回路構成と動作について説明する。本構成例のレギュレータ１１は、オペアンプＡＭＰ１と、抵抗Ｒ１及びＲ２と、コンデンサＣ１とを含む。オペアンプＡＭＰ１の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。オペアンプＡＭＰ１の出力端は、内部電圧Ｖｒｅｇの出力端に相当する。抵抗Ｒ１及びＲ２は、オペアンプＡＭＰ１の出力端と接地端との間に直列に接続されている。オペアンプＡＭＰ１の反転入力端（−）は、抵抗Ｒ１と抵抗Ｒ２との接続ノード（電圧Ｖ１の印加端）に接続されている。アナログチップ１０の外部に設けられたコンデンサＣ１は、オペアンプＡＭＰ１の出力端と接地端との間に接続されている。オペアンプＡＭＰ１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。

上記の構成から成るレギュレータ１１において、オペアンプＡＭＰ１は、非反転入力端（＋）に印加される基準電圧Ｖｒｅｆと、反転入力端（−）に印加される電圧Ｖ１（内部電圧Ｖｒｅｇの分圧電圧）とが一致するように、内部電圧Ｖｒｅｇの帰還制御を行う。従って、内部電圧Ｖｒｅｇは、基準電圧Ｖｒｅｆに応じた電圧値（＝｛（Ｒ１＋Ｒ２）／Ｒ２｝×Ｖｒｅｆ）に維持される。なお、上記の基準電圧Ｖｒｅｆは、電源変動や温度変動の影響を受けにくい一定電圧（バンドギャップ電圧など）から生成することが望ましい。

次に、電源電圧監視部１２１の回路構成と動作について説明する。本構成例の電源電圧監視部１２１は、抵抗Ｒ１１〜Ｒ１３と、コンパレータＣＭＰ１１と、インバータＩＮＶ１１と、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１１と、を含む。抵抗Ｒ１１〜Ｒ１３は、電源電圧Ｖｃｃの印加端と接地端との間に直列に接続されている。コンパレータＣＭＰ１１の非反転入力端（＋）は、抵抗Ｒ１１と抵抗Ｒ１２との接続ノード（電圧Ｖ１１の印加端）に接続されている。コンパレータＣＭＰ１１の反転入力端（−）は、閾値電圧Ｖｔｈ１の印加端に接続されている。コンパレータＣＭＰ１１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。インバータＩＮＶ１１の入力端は、コンパレータＣＭＰ１１の出力端（比較信号Ｖ１２の印加端）に接続されている。インバータＩＮＶ１１の出力端は、電源電圧監視信号Ｓ１の出力端に相当する。インバータＩＮＶ１１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ１１のドレインは、抵抗Ｒ１２と抵抗Ｒ１３との接続ノードに接続されている。トランジスタＮ１１のソースは、接地端に接続されている。トランジスタＮ１１のゲートは、インバータＩＮＶ１１の出力端に接続されている。

上記構成から成る電源電圧監視部１２１において、抵抗Ｒ１１〜Ｒ１３は、電源電圧Ｖｃｃに応じた電圧Ｖ１１（電源電圧Ｖｃｃの分圧電圧）を生成する分圧回路として機能する。コンパレータＣＭＰ１１は、非反転入力端（＋）に印加される電圧Ｖ１１と反転入力端（−）に印加される閾値電圧Ｖｔｈ１とを比較して比較信号Ｖ１２を生成する。比較信号Ｖ１２は、電圧Ｖ１１が閾値電圧Ｖｔｈ１よりも高いときにハイレベルとなり、電圧Ｖ１１が閾値電圧Ｖｔｈ１よりも低いときにローレベルとなる。インバータＩＮＶ１１は、比較信号Ｖ１２を論理反転させて電源電圧監視信号Ｓ１を生成する。従って、電源電圧監視信号Ｓ１は、電圧Ｖ１１が閾値電圧Ｖｔｈ１よりも高いときにローレベルとなり、電圧Ｖ１１が閾値電圧Ｖｔｈ１よりも低いときにハイレベルとなる。

電源電圧Ｖｃｃの投入直後は、電源電圧Ｖｃｃが所定の目標値に達しておらず、電圧Ｖ１１が閾値電圧Ｖｔｈ１を下回るので、電源電圧監視信号Ｓ１がハイレベルとなる。このとき、トランジスタＮ１１はオンとなるので、抵抗Ｒ１３が分圧回路に組み込まれない状態となる。従って、分圧比は、Ｒ１２／（Ｒ１１＋Ｒ１２）となる。

その後、電源電圧Ｖｃｃが目標値に達すると、電圧Ｖ１１が閾値電圧Ｖｔｈ１を上回るので、電源電圧監視信号Ｓ１がローレベルとなる。このとき、トランジスタＮ１１はオフとなるので、抵抗Ｒ１３が分圧回路に組み込まれた状態となる。従って、分圧比は、先よりも大きい（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）となり、電圧Ｖ１１が意図的に引き上げられる。

このように、電源電圧監視信号Ｓ１の論理レベルに応じて電源電圧Ｖｃｃの分圧比を切り替えることにより、コンパレータＣＭＰ１１にヒステリシスを与えることができる。なお、上記の閾値電圧Ｖｔｈ１は、電源変動や温度変動の影響を受けにくい一定電圧（バンドギャップ電圧など）から生成することが望ましい。

次に、タイマ部１２２の回路構成と動作について説明する。本構成例のタイマ部１２２は、抵抗Ｒ２１及びＲ２２と、電流源ＣＳ２１及びＣＳ２２と、コンデンサＣ２１と、静電保護ダイオードＤ１及びＤ２と、コンパレータＣＭＰ２１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１及びＮ２２と、インバータＩＮＶ２１と、論理積演算器ＡＮＤ２１と、を含む。

電流源ＣＳ２１及びＣＳ２２の第１端は、いずれも電源電圧Ｖｃｃの印加端に接続されている。電流源ＣＳ２１の第２端は、アナログチップ１０の外部に設けられたコンデンサＣ２１の第１端に接続されている。コンデンサＣ２１の第２端は、接地端に接続されている。電流源ＣＳ２２の第２端は、抵抗Ｒ２１の第１端に接続されている。抵抗Ｒ２１の第２端は、接地端に接続されている。コンパレータＣＭＰ２１の非反転入力端（＋）は、コンデンサＣ２１の第１端（電圧Ｖ２１の印加端）に接続されている。コンパレータＣＭＰ２１の反転入力端（−）は、抵抗Ｒ２１の第１端（電圧Ｖ２２の印加端）に接続されている。コンパレータＣＭＰ２１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ２１のドレインは、コンデンサＣ２１の第１端に接続されている。トランジスタＮ２１のソースは、接地端に接続されている。トランジスタＮ２１のゲートは、電源電圧監視信号Ｓ１の印加端に接続されている。トランジスタＮ２２のドレインは、抵抗Ｒ２２の第１端に接続されている。抵抗Ｒ２２の第２端は、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ２２のソースは、接地端に接続されている。トランジスタＮ２２のゲートは、コンデンサＣ２１の第１端（電圧Ｖ２１の印加端）に接続されている。インバータＩＮＶ２１の入力端は、トランジスタＮ２２のドレイン（マスク信号Ｖ２４の印加端）に接続されている。インバータＩＮＶ２１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。論理積演算器ＡＮＤ２１の第１入力端は、コンパレータＣＭＰ２１の出力端（比較信号Ｖ２３の印加端）に接続されている。論理積演算器ＡＮＤ２１の第２入力端は、インバータＩＮＶ２１の出力端（反転マスク信号Ｖ２５の印加端）に接続されている。論理積演算器ＡＮＤ２１の出力端は、遅延電源電圧監視信号Ｓ２の出力端に相当する。論理積演算器ＡＮＤ２１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。静電保護ダイオードＤ２１のアノードと静電保護ダイオードＤ２２のカソードは、いずれもコンデンサＣ２１の第１端に接続されている。静電保護ダイオードＤ２１のカソードは、電源電圧Ｖｃｃの印加端に接続されている。静電保護ダイオードＤ２２のアノードは、接地端に接続されている。

上記構成から成るタイマ部１２２において、電流源ＣＳ２１とコンデンサＣ２１は、電圧Ｖ２１の生成回路として機能し、電流源ＣＳ２２と抵抗Ｒ２１は、電圧Ｖ２２の生成回路として機能する。電圧Ｖ２２の電圧値は一定であるが、電圧Ｖ２１の電圧値はコンデンサＣ２１の充電状態に応じて変化する。

トランジスタＮ２１は、コンデンサＣ２１の充放／放電を切り替えるためのスイッチとして機能する。電源電圧Ｖｃｃが所定の閾値を上回り、電源電圧監視信号Ｓ１がローレベルに立ち下げられると、トランジスタＮ２１がオフとなるので、電流源ＣＳ２１からコンデンサＣ２１に電流が流れ込む。その結果、電圧Ｖ２１はコンデンサＣ２１の充電が進むにつれて上昇していく。一方、電源電圧Ｖｃｃが所定の閾値を下回り、電源電圧監視信号Ｓ１がハイレベルに立ち上げられると、トランジスタＮ２１がオンとなるので、コンデンサＣ２１の第１端（電圧Ｖ２１の印加端）が接地端にショートされて、コンデンサＣ２１の急速放電が行われる。

コンパレータＣＭＰ２１は、非反転入力端（＋）に印加される電圧Ｖ２１と反転入力端（−）に印加される電圧Ｖ２２とを比較して、比較信号Ｖ２３を生成する。比較信号Ｖ２３は、電圧Ｖ２１が電圧Ｖ２２よりも高いときにハイレベルとなり、電圧Ｖ２１が電圧Ｖ２２よりも低いときにローレベルとなる。

トランジスタＮ２２、抵抗Ｒ２２は、電圧Ｖ２１を監視してマスク信号Ｖ２４を生成する簡易的な電圧比較回路として機能する。インバータＩＮＶ２１は、マスク信号Ｖ２４を論理反転させて反転マスク信号Ｖ２５を生成する。論理積演算器ＡＮＤ２１は、反転マスク信号Ｖ２５がハイレベルであるときには、比較信号Ｖ２３を遅延電源電圧監視信号Ｓ２としてスルー出力する一方、反転マスク信号Ｖ２５がローレベルであるときには、比較信号Ｖ２３の論理レベルに依ることなく、遅延電源電圧監視信号Ｓ２をローレベルに維持する論理ゲートとして機能する。このように、トランジスタＮ２２、抵抗Ｒ２２、インバータＩＮＶ２１、及び、論理積演算器ＡＮＤ２１は、電源電圧Ｖｃｃの投入時に比較信号Ｖ２３の誤パルスを無効化するマスク回路として機能する。

図５は、タイマ動作の一例を示すタイミングチャートであり、上から順に、電源電圧Ｖｃｃ、電圧Ｖ２１及びＶ２２、比較信号Ｖ２３、マスク信号Ｖ２４、反転マスク信号Ｖ２５、及び、遅延電源電圧監視信号Ｓ２が描写されている。

時刻ｔ１１において、電源電圧Ｖｃｃが急峻に立ち下がると、電源電圧Ｖｃｃから生成される電圧Ｖ２２も急峻に立ち下がる。また、電源電圧Ｖｃｃの供給を受けて動作するコンパレータＣＭＰ２１、インバータＩＮＶ２１、及び、論理積演算器ＡＮＤ２１の動作が遅滞なく停止するので、比較信号Ｖ２３、反転マスク信号Ｖ２４、及び、遅延電源電圧監視信号Ｓ２も電源電圧Ｖｃｃと同様の挙動で急峻に立ち下がる。

一方、電圧Ｖ２１は、コンデンサＣ２１に蓄えられた電荷の放電により低下していく。より具体的には、電源電圧Ｖｃｃが所定の閾値を下回ると、電源電圧監視信号Ｓ１がハイレベルに立ち上がるので、トランジスタＮ２１がオンとなり、コンデンサＣ２１の放電が開始される。その後、コンデンサＣ２１の放電が完了するまで、電源電圧監視信号Ｓ１をハイレベルに維持することができれば、電圧Ｖ２１を０Ｖに引き下げることができる。

しかしながら、電源電圧Ｖｃｃが急峻に低下した場合には、電源電圧Ｖｃｃの供給を受けて動作するコンパレータＣＭＰ１１やインバータＩＮＶ１１の動作が遅滞なく停止するので、電源電圧監視信号Ｓ１をハイレベルに維持し得る時間が短くなる。その結果、トランジスタＮ２１のオン時間が短くなり、コンデンサＣ２１を完全に放電し切ることができなくなる。コンデンサＣ２１の放電が完了する前にトランジスタＮ２１がオフしてしまうと、コンデンサＣ２１の放電経路としては、電源電圧Ｖｃｃの低下によって順バイアス状態となる静電保護ダイオードＤ２１（若しくは、電流源ＣＳ２１を形成するトランジスタのボディダイオード）を介して電源電圧Ｖｃｃの印加端に至る経路のみとなる。静電保護ダイオードＤ２１を介する放電経路は、トランジスタＮ２１を介する放電経路よりもインピーダンスが大きいので、トランジスタＮ２１がオフした後には、電圧Ｖ２１が比較的緩やかに低下していく。

その後、コンデンサＣ２１の放電が進み、電圧Ｖ２１が静電保護ダイオードＤ２１の順方向降下電圧Ｖｆを下回ると、静電保護ダイオードＤ２１が逆バイアス状態となるので、静電保護ダイオードＤ２１を介する放電経路も断たれてしまう。これ以降、コンデンサＣ２１の放電は自然放電のみとなるので、コンデンサＣ２１には、ダイオードの順方向降下電圧Ｖｆを僅かに下回る電圧Ｖ２１が残存した状態となる。

次に、時刻ｔ１２で電源電圧Ｖｃｃの再投入が行われると、電源電圧Ｖｃｃから生成される電圧Ｖ２２も所定の目標値まで立ち上がる。ただし、時刻ｔ１２の時点で電圧Ｖ２１が０Ｖまで低下していなければ、電圧Ｖ２１が電圧Ｖ２２を一時的に上回っている状態となるので、比較信号Ｖ２３に意図しない誤パルスが発生する。このような誤パルスは、モータ駆動装置１の誤作動に繋がるおそれがある。そこで、トランジスタＮ２２、抵抗Ｒ２２、インバータＩＮＶ２１、及び、論理積演算器ＡＮＤ２１から成るマスク回路を用いて比較信号Ｖ２３に発生した誤パルスの無効化処理が行われる。

トランジスタＮ２２は、電圧Ｖ２１がオンスレッショルド電圧Ｖｔｈを上回っているときにオンとなり、電圧Ｖ２１がオンスレッショルド電圧Ｖｔｈを下回っているときにオフとなる。このオンスレッショルド電圧Ｖｔｈは、コンデンサＣ２１の不充分な放電によって残存すると見込まれる電圧Ｖ２１よりも高い電圧値（例えば、静電保護ダイオードＤ２１の順方向降下電圧Ｖｆと同値）に設定すればよい。

このような構成とすることにより、電源電源Ｖｃｃの再投入後において、電圧Ｖ２１がオンスレッショルド電圧Ｖｔｈを上回るまでは、トランジスタＮ２２がオフとなるので、マスク信号Ｖ２４がハイレベルとなり、反転マスク信号Ｖ２５がローレベルとなる。従って、論理積演算器ＡＮＤ２１は、比較信号Ｖ２３の論理レベルに依ることなく、遅延電源電圧監視信号Ｓ２をローレベルに維持する状態となり、誤パルスが無効化される（図中の破線を参照）。

一方、時刻ｔ１３において、電圧Ｖ２１がオンスレッショルド電圧Ｖｔｈを上回ると、トランジスタＮ２２がオンとなるので、マスク信号Ｖ２４がローレベルとなり、反転マスク信号Ｖ２５がハイレベルとなる。従って、論理積演算器ＡＮＤ２１は、比較信号Ｖ２３をスルー出力する状態となる。

さらに、時刻ｔ１４において、電圧Ｖ２１が電圧Ｖ２２を上回ると、比較信号Ｖ２３がハイレベルに立ち上がり、遅延電源電圧監視信号Ｓ２がハイレベルに立ち上がる。すなわち、タイマ部１２２は、電源電圧Ｖｃｃが所定の閾値を上回り、電源電圧監視信号Ｓ１の論理レベルが切り替わってから、所定の遅延時間（電圧Ｖ２１が電圧Ｖ２２を上回るまでの所要時間）が経過した後に、遅延電源電圧監視信号Ｓ２の論理レベルを切り替えるように動作する。

なお、本構成例のタイマ部１２２では、トランジスタＮ２２と抵抗Ｒ２２を用いて簡易的な電圧比較回路が形成されているが、タイマ部１２２の構成についてはこれに限定されるものではなく、より精度の高いコンパレータを用意しても構わない。

また、本構成例のタイマ部１２２では、電圧Ｖ２１を監視してマスク信号Ｖ２４が生成されているが、タイマ部１２２の構成についてはこれに限定されるものではなく、電圧Ｖ２２が所定の目標値近傍まで上昇しているか否かを監視する構成としても構わない。

図４に戻り、内部電圧監視部１２３の回路構成と動作について説明する。本構成例の内部電圧監視部１２３は、抵抗Ｒ３１〜Ｒ３３と、コンパレータＣＭＰ３１と、インバータＩＮＶ３１及びＩＮＶ３２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１を含む。抵抗Ｒ３１〜Ｒ３３は、内部電圧Ｖｒｅｇの印加端と接地端との間に直列に接続されている。コンパレータＣＭＰ３１の非反転入力端（＋）は、抵抗Ｒ３１と抵抗Ｒ３２との接続ノード（電圧Ｖ３１の印加端）に接続されている。コンパレータＣＭＰ３１の反転入力端（−）は、閾値電圧Ｖｔｈ２の印加端に接続されている。コンパレータＣＭＰ３１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。インバータＩＮＶ３１の入力端は、コンパレータＣＭＰ３１の出力端（比較信号Ｖ３２の印加端）に接続されている。インバータＩＮＶ３１の出力端は、インバータＩＮＶ３２の入力端に接続されている。インバータＩＮＶ３２の出力端は、内部電圧監視信号Ｓ３の出力端に相当する。インバータＩＮＶ３１及びＩＮＶ３２の電源端は、いずれも電源電圧Ｖｃｃの印加端に接続されている。トランジスタＮ３１のドレインは、抵抗Ｒ３２と抵抗Ｒ３３の接続ノードに接続されている。トランジスタＮ３１のソースは、接地端に接続されている。トランジスタＮ３１のゲートは、インバータＩＮＶ３１の出力端（反転比較信号Ｖ３３の印加端）に接続されている。

上記の構成から成る内部電圧監視部１２３において、抵抗Ｒ３１〜Ｒ３３は、内部電圧Ｖｒｅｇに応じた電圧Ｖ３１（内部電圧Ｖｒｅｇの分圧電圧）を生成する分圧回路として機能する。コンパレータＣＭＰ３１は、非反転入力端（＋）に印加される電圧Ｖ３１と反転入力端（−）に印加される閾値電圧Ｖｔｈ２とを比較して比較信号Ｖ３２を生成する。比較信号Ｖ３２は、電圧Ｖ３１が閾値電圧Ｖｔｈ２よりも高いときにハイレベルとなり、電圧Ｖ３１が閾値電圧Ｖｔｈ２よりも低いときにローレベルとなる。インバータＩＮＶ３１は、比較信号Ｖ３２を論理反転させて反転比較信号Ｖ３３を生成する。従って、反転比較信号Ｖ３３は、電圧Ｖ３１が閾値電圧Ｖｔｈ２よりも高いときにローレベルとなり、電圧Ｖ３１が閾値電圧Ｖｔｈ２よりも低いときにハイレベルとなる。インバータＩＮＶ３２は、反転比較信号Ｖ３３をさらに論理反転させて内部電圧監視信号Ｓ３を生成する。従って、内部電圧監視信号Ｓ３は、比較信号Ｖ３２と同じく、電圧Ｖ３１が閾値電圧Ｖｔｈ２よりも高いときにハイレベルとなり、電圧Ｖ３１が閾値電圧Ｖｔｈ２よりも低いときにローレベルとなる。

内部電圧Ｖｒｅｇの生成が開始された直後は、内部電圧Ｖｒｅｇが所定の目標値に達しておらず、電圧Ｖ３１が閾値電圧Ｖｔｈ２を下回るので、反転比較信号Ｖ３３がハイレベルとなる。このとき、トランジスタＮ３１はオンとなるので、抵抗Ｒ３３が分圧回路に組み込まれない状態となる。従って、分圧比は、Ｒ３２／（Ｒ３１＋Ｒ３２）となる。

その後、内部電圧Ｖｒｅｇが目標値に達すると、電圧Ｖ３１が閾値電圧Ｖｔｈ２を上回るので、反転比較信号Ｖ３３がローレベルとなる。このとき、トランジスタＮ３１はオフとなるので、抵抗Ｒ３３が分圧回路に組み込まれた状態となる。従って、分圧比は、先よりも大きい（Ｒ３２＋Ｒ３３）／（Ｒ３１＋Ｒ３２＋Ｒ３３）となり、電圧Ｖ３１が意図的に引き上げられる。

このように、反転比較信号Ｖ３３の論理レベルに応じて内部電圧Ｖｒｅｇの分圧比を切り替えることにより、コンパレータＣＭＰ３１にヒステリシスを与えることができる。なお、上記の閾値電圧Ｖｔｈ２は、電源変動や温度変動の影響を受けにくい一定電圧（バンドギャップ電圧など）から生成することが望ましい。

次に、リセット信号生成部１２４の回路構成と動作について説明する。本構成例のリセット信号部１２４は、論理積演算器ＡＮＤ４１と、抵抗Ｒ４１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４１と、インバータＩＮＶ４１と、を含む。論理積演算器ＡＮＤ４１の第１入力端は、遅延電源電圧監視信号Ｓ２の印加端に接続されている。論理積演算器ＡＮＤ４１の第２入力端は、内部電圧監視信号Ｓ３の印加端に接続されている。論理積演算器ＡＮＤ４１の電源端は、電源電圧Ｖｃｃの印加端に接続されている。論理積演算器ＡＮＤ４１の出力端は、リセット信号Ｓ４ａ（電源電圧Ｖｃｃと接地電圧ＧＮＤとの間でパルス駆動されるリセット信号）の出力端に相当する。リセット信号Ｓ４ａは、電源スイッチ１３４及び１３５のオン／オフ制御信号や論理ゲート１３６のマスク制御信号として用いられる。トランジスタＮ４１のゲートは、論理積演算器ＡＮＤ４１の出力端に接続されている。トランジスタＮ４１のソースは、接地端に接続されている。トランジスタＮ４１のドレインは、抵抗Ｒ４１の第１端に接続されている。抵抗Ｒ４１の第２端は、内部電圧Ｖｒｅｇの印加端に接続されている。インバータＩＮＶ４１の入力端は、トランジスタＮ４１のドレインに接続されている。インバータＩＮＶ４１の電源端は、内部電圧Ｖｒｅｇの印加端に接続されている。インバータＩＮＶ４１の出力端は、リセット信号Ｓ４ｂ（内部電圧Ｖｒｅｇと接地電圧ＧＮＤとの間でパルス駆動されるリセット信号）の出力端に相当する。リセット信号Ｓ４ｂは、例えばマイコン２１の初期化信号として用いられる。

上記構成から成るリセット信号生成部１２４において、論理積演算器ＡＮＤ４１は、遅延電源電圧監視信号Ｓ２と内部電圧監視信号Ｓ３の少なくとも一方がローレベルであればリセット信号Ｓ４ａをローレベルとし、遅延電源電圧監視信号Ｓ２と内部電圧監視信号Ｓ３の両方がハイレベルであるときにリセット信号Ｓ４ａをハイレベルとする。

リセット信号Ｓ４ａがローレベルであるときには、トランジスタＮ４１がオフとなり、インバータＩＮＶ４１の入力端が抵抗Ｒ４１を介して内部電圧Ｖｒｅｇの印加端にプルアップされるので、リセット信号Ｓ４ｂがローレベルとなる。一方、リセット信号Ｓ４ａがハイレベルであるときには、トランジスタＮ４１がオンとなり、インバータＩＮＶ４１の入力端が接地端にショートされるので、リセット信号Ｓ４ｂがハイレベルとなる。

このように、リセット信号生成部１２４は、電源電圧Ｖｃｃが所定の目標値を上回ってから所定時間が経過し、且つ、内部電圧Ｖｒｅｇが所定の目標値を上回った場合に限り、リセット信号Ｓ４ａ及びＳ４ｂをローレベル（リセット時の論理レベル）からハイレベル（リセット解除時の論理レベル）に立ち上げる。

＜車両への適用＞
図６は、種々の電子機器を搭載した車両の一構成例を示す外観図である。本構成例の車両Ｚは、バッテリＹ（図６では不図示）と、バッテリＹから電源電圧Ｖｃｃの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、図６における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｚの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｚに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｚに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファン（後部座席下に配置されることが一般的）など、高耐圧系の多相モータを備えた電子機器である。先に説明したモータ駆動装置１０は、例えば、これらの電子機器Ｘ１８に組み込むことが可能である。

＜その他の変形例＞
なお、上記の実施形態では、車載用モータドライバＩＣに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、アナログチップとデジタルチップを単一のパッケージ内に封止して成るマルチチップ型の半導体装置全般に広く適用することができる。

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、車載用の電子機器に組み込まれてモータの駆動制御を行うモータ駆動装置に利用することが可能な技術である。

１ モータ駆動装置（半導体装置）
２ モータ
１０ アナログチップ（第１チップ）
１１ レギュレータ
１２ パワーオンリセット回路
１２１ 電源電圧監視部
１２２ タイマ部
１２３ 内部電圧監視部
１２４ リセット信号生成部
１３ モータ駆動回路（被制御回路）
１３１ コントローラ
１３２ プリドライバ
１３３ ドライバ
１３４、１３５ 電源スイッチ
１３６ 論理ゲート
２０ デジタルチップ（第２チップ）
２１ マイコン（制御回路）
Ｒ１、Ｒ２、Ｒ１１〜Ｒ１３、Ｒ２１、Ｒ２２、Ｒ３１〜Ｒ３３、Ｒ４１ 抵抗
Ｃ１、Ｃ２１ コンデンサ
Ｄ２１、Ｄ２２ 静電保護ダイオード
Ｎ１１、Ｎ２１、Ｎ２２、Ｎ３１、Ｎ４１ Ｎチャネル型電界効果トランジスタ
ＡＭＰ１ オペアンプ
ＣＭＰ１１、ＣＭＰ２１、ＣＭＰ３１ コンパレータ
ＩＮＶ１１、ＩＮＶ２１、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１ インバータ
ＣＳ２１、ＣＳ２２ 電流源
ＡＮＤ２１、ＡＮＤ４１ 論理積演算器
Ｘ、Ｘ１１〜Ｘ１８ 電子機器
Ｙ バッテリ
Ｚ 車両

Claims (10)

1. 電源電圧から内部電圧を生成するレギュレータと、
   電圧供給が正常状態にあるときはリセット解除時の論理レベルとなるとともに電圧供給が正常状態にないときリセット時の論理レベルとなるリセット信号を生成するリセット回路と、
   前記電源電圧の供給を受けて動作する被制御回路と、
   前記内部電圧の供給を受けて前記被制御回路の制御信号を生成する制御回路と、
   を含み、
   前記リセット信号は、前記制御回路と前記被制御回路の双方に入力され、前記リセット信号が前記リセット時の論理レベルから前記リセット解除時の論理レベルになることで前記制御回路をリセットするとともに、前記リセット信号が前記リセット時の論理レベルにあるとき前記被制御回路に保護動作を発動し前記リセット信号が前記リセット解除時の論理レベルにあるとき前記被制御回路の動作を許可することを特徴とする半導体装置。
2. 前記被制御回路は、前記リセット信号がリセット解除時の論理レベルであり、かつ、前記制御信号がイネーブル時の論理レベルであるときに、その動作が許可されることを特徴とする請求項１に記載の半導体装置。
3. 前記リセット回路は、
   前記電源電圧を監視して電源電圧監視信号を生成する電源電圧監視部と、
   前記電源電圧監視信号に遅延を与えて遅延電源電圧監視信号を生成するタイマ部と、
   前記内部電圧を監視して内部電圧監視信号を生成する内部電圧監視部と、
   前記遅延電源電圧監視信号と前記内部電圧監視信号に応じて前記リセット信号を生成するリセット信号生成部と、
   を含むことを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記被制御回路は、モータの駆動制御を行うモータ駆動回路であることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
5. 前記モータ駆動回路は、
   前記制御信号に応じて通電制御信号を生成するコントローラと、
   前記通電制御信号に応じて駆動信号を生成するプリドライバと、
   前記駆動信号に応じて前記モータの駆動電流を生成するドライバと、
   を含むことを特徴とする請求項４に記載の半導体装置。
6. 前記モータ駆動回路は、前記リセット信号に応じて前記プリドライバの電源経路を導通／遮断する電源スイッチを含むことを特徴とする請求項５に記載の半導体装置。
7. 前記モータ駆動回路は、前記リセット信号に応じて前記ドライバの電源経路を導通／遮断する電源スイッチを含むことを特徴とする請求項５に記載の半導体装置。
8. 前記モータ駆動回路は、前記リセット信号に応じて前記通電制御信号または前記駆動信号のマスク処理を行う論理ゲートを含むことを特徴とする請求項５に記載の半導体装置。
9. 請求項４〜請求項８のいずれか一項に記載の半導体装置と、
   前記半導体装置によって駆動制御されるモータと、
   を有することを特徴とする電子機器。
10. 請求項９に記載の電子機器と、
    前記電子機器に対して電源電圧を供給するバッテリと、
    を有することを特徴とする車両。

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