WO2023188972A1 - 半導体装置、モータシステム、および車両 - Google Patents

半導体装置、モータシステム、および車両 Download PDF

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WO2023188972A1
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WO
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phase
control input
input signal
power supply
switch
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PCT/JP2023/005737
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一馬 塩見
泰仁 杉本
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ローム株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present disclosure relates to a semiconductor device.
  • a semiconductor device that can drive a half bridge configured by connecting an upper transistor (high side transistor) and a lower transistor (low side transistor).
  • semiconductor devices include, for example, a motor drive device that drives a three-phase brushless DC (direct current) motor using a three-phase (U phase, V phase, W phase) half bridge (for example, Patent Document 1).
  • An object of the present disclosure is to provide a semiconductor device whose size can be reduced by reducing the number of external terminals in a configuration capable of driving a half bridge.
  • a semiconductor device configured to be able to drive at least one half bridge including an upper transistor and a lower transistor, an upper control input terminal configured to be able to input an upper control input signal for driving and controlling the upper transistor; a lower control input terminal configured to be able to input a lower control input signal for driving and controlling the lower transistor;
  • a power supply terminal configured to be able to input power supply voltage; a control logic section; a reference power supply circuit configured to be supplied with the power supply voltage and capable of generating a reference power supply voltage to be supplied to the control logic section; a switch circuit provided for each of the upper control input signal and the lower control input signal, the switch circuit having a switch that is turned on and off according to the logic level of the upper control input signal and the lower control input signal; Equipped with The reference power supply circuit is configured to be activated based on a combination of logic levels of the upper control input signal and the lower control input signal.
  • the size can be reduced by reducing the number of external terminals.
  • FIG. 1 is a diagram showing the configuration of a motor system according to a comparative example.
  • FIG. 2 is a timing chart regarding startup of a semiconductor device according to a comparative example.
  • FIG. 3 is a diagram showing the configuration of a motor system according to an embodiment of the present disclosure.
  • FIG. 4 is a diagram showing a specific configuration example of the reference power supply circuit and the switch circuit.
  • FIG. 5 is a timing chart regarding startup of the semiconductor device according to the embodiment of the present disclosure.
  • FIG. 6 is a diagram showing the configuration of a switch circuit according to a modification.
  • FIG. 7 is an external view showing an example of the configuration of a vehicle equipped with a motor system.
  • FIG. 1 is a diagram showing the configuration of a motor system 50 according to a comparative example.
  • a motor system 50 according to the comparative example shown in FIG. 1 includes a semiconductor device 10, a brushless DC motor (hereinafter simply referred to as a motor) 35, and a microcomputer 30.
  • the semiconductor device 10 is configured as a gate driver that drives transistors in three-phase half bridges UH, VH, and WH provided to drive a three-phase (U-phase, V-phase, and W-phase) motor 35.
  • the motor 35 is for vehicle use.
  • the semiconductor device 10 includes a regulator 11, a reference power supply circuit 12, a Schmitt buffer 13, Schmitt buffers 14A to 14F, a charge pump 15, a control logic section 16, predrivers 17H and 17L, and predrivers 18H and 18L. and pre-drivers 19H and 19L are integrated into one chip, and the chip is packaged by sealing the chip with a sealing material (resin, etc.).
  • the semiconductor device 10 also has external terminals (pins) for establishing electrical connection with the outside, such as a power supply terminal Tvb, a regulator output terminal Tvcc, an enable terminal Teb, a U-phase upper control input terminal T1p, and a U-phase lower control input terminal T1p.
  • external terminals pins for establishing electrical connection with the outside, such as a power supply terminal Tvb, a regulator output terminal Tvcc, an enable terminal Teb, a U-phase upper control input terminal T1p, and a U-phase lower control input terminal T1p.
  • Input terminal T1n V phase upper control input terminal T2p, V phase lower control input terminal T2n, W phase upper control input terminal T3p, W phase lower control input terminal T3n, U phase upper drive output terminal DUH, U phase upper source Terminal VSUH, U-phase lower drive output terminal DUL, U-phase lower source terminal VSUL, V-phase upper drive output terminal DVH, V-phase upper source terminal VSVH, V-phase lower drive output terminal DVL, V-phase lower source terminal VSVL, a W-phase upper drive output terminal DWH, a W-phase upper source terminal VSWH, a W-phase lower drive output terminal DWL, and a W-phase lower source terminal VSWL.
  • the semiconductor device 10 also has terminals for connecting a charge pump capacitor, a terminal for charge pump output, and a terminal between the power supply voltage VB application terminal and the half bridges UH, VH, and WH.
  • SPI Serial Peripheral Interface
  • the motor system 50 includes, outside the semiconductor device 10, a U-phase half-bridge UH, a V-phase half-bridge VH, a W-phase half-bridge WH, capacitors C1H, C1L, C2H, C2L, C3H, C3L, and R1H, R1L, R2H, It includes R2L, R3H, and R3L.
  • the U-phase half bridge UH includes a U-phase upper transistor Q1H and a U-phase lower transistor Q1L.
  • the U-phase upper transistor Q1H and the U-phase lower transistor Q1L are constituted by N-channel MOSFETs (metal-oxide-semiconductor field-effect transistors).
  • the drain of the U-phase upper transistor Q1H is connected to the application terminal of the power supply voltage VB.
  • Power supply voltage VB is the battery voltage.
  • the source of the U-phase upper transistor Q1H is connected to the drain of the U-phase lower transistor Q1L.
  • the source of the U-phase lower transistor Q1L is connected to a ground potential application terminal via a U-phase shunt resistor (not shown).
  • a pull-down resistor R1H is connected to the gate of the U-phase upper transistor Q1H.
  • a capacitor C1H is connected between the gate and source of the U-phase upper transistor Q1H.
  • a pull-down resistor R1L is connected to the gate of the U-phase lower transistor Q1L.
  • a capacitor C1L is connected between the gate and source of the U-phase lower transistor Q1L.
  • the power supply terminal Tvb is connected to the application terminal of the power supply voltage VB.
  • Charge pump 15 boosts power supply voltage VB input to power supply terminal Tvb and outputs lower boosted voltage VCPL and upper boosted voltage VCPH, respectively.
  • the lower boosted voltage VCPL is the output of the first stage of the charge pump 15, and the upper boosted voltage VCPH is the output of the second stage of the charge pump 15.
  • the gate of the U-phase upper transistor Q1H is connected to the U-phase upper drive output terminal DUH.
  • the output end of the predriver 17H is connected to the U-phase upper drive output terminal DUH.
  • the source of the U-phase upper transistor Q1H is connected to the U-phase upper source terminal VSUH.
  • the pre-driver 17H is connected to the application end of the upper boosted voltage VCPH and the U-phase upper source terminal VSUH.
  • the gate of the U-phase lower transistor Q1L is connected to the U-phase lower drive output terminal DUL.
  • the output end of the predriver 17L is connected to the U-phase lower drive output terminal DUL.
  • the source of the U-phase lower transistor Q1L is connected to the U-phase lower source terminal VSUL.
  • the pre-driver 17L is connected to the application end of the lower boosted voltage VCPL and the U-phase lower source terminal VSUL.
  • the V-phase half bridge VH includes a V-phase upper transistor Q2H and a V-phase lower transistor Q2L.
  • the V-phase upper transistor Q2H and the V-phase lower transistor Q2L are constituted by N-channel MOSFETs.
  • the drain of the V-phase upper transistor Q2H is connected to the application terminal of the power supply voltage VB.
  • the source of the V-phase upper transistor Q2H is connected to the drain of the V-phase lower transistor Q2L.
  • the source of the V-phase lower transistor Q2L is connected to a ground potential application terminal via a V-phase shunt resistor (not shown).
  • a pull-down resistor R2H is connected to the gate of the V-phase upper transistor Q2H.
  • a capacitor C2H is connected between the gate and source of the V-phase upper transistor Q2H.
  • a pull-down resistor R2L is connected to the gate of the V-phase lower transistor Q2L.
  • a capacitor C2L is connected between the gate and source of the V-phase lower transistor Q2L.
  • the gate of the V-phase upper transistor Q2H is connected to the V-phase upper drive output terminal DVH.
  • the output end of the pre-driver 18H is connected to the V-phase upper drive output terminal DVH.
  • the source of the V-phase upper transistor Q2H is connected to the V-phase upper source terminal VSVH.
  • the pre-driver 18H is connected to the application end of the upper boosted voltage VCPH and the V-phase upper source terminal VSVH.
  • the gate of the V-phase lower transistor Q2L is connected to the V-phase lower drive output terminal DVL.
  • the output end of the pre-driver 18L is connected to the V-phase lower drive output terminal DVL.
  • the source of the V-phase lower transistor Q2L is connected to the V-phase lower source terminal VSVL.
  • the pre-driver 18L is connected to the application end of the lower boosted voltage VCPL and the V-phase lower source terminal VSVL.
  • the W-phase half bridge WH includes a W-phase upper transistor Q3H and a W-phase lower transistor Q3L.
  • the W-phase upper transistor Q3H and the W-phase lower transistor Q3L are constituted by N-channel MOSFETs.
  • the drain of the W-phase upper transistor Q3H is connected to the application terminal of the power supply voltage VB.
  • the source of the W-phase upper transistor Q3H is connected to the drain of the W-phase lower transistor Q3L.
  • the source of the W-phase lower transistor Q3L is connected to a ground potential application terminal via a W-phase shunt resistor (not shown).
  • a pull-down resistor R3H is connected to the gate of the W-phase upper transistor Q3H.
  • a capacitor C3H is connected between the gate and source of the W-phase upper transistor Q3H.
  • a pull-down resistor R3L is connected to the gate of the W-phase lower transistor Q3L.
  • a capacitor C3L is connected between the gate and source of the W-phase lower transistor Q3L.
  • the gate of the W-phase upper transistor Q3H is connected to the W-phase upper drive output terminal DWH.
  • the output end of the pre-driver 19H is connected to the W-phase upper drive output terminal DWH.
  • the source of the W-phase upper transistor Q3H is connected to the W-phase upper source terminal VSWH.
  • the pre-driver 19H is connected to the application end of the upper boosted voltage VCPH and the W-phase upper source terminal VSWH.
  • the gate of the W-phase lower transistor Q3L is connected to the W-phase lower drive output terminal DWL.
  • the output end of the pre-driver 19L is connected to the W-phase lower drive output terminal DWL.
  • the source of the W-phase lower transistor Q3L is connected to the W-phase lower source terminal VSWL.
  • the pre-driver 19L is connected to the application end of the lower boosted voltage VCPL and the W-phase lower source terminal VSWL.
  • a node NU to which the U-phase upper transistor Q1H and the U-phase lower transistor Q1L are connected is connected to a U-phase coil (not shown) included in the motor 35.
  • a node NV to which the V-phase upper transistor Q2H and the V-phase lower transistor Q2L are connected is connected to a V-phase coil (not shown) included in the motor 35.
  • a node NW to which W-phase upper transistor Q3H and W-phase lower transistor Q3L are connected is connected to a W-phase coil (not shown) included in motor 35.
  • the coils of each phase are connected in a so-called star connection. Note that the coils of each phase may be delta-connected.
  • the regulator 11 steps down the power supply voltage VB input to the power supply terminal Tvb to generate the power supply voltage VCC, and outputs the generated power supply voltage VCC to the microcomputer 30 from the regulator output terminal Tvcc.
  • a U-phase upper control input signal IN1P is input from the microcomputer 30 to the U-phase upper control input terminal T1p.
  • the input U-phase upper control input signal IN1P is input to the control logic section 16 via the Schmitt buffer 14A.
  • a U-phase lower control input signal IN1N is input from the microcomputer 30 to the U-phase lower control input terminal T1n.
  • the input U-phase lower control input signal IN1N is input to the control logic section 16 via the Schmitt buffer 14B.
  • a V-phase upper control input signal IN2P is input from the microcomputer 30 to the V-phase upper control input terminal T2p.
  • the input V-phase upper control input signal IN2P is input to the control logic section 16 via the Schmitt buffer 14C.
  • a V-phase lower control input signal IN2N is input from the microcomputer 30 to the V-phase lower control input terminal T2n.
  • the input V-phase lower control input signal IN2N is input to the control logic section 16 via the Schmitt buffer 14D.
  • a W-phase upper control input signal IN3P is input from the microcomputer 30 to the W-phase upper control input terminal T3p.
  • the input W-phase upper control input signal IN3P is input to the control logic section 16 via the Schmitt buffer 14E.
  • a W-phase lower control input signal IN3N is input from the microcomputer 30 to the W-phase lower control input terminal T3n.
  • the input W-phase lower control input signal IN3N is input to the control logic section 16 via the Schmitt buffer 14F.
  • Each control input signal IN1P to IN3N is a pulse signal consisting of a high level and a low level.
  • the Schmitt buffers 14A to 14F binarize each of the input control input signals IN1P to IN3N into high and low levels and output them.
  • the control logic section 16 drives the predriver 17H based on the output of the Schmitt buffer 14A. As a result, the upper boosted voltage VCPH or the potential of the U-phase upper source terminal VSUH is output from the pre-driver 17H to the gate of the U-phase upper transistor Q1H, and the U-phase upper transistor Q1H is driven for switching.
  • the control logic section 16 drives the predriver 17L based on the output of the Schmitt buffer 14B.
  • the lower boosted voltage VCPL or the potential of the U-phase lower source terminal VSUL is output from the pre-driver 17L to the gate of the U-phase lower transistor Q1L, and the U-phase lower transistor Q1L is driven for switching.
  • the control logic section 16 drives the predriver 18H based on the output of the Schmitt buffer 14C.
  • the upper boosted voltage VCPH or the potential of the V-phase upper source terminal VSVH is output from the pre-driver 18H to the gate of the V-phase upper transistor Q2H, and the V-phase upper transistor Q2H is driven for switching.
  • the control logic section 16 drives the predriver 18L based on the output of the Schmitt buffer 14D.
  • the lower boosted voltage VCPL or the potential of the V-phase lower source terminal VSVL is output from the pre-driver 18L to the gate of the V-phase lower transistor Q2L, and the V-phase lower transistor Q2L is driven for switching.
  • the control logic section 16 drives the pre-driver 19H based on the output of the Schmitt buffer 14E.
  • the upper boosted voltage VCPH or the potential of the W-phase upper source terminal VSWH is output from the pre-driver 19H to the gate of the W-phase upper transistor Q3H, and the W-phase upper transistor Q3H is driven for switching.
  • the control logic unit 16 drives the predriver 19L based on the output of the Schmitt buffer 14F. As a result, the lower boosted voltage VCPL or the potential of the W-phase lower source terminal VSWL is output from the pre-driver 19L to the gate of the W-phase lower transistor Q3L, and the W-phase lower transistor Q3L is driven for switching.
  • each transistor in the half bridges UH, VH, and WH of each phase is driven and controlled based on each control input signal IN1P to IN3N.
  • the motor 35 can be driven and controlled.
  • the upper control input signal and the lower control input signal are complementary. level. That is, when one is at high level, the other is at low level, and when one is at low level, the other is at high level.
  • the upper transistor and the lower transistor are driven in a complementary manner. That is, when one is on, the other is off, and when one is off, the other is on.
  • a dead time may be provided in which the upper transistor and the lower transistor are simultaneously off. In this case, the upper control input signal and the lower control input signal become low level at the same time.
  • PWM pulse width modulation
  • an enable signal EB can be applied to the enable terminal Teb from the outside.
  • Enable signal EB is generated by power supply voltage VB.
  • the enable signal EB input to the enable terminal Teb is converted by the Schmitt buffer 13 into a binary enable signal ENA consisting of a high level and a low level.
  • Enable signal ENA is input to reference power supply circuit 12 .
  • the reference power supply circuit 12 has an LDO (Low Drop Out) which is a series regulator (not shown).
  • the LDO steps down the power supply voltage VB and converts it into the reference power supply voltage VDD.
  • the reference power supply voltage VDD is supplied to the control logic section 16 as a power supply.
  • the power supply voltage (battery voltage) VB is turned on.
  • the power supply voltage VB starts rising from 0V.
  • the power supply voltage VCC which is the power source for the microcomputer 30, also rises.
  • the enable signal EB also rises and exceeds the threshold voltage of the Schmitt buffer 13
  • the enable signal ENA output from the Schmitt buffer 13 switches from low level to high level.
  • the reference power supply circuit 12 LDO
  • the semiconductor device 10 transitions from the sleep state to a standby state in which the control logic unit 16 is in an operable state by supplying the reference power supply voltage VDD.
  • the semiconductor device 10 can be activated using the enable signal EB, but since the enable terminal Teb is required, the problem is that the number of external terminals (pin number) of the semiconductor device 10 increases. was there. Specifically, for example, if a semiconductor device has a 48-pin package and a 64-pin package, the number of pins cannot be kept below 48 pins because the enable terminal Teb is required. Therefore, there were cases where a 64-pin package had to be used as the semiconductor device 10. An increase in the number of pins leads to an increase in the size of the semiconductor device 10.
  • Embodiments of the present disclosure In order to solve the above problems, embodiments of the present disclosure described below are implemented. That is, the embodiments of the present disclosure aim to reduce the number of pins while maintaining the function of starting up a semiconductor device.
  • FIG. 3 is a diagram showing the configuration of the motor system 5 according to the embodiment of the present disclosure.
  • the motor system 5 shown in FIG. 3 includes a semiconductor device 1 as a difference from the comparative example (FIG. 1) described above. Note that the external configuration of the semiconductor device 1 in the motor system 5 (motor 35, microcomputer 30, half-bridges for each phase, etc.) is the same as that of the comparative example, and therefore will not be described here.
  • the semiconductor device 1 includes a reference power supply circuit 2 and a switch circuit 3 as differences from the configuration of the semiconductor device 10 according to the comparative example (FIG. 1). Note that the configuration of the semiconductor device 1 other than the reference power supply circuit 2 and the switch circuit 3 is the same as that of the semiconductor device 10 according to the comparative example, so the description thereof will be omitted here.
  • the semiconductor device 1 according to the embodiment of the present disclosure does not include an enable terminal EB, which is an external terminal.
  • the reason why the enable terminal EB is unnecessary will be described later.
  • other external terminals in the semiconductor device 1 are the same as those in the semiconductor device 10 according to the comparative example, so description thereof will be omitted here.
  • FIG. 4 is a diagram showing a specific configuration example of the reference power supply circuit 2 and the switch circuit 3.
  • the reference power supply circuit 2 includes a Zener diode 21, a resistor 22, a PDMOS transistor (P-channel double-diffused MOSFET) 23, a resistor 24, a Zener diode 25, and an NDMOS transistor (N-channel double-diffused MOSFET) 26. , a resistor 27 , a bandgap reference 28 , and an LDO 29 .
  • the cathode of the Zener diode 21 is connected to the application end of the power supply voltage VB.
  • the anode of the Zener diode 21 is connected to one end of the resistor 22.
  • the other end of the resistor 22 is connected to the switch circuit 3.
  • a node N1 to which the Zener diode 21 and the resistor 22 are connected is connected to the gate of the PDMOS transistor 23.
  • the source of the PDMOS transistor 23 is connected to the application terminal of the power supply voltage VB.
  • a drain of the PDMOS transistor 23 is connected to one end of a resistor 24.
  • the other end of the resistor 24 is connected to the cathode of a Zener diode 25.
  • the anode of the Zener diode 25 is connected to a ground potential application terminal.
  • a node N2 to which the resistor 24 and the Zener diode 25 are connected is connected to the gate of the NDMOS transistor 26.
  • the drain of the NDMOS transistor 26 is connected to one end of the resistor 27.
  • the other end of the resistor 27 is connected to the application end of the power supply voltage VB.
  • the switch circuit 3 also includes a U-phase upper switch SW1p, a U-phase lower switch SW1n, a V-phase upper switch SW2p, a V-phase lower switch SW2n, a W-phase upper switch SW3p, and a W-phase lower switch SW3n. , and each of these switches is composed of an N-channel MOSFET.
  • the drain of the U-phase upper switch SW1p is connected to the other end of the resistor 22.
  • the source of the U-phase upper switch SW1p is connected to the drain of the U-phase lower switch SW1n.
  • the source of the U-phase lower switch SW1n is connected to the drain of the V-phase upper switch SW2p.
  • the source of the V-phase upper switch SW2p is connected to the drain of the V-phase lower switch SW2n.
  • the source of the V-phase lower switch SW2n is connected to the drain of the W-phase upper switch SW3p.
  • the source of the W-phase upper switch SW3p is connected to the drain of the W-phase lower switch SW3n.
  • the source of the W-phase lower switch SW3n is connected to a ground potential application terminal. That is, the switches SW1p to SW3n are connected in series. Note that the order in which the switches are connected is not limited to the configuration shown in FIG. 4, but may be arbitrary.
  • a U-phase upper control input signal IN1P is input to the gate of the U-phase upper switch SW1p.
  • a U-phase lower control input signal IN1N is input to the gate of the U-phase lower switch SW1n.
  • a V-phase upper control input signal IN2P is input to the gate of the V-phase upper switch SW2p.
  • a V-phase lower control input signal IN2N is input to the gate of the V-phase lower switch SW2n.
  • a W-phase upper control input signal IN3P is input to the gate of the W-phase upper switch SW3p.
  • a W-phase lower control input signal IN3N is input to the gate of the W-phase lower switch SW3n.
  • the power supply voltage (battery voltage) VB is turned on.
  • the power supply voltage VB starts rising from 0V (timing t1).
  • the power supply voltage VCC which is the power source for the microcomputer 30, also rises.
  • the microcomputer 30 changes each control input signal IN1P, IN1N, IN2P, IN2N, IN3P, and IN3N from low level to high level. (timing t3). As a result, all of the switches SW1p to SW3n are turned on, and current begins to flow through the Zener diode 21.
  • the voltage V1 generated at the node N1 is clamped to a voltage lower than the power supply voltage VB by the breakdown voltage of the Zener diode 21. Therefore, the PDMOS transistor 23 is turned on, and current flows through the Zener diode 25. As a result, the voltage V2 (voltage at node N2) applied to the gate of the NDMOS transistor 26 is clamped to the breakdown voltage of the Zener diode 25. Therefore, the source voltage of the NDMOS transistor 26, which is approximately the voltage V2, is applied to the bandgap reference 28. Bandgap reference 28 generates reference voltage Vref based on the source voltage of NDMOS transistor 26.
  • the LDO 29 Since the reference voltage Vref is turned ON, the LDO 29 is activated, and the LDO 29 steps down the power supply voltage VB to generate the reference power supply voltage VDD.
  • the generated reference power supply voltage VDD is supplied to the control logic section 16. As a result, the semiconductor device 1 shifts from the sleep state to the standby state in which the control logic unit 16 is in an operable state by supplying the reference power supply voltage VDD.
  • the control logic section 16 includes a flip-flop 16A.
  • the semiconductor device 1 also includes a power-on reset section 4 .
  • a reset release signal RST output from the power-on reset section 4 is input to the D terminal of the flip-flop 16A.
  • a clock signal CLK is input to the clock terminal of the flip-flop 16A.
  • the switch circuit 3 has a latch switch 3A.
  • the latch switch 3A is constituted by an N-channel MOSFET.
  • the drain of the latch switch 3A is connected to the drain of the U-phase upper switch SW1p.
  • the source of the latch switch 3A is connected to a ground potential application terminal. That is, the latching switch 3A is connected in parallel with the series connection configuration of each of the switches SW1p to SW3n.
  • the Q output terminal of the flip-flop 16A is connected to the gate of the latch switch 3A.
  • a pull-down resistor Rp is connected to the gate of the latch switch 3A. Thereby, even if the Q output terminal is open when the flip-flop 16A is not activated, the gate of the latch switch 3A can be fixed at a low level by the pull-down resistor Rp. At this time, the latch switch 3A is turned off.
  • the power-on reset unit 4 When the power-on reset unit 4 detects that the reference power supply voltage VDD is turned ON as described above, the power-on reset unit 4 outputs a reset release signal RST indicating reset release. At this time, the reset release signal RST becomes high level, so a high level signal is output from the Q output terminal of the flip-flop 16A. Therefore, the latch switch 3A is turned on. Thereafter, regardless of the logic level of each of the control input signals IN1P to IN3N, current flows through the Zener diode 21 and the state in which the reference power supply voltage VDD is turned on is latched.
  • the reference power supply circuit 2 is activated and the semiconductor device 1 is activated by sharing the control input signals IN1P to IN3N for driving the transistors in the half bridges UH, VH, and WH of each phase. Can be started. Further, after the semiconductor device 1 is started, the activated state can be latched regardless of the logic level of each of the control input signals IN1P to IN3N (for example, when the motor 35 is driven).
  • the switch circuit 3 is provided with switches SW1p to SW3n corresponding to all the control input signals IN1P to IN3N for driving the three-phase motor 35.
  • the switch circuit 3 is provided with switches SW1p to SW3n corresponding to all the control input signals IN1P to IN3N for driving the three-phase motor 35.
  • FIG. 6 is a diagram showing a configuration of a switch circuit 3 according to a modification.
  • the switches SW1p, Sw2n, and Sw3p are configured with P-channel MOSFETs instead of N-channel MOSFETs.
  • the microcomputer 30 sets the control input signals IN1P to low level, IN1N to high level, IN2P to high level, IN2N to low level, IN3P to low level, and IN3N to high level.
  • all the switches SW1p to SW3n are turned on, and the reference power supply circuit 2 is activated.
  • the switch circuit 3 may be configured so that the reference power supply circuit 2 is activated when a combination of logic levels of the control input signals is different from the above.
  • FIG. 7 is an external view showing an example of the configuration of a vehicle equipped with the motor system 5 described above.
  • various motors X11 to X17 mounted on a vehicle X are shown as application examples of the motor 35.
  • X11 is an electric power steering motor.
  • X12 is an electric oil pump motor.
  • X13 is a headlight drive motor.
  • X14 is an electric parking brake motor.
  • X15 is a seat cooling fan motor.
  • X16 is a door opening/closing motor.
  • X17 is a door lock motor.
  • the semiconductor device is not limited to being configured as a gate driver for driving a motor, but may be configured as a gate driver for a DC/DC converter provided with one half bridge, for example.
  • the semiconductor device (1) includes A semiconductor device configured to be able to drive at least one half bridge (UH, VH, WH) including an upper transistor (Q1H, Q2H, Q3H) and a lower transistor (Q1L, Q2L, Q3L), upper control input terminals (T1p, T2p, T3p) configured to be able to input upper control input signals (IN1P, IN2P, IN3P) for driving and controlling the upper transistor; lower control input terminals (T1n, T2n, T3n) configured to be able to input lower control input signals (IN1N, IN2N, IN3N) for driving and controlling the lower transistor; a power supply terminal (Tvb) configured to be able to input a power supply voltage (VB); a control logic section (16); a reference power supply circuit (2) to which the power supply voltage is supplied and configured to be able to generate a reference power supply voltage (VDD) to be supplied to
  • the reference power supply circuit (2) has all of the upper control input signals (IN1P, IN2P, IN3P) and the lower control input signals (IN1N, IN2N, IN3N) at a high level. It may also be configured such that it is activated when the application is activated (second configuration).
  • all the switches are constituted by N-channel MOSFETs, and are connected between the reference power supply circuit (2) and the ground potential. It is also possible to have a configuration in which they are connected in series (third configuration).
  • the reference power supply circuit (2) includes: a first diode (21) including a cathode connected to an application end of the power supply voltage (VB); a first resistor (22) including a first end connected to the anode of the first diode and a second end connected to the switch circuit (3); a PMOS transistor (23) including a gate connected to a first node (N1) to which the first diode and the first resistor are connected, and a source connected to the end to which the power supply voltage is applied; a second resistor (24) including a first end connected to the drain of the PMOS transistor; a second diode (25) including a cathode connected to a second end of the second resistor and an anode connected to a ground potential application end; an NMOS transistor (26) including a gate connected to a second node (N2) to which the second resistor and the second diode are connected; a third resistor (27) connected between the power supply voltage application terminal and the drain of
  • the switch circuit (3) includes a latch switch (3A) connected in parallel to the series-connected configuration of the switches (SW1p, SW2p, SW3p, SW1n, SW2n, SW3n),
  • the control logic unit (16) may be configured to maintain the latch switch in an on state based on the detection by the detection unit (fifth configuration).
  • the at least one half bridge includes U-phase, V-phase, and W-phase half bridges (UH, VH, WH),
  • the upper control input signal includes a U-phase upper control input signal (IN1P), a V-phase upper control input signal (IN2P), and a W-phase upper control input signal (IN3P)
  • the lower control input signal includes a U-phase lower control input signal (IN1N), a V-phase lower control input signal (IN2N), and a W-phase lower control input signal (IN3N)
  • the switches include a U-phase upper switch (SW1p) to which a U-phase upper control input signal can be input, a V-phase upper switch (SW2p) to which a V-phase upper control input signal can be input, and a W-phase upper control input signal to which the switch can be input.
  • the V-phase lower switch (SW2n) and the W-phase lower switch (SW3n) are all composed of N-channel MOSFETs, and are connected in series between the reference power supply circuit (2) and the ground potential. (seventh configuration).
  • a motor system (5) includes the semiconductor device (1) having the sixth or seventh configuration, and the U-phase, V-phase, and It includes a W-phase half bridge (UH, VH, WH), and the three-phase brushless DC motor (35) connected to the U-phase, V-phase, and W-phase half bridges (eighth configuration). .
  • a vehicle (X) includes the motor system having the eighth configuration.
  • the present disclosure can be used, for example, in an in-vehicle motor system.

Landscapes

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  • Control Of Motors That Do Not Use Commutators (AREA)

Abstract

半導体装置（１）は、上側制御入力端子（Ｔ１ｐ，Ｔ２ｐ，Ｔ３ｐ）と、下側制御入力端子（Ｔ１ｎ，Ｔ２ｎ，Ｔ３ｎ）と、電源端子（Ｔｖｂ）と、制御ロジック部（１６）と、前記電源電圧が供給され、前記制御ロジック部に供給する基準電源電圧（ＶＤＤ）を生成可能に構成される基準電源回路（２）と、上側制御入力信号および下側制御入力信号に対してそれぞれ設けられ、前記上側制御入力信号および前記下側制御入力信号の論理レベルに応じてオンオフが切り替えられるスイッチ（ＳＷ１ｐ，ＳＷ２ｐ，ＳＷ３ｐ，ＳＷ１ｎ，ＳＷ２ｎ，ＳＷ３ｎ）を有するスイッチ回路（３）と、を備え、前記基準電源回路は、前記上側制御入力信号および前記下側制御入力信号の論理レベルの組み合わせに基づき起動する。

Description

半導体装置、モータシステム、および車両
　本開示は、半導体装置に関する。
　従来、上側トランジスタ（ハイサイドトランジスタ）と下側トランジスタ（ローサイドトランジスタ）とが接続されて構成されるハーフブリッジを駆動可能な半導体装置が知られている。このような半導体装置には、例えば、３相ブラシレスＤＣ（直流）モータを３相（Ｕ相、Ｖ相、Ｗ相）のハーフブリッジを用いて駆動するモータ駆動装置が含まれる（例えば、特許文献１）。
特開２０２１－４０４０４号公報
　上記のような半導体装置においては、同等の機能を維持しつつ外部端子の数（ピン数）を減らしてサイズを小さくすることが要望される。
　本開示は、ハーフブリッジを駆動可能な構成において、外部端子の数を減らすことでサイズを小さくすることが可能な半導体装置を提供することを目的とする。
　例えば、本開示に係る半導体装置は、上側トランジスタと下側トランジスタとを含む少なくとも１つのハーフブリッジを駆動可能に構成される半導体装置であって、
　前記上側トランジスタを駆動制御するための上側制御入力信号を入力可能に構成される上側制御入力端子と、
　前記下側トランジスタを駆動制御するための下側制御入力信号を入力可能に構成される下側制御入力端子と、
　電源電圧を入力可能に構成される電源端子と、
　制御ロジック部と、
　前記電源電圧が供給され、前記制御ロジック部に供給する基準電源電圧を生成可能に構成される基準電源回路と、
　前記上側制御入力信号および前記下側制御入力信号に対してそれぞれ設けられ、前記上側制御入力信号および前記下側制御入力信号の論理レベルに応じてオンオフが切り替えられるスイッチを有するスイッチ回路と、
　を備え、
　前記基準電源回路は、前記上側制御入力信号および前記下側制御入力信号の論理レベルの組み合わせに基づき起動するように構成される構成としている。
　本開示に係る半導体装置によれば、ハーフブリッジを駆動可能な構成において、外部端子の数を減らすことでサイズを小さくすることが可能となる。
図１は、比較例に係るモータシステムの構成を示す図である。 図２は、比較例に係る半導体装置の起動に関するタイミングチャートである。 図３は、本開示の実施形態に係るモータシステムの構成を示す図である。 図４は、基準電源回路とスイッチ回路の具体的な構成例を示す図である。 図５は、本開示の実施形態に係る半導体装置の起動に関するタイミングチャートである。 図６は、変形例に係るスイッチ回路の構成を示す図である。 図７は、モータシステムを搭載した車両の一構成例を示す外観図である。
　以下に本開示の例示的な実施形態について図面を参照して説明する。
＜１．比較例＞
　ここでは、本開示の実施形態を説明する前に、対比するための比較例について説明する。これにより、本開示の課題が明確となる。
＜１．１　全体構成＞
　図１は、比較例に係るモータシステム５０の構成を示す図である。図１に示す比較例に係るモータシステム５０は、半導体装置１０と、ブラシレスＤＣモータ（以下、単にモータ）３５と、マイコン３０と、を備える。半導体装置１０は、３相（Ｕ相、Ｖ相、Ｗ相）のモータ３５を駆動するために設けられる３相のハーフブリッジＵＨ，ＶＨ，ＷＨにおけるトランジスタを駆動するゲートドライバとして構成される。モータ３５は、車載用である。
　半導体装置１０は、レギュレータ１１と、基準電源回路１２と、シュミットバッファ１３と、シュミットバッファ１４Ａ～１４Ｆと、チャージポンプ１５と、制御ロジック部１６と、プリドライバ１７Ｈ，１７Ｌと、プリドライバ１８Ｈ，１８Ｌと、プリドライバ１９Ｈ，１９Ｌと、を１チップに集積化して有し、上記チップを封止材（樹脂等）により封止することでパッケージ化される。
　また、半導体装置１０は、外部との電気的接続を確立するため外部端子（ピン）として、電源端子Ｔｖｂ、レギュレータ出力端子Ｔｖｃｃ、イネーブル端子Ｔｅｂ、Ｕ相上側制御入力端子Ｔ１ｐ、Ｕ相下側制御入力端子Ｔ１ｎ、Ｖ相上側制御入力端子Ｔ２ｐ、Ｖ相下側制御入力端子Ｔ２ｎ、Ｗ相上側制御入力端子Ｔ３ｐ、Ｗ相下側制御入力端子Ｔ３ｎ、Ｕ相上側駆動出力端子ＤＵＨ、Ｕ相上側ソース端子ＶＳＵＨ、Ｕ相下側駆動出力端子ＤＵＬ、Ｕ相下側ソース端子ＶＳＵＬ、Ｖ相上側駆動出力端子ＤＶＨ、Ｖ相上側ソース端子ＶＳＶＨ、Ｖ相下側駆動出力端子ＤＶＬ、Ｖ相下側ソース端子ＶＳＶＬ、Ｗ相上側駆動出力端子ＤＷＨ、Ｗ相上側ソース端子ＶＳＷＨ、Ｗ相下側駆動出力端子ＤＷＬ、および、Ｗ相下側ソース端子ＶＳＷＬを備える。
　なお、半導体装置１０は、図１に図示した上記外部端子以外にも、チャージポンプ用コンデンサ接続のための端子、チャージポンプ出力用および電源電圧ＶＢの印加端とハーフブリッジＵＨ，ＶＨ，ＷＨの間に設けられる電源リレー（不図示）の制御用に兼用される端子、ハーフブリッジＵＨ，ＶＨ，ＷＨとモータ３５の間に設けられるモータリレートランジスタ（不図示）を制御するための端子、各相シャント抵抗接続用の端子（図１でシャント抵抗は図示省略）、各相シャント抵抗両端電圧をアンプにより増幅した電圧をマイコン３０に出力するための端子、マイコン３０とのＳＰＩ（Serial　Peripheral　Interface）通信用の端子などを備えている。
＜１．２　モータ駆動に関する構成＞
　モータシステム５０は、半導体装置１０の外部において、Ｕ相ハーフブリッジＵＨ、Ｖ相ハーフブリッジＶＨ、Ｗ相ハーフブリッジＷＨ、コンデンサＣ１Ｈ，Ｃ１Ｌ，Ｃ２Ｈ，Ｃ２Ｌ，Ｃ３Ｈ，Ｃ３Ｌ、およびＲ１Ｈ，Ｒ１Ｌ，Ｒ２Ｈ，Ｒ２Ｌ，Ｒ３Ｈ，Ｒ３Ｌを備える。
　Ｕ相ハーフブリッジＵＨは、Ｕ相上側トランジスタＱ１Ｈと、Ｕ相下側トランジスタＱ１Ｌと、を有する。Ｕ相上側トランジスタＱ１ＨおよびＵ相下側トランジスタＱ１Ｌは、Ｎチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor  field-effect  transistor）により構成される。Ｕ相上側トランジスタＱ１Ｈのドレインは、電源電圧ＶＢの印加端に接続される。電源電圧ＶＢは、バッテリ電圧である。
　Ｕ相上側トランジスタＱ１Ｈのソースは、Ｕ相下側トランジスタＱ１Ｌのドレインに接続される。Ｕ相下側トランジスタＱ１Ｌのソースは、図示しないＵ相シャント抵抗を介してグランド電位の印加端に接続される。
　Ｕ相上側トランジスタＱ１Ｈのゲートには、プルダウン抵抗Ｒ１Ｈが接続される。Ｕ相上側トランジスタＱ１Ｈのゲート・ソース間には、コンデンサＣ１Ｈが接続される。Ｕ相下側トランジスタＱ１Ｌのゲートには、プルダウン抵抗Ｒ１Ｌが接続される。Ｕ相下側トランジスタＱ１Ｌのゲート・ソース間には、コンデンサＣ１Ｌが接続される。
　ここで、半導体装置１０において、電源端子Ｔｖｂは、電源電圧ＶＢの印加端に接続される。チャージポンプ１５は、電源端子Ｔｖｂに入力される電源電圧ＶＢを昇圧して、下側昇圧電圧ＶＣＰＬ、上側昇圧電圧ＶＣＰＨをそれぞれ出力する。下側昇圧電圧ＶＣＰＬは、チャージポンプ１５における１段目の出力であり、上側昇圧電圧ＶＣＰＨは、チャージポンプ１５における２段目の出力である。ＶＣＰＨ＞ＶＣＰＬである。
　Ｕ相上側トランジスタＱ１Ｈのゲートは、Ｕ相上側駆動出力端子ＤＵＨに接続される。プリドライバ１７Ｈの出力端は、Ｕ相上側駆動出力端子ＤＵＨに接続される。Ｕ相上側トランジスタＱ１Ｈのソースは、Ｕ相上側ソース端子ＶＳＵＨに接続される。プリドライバ１７Ｈは、上側昇圧電圧ＶＣＰＨの印加端とＵ相上側ソース端子ＶＳＵＨに接続される。
　Ｕ相下側トランジスタＱ１Ｌのゲートは、Ｕ相下側駆動出力端子ＤＵＬに接続される。プリドライバ１７Ｌの出力端は、Ｕ相下側駆動出力端子ＤＵＬに接続される。Ｕ相下側トランジスタＱ１Ｌのソースは、Ｕ相下側ソース端子ＶＳＵＬに接続される。プリドライバ１７Ｌは、下側昇圧電圧ＶＣＰＬの印加端とＵ相下側ソース端子ＶＳＵＬに接続される。
　Ｖ相ハーフブリッジＶＨは、Ｖ相上側トランジスタＱ２Ｈと、Ｖ相下側トランジスタＱ２Ｌと、を有する。Ｖ相上側トランジスタＱ２ＨおよびＶ相下側トランジスタＱ２Ｌは、Ｎチャネル型ＭＯＳＦＥＴにより構成される。Ｖ相上側トランジスタＱ２Ｈのドレインは、電源電圧ＶＢの印加端に接続される。
　Ｖ相上側トランジスタＱ２Ｈのソースは、Ｖ相下側トランジスタＱ２Ｌのドレインに接続される。Ｖ相下側トランジスタＱ２Ｌのソースは、図示しないＶ相シャント抵抗を介してグランド電位の印加端に接続される。
　Ｖ相上側トランジスタＱ２Ｈのゲートには、プルダウン抵抗Ｒ２Ｈが接続される。Ｖ相上側トランジスタＱ２Ｈのゲート・ソース間には、コンデンサＣ２Ｈが接続される。Ｖ相下側トランジスタＱ２Ｌのゲートには、プルダウン抵抗Ｒ２Ｌが接続される。Ｖ相下側トランジスタＱ２Ｌのゲート・ソース間には、コンデンサＣ２Ｌが接続される。
　Ｖ相上側トランジスタＱ２Ｈのゲートは、Ｖ相上側駆動出力端子ＤＶＨに接続される。プリドライバ１８Ｈの出力端は、Ｖ相上側駆動出力端子ＤＶＨに接続される。Ｖ相上側トランジスタＱ２Ｈのソースは、Ｖ相上側ソース端子ＶＳＶＨに接続される。プリドライバ１８Ｈは、上側昇圧電圧ＶＣＰＨの印加端とＶ相上側ソース端子ＶＳＶＨに接続される。
　Ｖ相下側トランジスタＱ２Ｌのゲートは、Ｖ相下側駆動出力端子ＤＶＬに接続される。プリドライバ１８Ｌの出力端は、Ｖ相下側駆動出力端子ＤＶＬに接続される。Ｖ相下側トランジスタＱ２Ｌのソースは、Ｖ相下側ソース端子ＶＳＶＬに接続される。プリドライバ１８Ｌは、下側昇圧電圧ＶＣＰＬの印加端とＶ相下側ソース端子ＶＳＶＬに接続される。
　Ｗ相ハーフブリッジＷＨは、Ｗ相上側トランジスタＱ３Ｈと、Ｗ相下側トランジスタＱ３Ｌと、を有する。Ｗ相上側トランジスタＱ３ＨおよびＷ相下側トランジスタＱ３Ｌは、Ｎチャネル型ＭＯＳＦＥＴにより構成される。Ｗ相上側トランジスタＱ３Ｈのドレインは、電源電圧ＶＢの印加端に接続される。
　Ｗ相上側トランジスタＱ３Ｈのソースは、Ｗ相下側トランジスタＱ３Ｌのドレインに接続される。Ｗ相下側トランジスタＱ３Ｌのソースは、図示しないＷ相シャント抵抗を介してグランド電位の印加端に接続される。
　Ｗ相上側トランジスタＱ３Ｈのゲートには、プルダウン抵抗Ｒ３Ｈが接続される。Ｗ相上側トランジスタＱ３Ｈのゲート・ソース間には、コンデンサＣ３Ｈが接続される。Ｗ相下側トランジスタＱ３Ｌのゲートには、プルダウン抵抗Ｒ３Ｌが接続される。Ｗ相下側トランジスタＱ３Ｌのゲート・ソース間には、コンデンサＣ３Ｌが接続される。
　Ｗ相上側トランジスタＱ３Ｈのゲートは、Ｗ相上側駆動出力端子ＤＷＨに接続される。プリドライバ１９Ｈの出力端は、Ｗ相上側駆動出力端子ＤＷＨに接続される。Ｗ相上側トランジスタＱ３Ｈのソースは、Ｗ相上側ソース端子ＶＳＷＨに接続される。プリドライバ１９Ｈは、上側昇圧電圧ＶＣＰＨの印加端とＷ相上側ソース端子ＶＳＷＨに接続される。
　Ｗ相下側トランジスタＱ３Ｌのゲートは、Ｗ相下側駆動出力端子ＤＷＬに接続される。プリドライバ１９Ｌの出力端は、Ｗ相下側駆動出力端子ＤＷＬに接続される。Ｗ相下側トランジスタＱ３Ｌのソースは、Ｗ相下側ソース端子ＶＳＷＬに接続される。プリドライバ１９Ｌは、下側昇圧電圧ＶＣＰＬの印加端とＷ相下側ソース端子ＶＳＷＬに接続される。
　Ｕ相上側トランジスタＱ１ＨとＵ相下側トランジスタＱ１Ｌとが接続されるノードＮＵは、モータ３５に含まれる図示しないＵ相コイルに接続される。Ｖ相上側トランジスタＱ２ＨとＶ相下側トランジスタＱ２Ｌとが接続されるノードＮＶは、モータ３５に含まれる図示しないＶ相コイルに接続される。Ｗ相上側トランジスタＱ３ＨとＷ相下側トランジスタＱ３Ｌとが接続されるノードＮＷは、モータ３５に含まれる図示しないＷ相コイルに接続される。各相のコイルは、いわゆるスター結線が行われる。なお、各相のコイルは、デルタ結線されてもよい。
　また、半導体装置１０において、レギュレータ１１は、電源端子Ｔｖｂに入力される電源電圧ＶＢを降圧して電源電圧ＶＣＣを生成し、生成された電源電圧ＶＣＣをレギュレータ出力端子Ｔｖｃｃからマイコン３０へ出力する。
　また、Ｕ相上側制御入力端子Ｔ１ｐには、マイコン３０からＵ相上側制御入力信号ＩＮ１Ｐが入力される。入力されたＵ相上側制御入力信号ＩＮ１Ｐは、シュミットバッファ１４Ａを介して制御ロジック部１６に入力される。Ｕ相下側制御入力端子Ｔ１ｎには、マイコン３０からＵ相下側制御入力信号ＩＮ１Ｎが入力される。入力されたＵ相下側制御入力信号ＩＮ１Ｎは、シュミットバッファ１４Ｂを介して制御ロジック部１６に入力される。
　Ｖ相上側制御入力端子Ｔ２ｐには、マイコン３０からＶ相上側制御入力信号ＩＮ２Ｐが入力される。入力されたＶ相上側制御入力信号ＩＮ２Ｐは、シュミットバッファ１４Ｃを介して制御ロジック部１６に入力される。Ｖ相下側制御入力端子Ｔ２ｎには、マイコン３０からＶ相下側制御入力信号ＩＮ２Ｎが入力される。入力されたＶ相下側制御入力信号ＩＮ２Ｎは、シュミットバッファ１４Ｄを介して制御ロジック部１６に入力される。
　Ｗ相上側制御入力端子Ｔ３ｐには、マイコン３０からＷ相上側制御入力信号ＩＮ３Ｐが入力される。入力されたＷ相上側制御入力信号ＩＮ３Ｐは、シュミットバッファ１４Ｅを介して制御ロジック部１６に入力される。Ｗ相下側制御入力端子Ｔ３ｎには、マイコン３０からＷ相下側制御入力信号ＩＮ３Ｎが入力される。入力されたＷ相下側制御入力信号ＩＮ３Ｎは、シュミットバッファ１４Ｆを介して制御ロジック部１６に入力される。
　各制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎは、ハイレベルおよびローレベルからなるパルス信号である。シュミットバッファ１４Ａ～１４Ｆは、入力される各制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎをハイレベルおよびローレベルに２値化して出力する。
　制御ロジック部１６は、シュミットバッファ１４Ａの出力に基づいてプリドライバ１７Ｈを駆動する。これにより、プリドライバ１７Ｈから上側昇圧電圧ＶＣＰＨまたはＵ相上側ソース端子ＶＳＵＨの電位がＵ相上側トランジスタＱ１Ｈのゲートに出力され、Ｕ相上側トランジスタＱ１Ｈがスイッチング駆動される。
　制御ロジック部１６は、シュミットバッファ１４Ｂの出力に基づいてプリドライバ１７Ｌを駆動する。これにより、プリドライバ１７Ｌから下側昇圧電圧ＶＣＰＬまたはＵ相下側ソース端子ＶＳＵＬの電位がＵ相下側トランジスタＱ１Ｌのゲートに出力され、Ｕ相下側トランジスタＱ１Ｌがスイッチング駆動される。
　制御ロジック部１６は、シュミットバッファ１４Ｃの出力に基づいてプリドライバ１８Ｈを駆動する。これにより、プリドライバ１８Ｈから上側昇圧電圧ＶＣＰＨまたはＶ相上側ソース端子ＶＳＶＨの電位がＶ相上側トランジスタＱ２Ｈのゲートに出力され、Ｖ相上側トランジスタＱ２Ｈがスイッチング駆動される。
　制御ロジック部１６は、シュミットバッファ１４Ｄの出力に基づいてプリドライバ１８Ｌを駆動する。これにより、プリドライバ１８Ｌから下側昇圧電圧ＶＣＰＬまたはＶ相下側ソース端子ＶＳＶＬの電位がＶ相下側トランジスタＱ２Ｌのゲートに出力され、Ｖ相下側トランジスタＱ２Ｌがスイッチング駆動される。
　制御ロジック部１６は、シュミットバッファ１４Ｅの出力に基づいてプリドライバ１９Ｈを駆動する。これにより、プリドライバ１９Ｈから上側昇圧電圧ＶＣＰＨまたはＷ相上側ソース端子ＶＳＷＨの電位がＷ相上側トランジスタＱ３Ｈのゲートに出力され、Ｗ相上側トランジスタＱ３Ｈがスイッチング駆動される。
　制御ロジック部１６は、シュミットバッファ１４Ｆの出力に基づいてプリドライバ１９Ｌを駆動する。これにより、プリドライバ１９Ｌから下側昇圧電圧ＶＣＰＬまたはＷ相下側ソース端子ＶＳＷＬの電位がＷ相下側トランジスタＱ３Ｌのゲートに出力され、Ｗ相下側トランジスタＱ３Ｌがスイッチング駆動される。
　このように、各制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎに基づいて各相のハーフブリッジＵＨ，ＶＨ，ＷＨにおける各トランジスタが駆動制御される。これにより、モータ３５を駆動制御することができる。
　Ｕ相制御入力信号ＩＮ１Ｐ，ＩＮ１Ｎの組、Ｖ相制御入力信号ＩＮ２Ｐ，ＩＮ２Ｎの組、Ｗ相制御入力信号ＩＮ３Ｐ，ＩＮ３Ｎの組のそれぞれにおいて、上側制御入力信号と下側制御入力信号は、相補的なレベルとなる。すなわち、一方がハイレベルの場合、他方がローレベルとなり、一方がローレベルの場合、他方がハイレベルとなる。これにより、各相のハーフブリッジＵＨ，ＶＨ，ＷＨのそれぞれにおいて、上側トランジスタと下側トランジスタは、相補的に駆動される。すなわち、一方がオン状態の場合、他方がオフ状態となり、一方がオフ状態の場合、他方がオン状態となる。なお、上側トランジスタと下側トランジスタが同時にオフ状態となるデッドタイム（同時オフ期間）が設けられてもよい。この場合、上側制御入力信号と下側制御入力信号は、同時にローレベルとなる。
　そして、制御入力信号のデューティに応じて各相のハーフブリッジＵＨ，ＶＨ，ＷＨにおけるトランジスタが駆動されることで、ＰＷＭ（パルス幅変調）制御が行われる。これにより、ノードＮＵ，ＮＶ，ＮＷに位相がずれた交流波形の駆動電圧が生成され、モータ３５が駆動される。
＜１．３　基準電源回路＞
　ここで、半導体装置１０において、イネーブル端子Ｔｅｂには、外部からイネーブル信号ＥＢが印加可能である。イネーブル信号ＥＢは、電源電圧ＶＢにより生成される。イネーブル端子Ｔｅｂに入力されたイネーブル信号ＥＢは、シュミットバッファ１３によりハイレベルおよびローレベルからなる２値化されたイネーブル信号ＥＮＡに変換される。イネーブル信号ＥＮＡは、基準電源回路１２に入力される。
　基準電源回路１２は、図示しないシリーズレギュレータであるＬＤＯ（Low  Drop  Out）を有する。当該ＬＤＯにより電源電圧ＶＢを降圧して基準電源電圧ＶＤＤに変換する。基準電源電圧ＶＤＤは、制御ロジック部１６に電源として供給される。
　ここで、半導体装置１０の起動について図２のタイミングチャートを参照して説明する。図２においては、上段から順に、電源電圧ＶＢ，ＶＣＣ、イネーブル信号ＥＢ、および半導体装置１０の状態を示す。
　モータシステム５０が搭載される車両におけるイグニッションＯＮにより、電源電圧（バッテリ電圧）ＶＢがＯＮとなる。これにより、図２に示すように、電源電圧ＶＢが０Ｖから立上りを開始する。これに伴い、マイコン３０の電源となる電源電圧ＶＣＣも立ち上がる。
　このとき、イネーブル信号ＥＢも立ち上がり、シュミットバッファ１３の閾値電圧を超えると、シュミットバッファ１３から出力されるイネーブル信号ＥＮＡがローレベルからハイレベルに切り替わる。これにより、基準電源回路１２（ＬＤＯ）が起動され、基準電源電圧ＶＤＤがＯＮとなる。従って、半導体装置１０は、スリープ状態から基準電源電圧ＶＤＤの供給により制御ロジック部１６が動作可能状態であるスタンバイ状態へ移行する。
　このように、比較例においては、イネーブル信号ＥＢを用いて半導体装置１０を起動することができるが、イネーブル端子Ｔｅｂが必要なため、半導体装置１０の外部端子の数（ピン数）が多くなる課題があった。具体的には、例えば、半導体装置として、４８ピンパッケージと６４ピンパッケージがあるとして、イネーブル端子Ｔｅｂが必要なためにピン数を４８ピン以下に抑えることができず、例えばピン数が４９ピンなどとなって、半導体装置１０として６４ピンパッケージを使用せざるを得ない場合があった。ピン数が増えると、半導体装置１０のサイズが大きくなることにつながる。
＜２．本開示の実施形態＞
　上記のような課題を解決すべく、以下説明する本開示の実施形態が実施される。すなわち、本開示の実施形態では、半導体装置を起動する機能を維持しつつ、ピン数を削減することを目的とする。
＜２．１　半導体装置の構成＞
　図３は、本開示の実施形態に係るモータシステム５の構成を示す図である。図３に示すモータシステム５においては、先述した比較例（図１）との相違点として、半導体装置１を備える。なお、モータシステム５における半導体装置１の外部の構成（モータ３５、マイコン３０、各相のハーフブリッジなど）は、比較例と同様であるため、ここでは説明を省く。
　図３に示すように、半導体装置１は、比較例に係る半導体装置１０（図１）の構成との相違点として、基準電源回路２およびスイッチ回路３と、を備える。なお、半導体装置１における基準電源回路２およびスイッチ回路３以外の構成については、比較例に係る半導体装置１０と同様であるため、ここでは説明を省く。
　また、本開示の実施形態に係る半導体装置１では、比較例に係る半導体装置１０と異なり、外部端子であるイネーブル端子ＥＢを備えていない。イネーブル端子ＥＢが不要となる理由については、後述する。なお、半導体装置１におけるその他の外部端子については、比較例に係る半導体装置１０と同様であるため、ここでは説明を省く。
＜２．２　基準電源回路の構成＞
　図４は、基準電源回路２とスイッチ回路３の具体的な構成例を示す図である。基準電源回路２は、ツェナーダイオード２１と、抵抗２２と、ＰＤＭＯＳトランジスタ（Ｐチャネル型double-diffused  ＭＯＳＦＥＴ）２３と、抵抗２４と、ツェナーダイオード２５と、ＮＤＭＯＳトランジスタ（Ｎチャネル型double-diffused  ＭＯＳＦＥＴ）２６と、抵抗２７と、バンドギャップリファレンス２８と、ＬＤＯ２９と、を有する。
　ツェナーダイオード２１のカソードは、電源電圧ＶＢの印加端に接続される。ツェナーダイオード２１のアノードは、抵抗２２の一端に接続される。抵抗２２の他端は、スイッチ回路３に接続される。ツェナーダイオード２１と抵抗２２とが接続されるノードＮ１は、ＰＤＭＯＳトランジスタ２３のゲートに接続される。ＰＤＭＯＳトランジスタ２３のソースは、電源電圧ＶＢの印加端に接続される。ＰＤＭＯＳトランジスタ２３のドレインは、抵抗２４の一端に接続される。抵抗２４の他端は、ツェナーダイオード２５のカソードに接続される。ツェナーダイオード２５のアノードは、グランド電位の印加端に接続される。抵抗２４とツェナーダイオード２５とが接続されるノードＮ２は、ＮＤＭＯＳトランジスタ２６のゲートに接続される。ＮＤＭＯＳトランジスタ２６のドレインは、抵抗２７の一端に接続される。抵抗２７の他端は、電源電圧ＶＢの印加端に接続される。
　また、スイッチ回路３は、Ｕ相上側スイッチＳＷ１ｐと、Ｕ相下側スイッチＳＷ１ｎと、Ｖ相上側スイッチＳＷ２ｐと、Ｖ相下側スイッチＳＷ２ｎと、Ｗ相上側スイッチＳＷ３ｐと、Ｗ相下側スイッチＳＷ３ｎと、を有し、これらの各スイッチはいずれもＮチャネル型ＭＯＳＦＥＴにより構成される。
　Ｕ相上側スイッチＳＷ１ｐのドレインは、抵抗２２の他端に接続される。Ｕ相上側スイッチＳＷ１ｐのソースは、Ｕ相下側スイッチＳＷ１ｎのドレインに接続される。Ｕ相下側スイッチＳＷ１ｎのソースは、Ｖ相上側スイッチＳＷ２ｐのドレインに接続される。Ｖ相上側スイッチＳＷ２ｐのソースは、Ｖ相下側スイッチＳＷ２ｎのドレインに接続される。Ｖ相下側スイッチＳＷ２ｎのソースは、Ｗ相上側スイッチＳＷ３ｐのドレインに接続される。Ｗ相上側スイッチＳＷ３ｐのソースは、Ｗ相下側スイッチＳＷ３ｎのドレインに接続される。Ｗ相下側スイッチＳＷ３ｎのソースは、グランド電位の印加端に接続される。すなわち、上記各スイッチＳＷ１ｐ～ＳＷ３ｎは、直列に接続される。なお、各スイッチを接続する順番は、図４の構成に限らず、任意である。
　Ｕ相上側スイッチＳＷ１ｐのゲートには、Ｕ相上側制御入力信号ＩＮ１Ｐが入力される。Ｕ相下側スイッチＳＷ１ｎのゲートには、Ｕ相下側制御入力信号ＩＮ１Ｎが入力される。Ｖ相上側スイッチＳＷ２ｐのゲートには、Ｖ相上側制御入力信号ＩＮ２Ｐが入力される。Ｖ相下側スイッチＳＷ２ｎのゲートには、Ｖ相下側制御入力信号ＩＮ２Ｎが入力される。Ｗ相上側スイッチＳＷ３ｐのゲートには、Ｗ相上側制御入力信号ＩＮ３Ｐが入力される。Ｗ相下側スイッチＳＷ３ｎのゲートには、Ｗ相下側制御入力信号ＩＮ３Ｎが入力される。
　ここで、図４に示す構成を用いた半導体装置１の起動について、図５のタイミングチャートを参照して説明する。なお、図５においては、上段から順に、電源電圧ＶＢ，ＶＣＣ、各制御入力信号ＩＮ１Ｐ，ＩＮ１Ｎ，ＩＮ２Ｐ，ＩＮ２Ｎ，ＩＮ３Ｐ，ＩＮ３Ｎ、および半導体装置１の状態を示す。
　モータシステム５が搭載される車両におけるイグニッションＯＮにより、電源電圧（バッテリ電圧）ＶＢがＯＮとなる。これにより、図５に示すように、電源電圧ＶＢが０Ｖから立上りを開始する（タイミングｔ１）。これに伴い、マイコン３０の電源となる電源電圧ＶＣＣも立ち上がる。
　そして、電源電圧ＶＢ，ＶＣＣが定常状態（ハイレベル）に立ち上がったタイミングｔ２より後で、マイコン３０は、各制御入力信号ＩＮ１Ｐ，ＩＮ１Ｎ，ＩＮ２Ｐ，ＩＮ２Ｎ，ＩＮ３Ｐ，ＩＮ３Ｎをいずれもローレベルからハイレベルへ切り替える（タイミングｔ３）。これにより、各スイッチＳＷ１ｐ～ＳＷ３ｎのすべてがオン状態とされ、ツェナーダイオード２１に電流が流れ始める。
　ノードＮ１に生じる電圧Ｖ１は、電源電圧ＶＢよりもツェナーダイオード２１の降伏電圧だけ低い電圧にクランプされる。従って、ＰＤＭＯＳトランジスタ２３がオン状態となり、ツェナーダイオード２５に電流が流れる。これにより、ＮＤＭＯＳトランジスタ２６のゲートに印加される電圧Ｖ２（ノードＮ２の電圧）は、ツェナーダイオード２５の降伏電圧にクランプされる。従って、バンドギャップリファレンス２８には、ほぼ電圧Ｖ２であるＮＤＭＯＳトランジスタ２６のソース電圧が印加される。バンドギャップリファレンス２８は、ＮＤＭＯＳトランジスタ２６のソース電圧に基づき基準電圧Ｖｒｅｆを生成する。
　基準電圧ＶｒｅｆがＯＮとなるため、ＬＤＯ２９が起動され、ＬＤＯ２９は電源電圧ＶＢを降圧して基準電源電圧ＶＤＤを生成する。生成された基準電源電圧ＶＤＤは、制御ロジック部１６に供給される。これにより、半導体装置１は、スリープ状態から基準電源電圧ＶＤＤの供給により制御ロジック部１６が動作可能状態であるスタンバイ状態へ移行する。
　ここで、図４に示すように、制御ロジック部１６は、フリップフロップ１６Ａを有する。また、半導体装置１は、パワーオンリセット部４を有する。フリップフロップ１６ＡのＤ端子には、パワーオンリセット部４から出力されるリセット解除信号ＲＳＴが入力される。フリップフロップ１６Ａのクロック端子には、クロック信号ＣＬＫが入力される。
　スイッチ回路３は、ラッチ用スイッチ３Ａを有する。ラッチ用スイッチ３Ａは、Ｎチャネル型ＭＯＳＦＥＴにより構成される。ラッチ用スイッチ３Ａのドレインは、Ｕ相上側スイッチＳＷ１ｐのドレインに接続される。ラッチ用スイッチ３Ａのソースは、グランド電位の印加端に接続される。すなわち、ラッチ用スイッチ３Ａは、各スイッチＳＷ１ｐ～ＳＷ３ｎの直列接続構成と並列に接続される。フリップフロップ１６ＡのＱ出力端子は、ラッチ用スイッチ３Ａのゲートに接続される。
　ラッチ用スイッチ３Ａのゲートには、プルダウン抵抗Ｒｐが接続される。これにより、フリップフロップ１６Ａが起動していない状態でＱ出力端子がオープンであっても、ラッチ用スイッチ３Ａのゲートをプルダウン抵抗Ｒｐによりローレベルに固定できる。このとき、ラッチ用スイッチ３Ａは、オフ状態となる。
　上記のように基準電源電圧ＶＤＤがＯＮとなったことがパワーオンリセット部４により検知されると、パワーオンリセット部４は、リセット解除を示すリセット解除信号ＲＳＴを出力する。このとき、リセット解除信号ＲＳＴは、ハイレベルとなるため、フリップフロップ１６ＡのＱ出力端子からハイレベルの信号が出力される。従って、ラッチ用スイッチ３Ａがオン状態となる。以降、各制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎの論理レベルによらず、ツェナーダイオード２１に電流が流れて基準電源電圧ＶＤＤがＯＮとなる状態がラッチされる。
　このように本実施形態では、各相のハーフブリッジＵＨ，ＶＨ，ＷＨにおけるトランジスタを駆動するための各制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎを共用することで、基準電源回路２を起動し、半導体装置１を起動することができる。また、半導体装置１の起動後に、各制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎの論理レベル（例えばモータ３５の駆動時）によらず、起動した状態をラッチすることができる。
　特に、本実施形態では、スイッチ回路３において、３相のモータ３５を駆動するためのすべての制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎに対応するスイッチＳＷ１ｐ～ＳＷ３ｎを設けている。これにより、マイコン３０に供給される電源電圧ＶＣＣの立ち上り時にマイコン３０から出力される各制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎが不安定となっても、すべての制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎがハイレベルにならない限り、基準電源回路２は起動されない。従って、意図しないタイミングで基準電源回路２が起動されることを抑制できる。すなわち、マイコン３０における制御シーケンスによる制御入力信号ＩＮ１Ｐ～ＩＮ３Ｎがハイレベルとなるタイミング（意図するタイミング）で、基準電源回路２を起動することができる。
＜２．３　変形例＞
　図６は、変形例に係るスイッチ回路３の構成を示す図である。図６に示すスイッチ回路３では、先述した構成（図４）と異なり、スイッチＳＷ１ｐ、Ｓｗ２ｎ，Ｓｗ３ｐをＮチャネル型ＭＯＳＦＥＴではなく、Ｐチャネル型ＭＯＳＦＥＴにより構成している。これにより、電源電圧ＶＢ，ＶＣＣの立ち上がり後に、マイコン３０により制御入力信号ＩＮ１Ｐ＝ローレベル、ＩＮ１Ｎ＝ハイレベル、ＩＮ２Ｐ＝ハイレベル、ＩＮ２Ｎ＝ローレベル、ＩＮ３Ｐ＝ローレベル、ＩＮ３Ｎ＝ハイレベルとされたときに、すべてのスイッチＳＷ１ｐ～ＳＷ３ｎがオン状態となり、基準電源回路２が起動される。
　また、上記とは別の制御入力信号の論理レベルの組み合わせのときに基準電源回路２が起動するように、スイッチ回路３を構成してもよい。
＜２．３　車両への適用＞
　図７は、先述したモータシステム５を搭載した車両の一構成例を示す外観図である。図７においては、モータ３５の適用例として、車両Ｘに搭載される各種モータＸ１１～Ｘ１７を示している。
　Ｘ１１は、電動パワーステアリング用モータである。Ｘ１２は、電動オイルポンプ用モータである。Ｘ１３は、ヘッドライト駆動用モータである。Ｘ１４は、電動パーキングブレーキ用モータである。Ｘ１５は、シート冷却ファン用モータである。Ｘ１６は、ドア開閉用モータである。Ｘ１７は、ドアロック用モータである。
＜３．その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　半導体装置は、モータ駆動用のゲートドライバとして構成されることに限らず、例えばハーフブリッジを１つ設けたＤＣ／ＤＣコンバータ用のゲートドライバとして構成されてもよい。
＜４．付記＞
　上記のように例えば、本開示の一態様に係る半導体装置（１）は、
　上側トランジスタ（Ｑ１Ｈ，Ｑ２Ｈ，Ｑ３Ｈ）と下側トランジスタ（Ｑ１Ｌ，Ｑ２Ｌ，Ｑ３Ｌ）とを含む少なくとも１つのハーフブリッジ（ＵＨ，ＶＨ，ＷＨ）を駆動可能に構成される半導体装置であって、
　前記上側トランジスタを駆動制御するための上側制御入力信号（ＩＮ１Ｐ，ＩＮ２Ｐ，ＩＮ３Ｐ）を入力可能に構成される上側制御入力端子（Ｔ１ｐ，Ｔ２ｐ，Ｔ３ｐ）と、
　前記下側トランジスタを駆動制御するための下側制御入力信号（ＩＮ１Ｎ，ＩＮ２Ｎ，ＩＮ３Ｎ）を入力可能に構成される下側制御入力端子（Ｔ１ｎ，Ｔ２ｎ，Ｔ３ｎ）と、
　電源電圧（ＶＢ）を入力可能に構成される電源端子（Ｔｖｂ）と、
　制御ロジック部（１６）と、
　前記電源電圧が供給され、前記制御ロジック部に供給する基準電源電圧（ＶＤＤ）を生成可能に構成される基準電源回路（２）と、
　前記上側制御入力信号および前記下側制御入力信号に対してそれぞれ設けられ、前記上側制御入力信号および前記下側制御入力信号の論理レベルに応じてオンオフが切り替えられるスイッチ（ＳＷ１ｐ，ＳＷ２ｐ，ＳＷ３ｐ，ＳＷ１ｎ，ＳＷ２ｎ，ＳＷ３ｎ）を有するスイッチ回路（３）と、
　を備え、
　前記基準電源回路は、前記上側制御入力信号および前記下側制御入力信号の論理レベルの組み合わせに基づき起動するように構成される構成としている（第１の構成）。
　また、上記第１の構成において、前記基準電源回路（２）は、前記上側制御入力信号（ＩＮ１Ｐ，ＩＮ２Ｐ，ＩＮ３Ｐ）および前記下側制御入力信号（ＩＮ１Ｎ，ＩＮ２Ｎ，ＩＮ３Ｎ）のすべてがハイレベルの場合に起動するように構成される構成としてもよい（第２の構成）。
　また、上記第２の構成において、すべての前記スイッチ（ＳＷ１ｐ，ＳＷ２ｐ，ＳＷ３ｐ，ＳＷ１ｎ，ＳＷ２ｎ，ＳＷ３ｎ）は、Ｎチャネル型ＭＯＳＦＥＴにより構成され、かつ前記基準電源回路（２）とグランド電位との間で直列に接続される構成としてもよい（第３の構成）。
　また、上記第１から第３のいずれかの構成において、前記基準電源回路（２）は、
　　前記電源電圧（ＶＢ）の印加端に接続されるカソードを含む第１ダイオード（２１）と、
　　前記第１ダイオードのアノードに接続される第１端と、前記スイッチ回路（３）に接続される第２端と、を含む第１抵抗（２２）と、
　　前記第１ダイオードと前記第１抵抗とが接続される第１ノード（Ｎ１）に接続されるゲートと、前記電源電圧の印加端に接続されるソースと、を含むＰＭＯＳトランジスタ（２３）と、
　　前記ＰＭＯＳトランジスタのドレインに接続される第１端を含む第２抵抗（２４）と、
　　前記第２抵抗の第２端に接続されるカソードと、グランド電位の印加端に接続されるアノードと、を含む第２ダイオード（２５）と、
　　前記第２抵抗と前記第２ダイオードとが接続される第２ノード（Ｎ２）に接続されるゲートを含むＮＭＯＳトランジスタ（２６）と、
　　前記電源電圧の印加端と前記ＮＭＯＳトランジスタのドレインとの間に接続される第３抵抗（２７）と、
　　前記ＮＭＯＳトランジスタのソースに接続されるバンドギャップリファレンス（２８）と、
　　前記バンドギャップリファレンスから出力される基準電圧（Ｖｒｅｆ）に基づき起動し、前記電源電圧から前記基準電源電圧（ＶＤＤ）を生成するように構成されるＬＤＯ（２９）と、を有する構成としてもよい（第４の構成）。
　また、上記第１から第４のいずれかの構成において、前記基準電源電圧（ＶＤＤ）の起動を検知するように構成される検知部（４）をさらに備え、
　前記スイッチ回路（３）は、前記スイッチ（ＳＷ１ｐ，ＳＷ２ｐ，ＳＷ３ｐ，ＳＷ１ｎ，ＳＷ２ｎ，ＳＷ３ｎ）の直列接続された構成に並列に接続されるラッチ用スイッチ（３Ａ）を有し、
　前記制御ロジック部（１６）は、前記検知部による検知に基づき前記ラッチ用スイッチをオン状態に維持するように構成される構成としてもよい（第５の構成）。
　また、上記第１から第５のいずれかの構成において、前記少なくとも１つのハーフブリッジは、３相ブラシレスＤＣモータ（３５）に接続されるＵ相、Ｖ相、およびＷ相のハーフブリッジ（ＵＨ，ＶＨ，ＷＨ）であって、
　前記上側制御入力信号は、Ｕ相上側制御入力信号（ＩＮ１Ｐ）、Ｖ相上側制御入力信号（ＩＮ２Ｐ）、およびＷ相上側制御入力信号（ＩＮ３Ｐ）を含み、
　前記下側制御入力信号は、Ｕ相下側制御入力信号（ＩＮ１Ｎ）、Ｖ相下側制御入力信号（ＩＮ２Ｎ）、およびＷ相下側制御入力信号（ＩＮ３Ｎ）を含み、
　前記スイッチは、Ｕ相上側制御入力信号が入力可能なＵ相上側スイッチ（ＳＷ１ｐ）と、Ｖ相上側制御入力信号が入力可能なＶ相上側スイッチ（ＳＷ２ｐ）と、Ｗ相上側制御入力信号が入力可能なＷ相上側スイッチ（ＳＷ３ｐ）と、Ｕ相下側制御入力信号が入力可能なＵ相下側スイッチ（ＳＷ１ｎ）と、Ｖ相下側制御入力信号が入力可能なＶ相下側スイッチ（ＳＷ２ｎ）と、Ｗ相下側制御入力信号が入力可能なＷ相下側スイッチ（ＳＷ３ｎ）と、を含む構成としてもよい（第６の構成）。
　また、上記第６の構成において、前記Ｕ相上側スイッチ（ＳＷ１ｐ）と、前記Ｖ相上側スイッチ（ＳＷ２ｐ）と、前記Ｗ相上側スイッチ（ＳＷ３ｐ）と、前記Ｕ相下側スイッチ（ＳＷ１ｎ）と、前記Ｖ相下側スイッチ（ＳＷ２ｎ）と、前記Ｗ相下側スイッチ（ＳＷ３ｎ）は、すべてＮチャネル型ＭＯＳＦＥＴにより構成され、かつ前記基準電源回路（２）とグランド電位との間で直列に接続される構成としてもよい（第７の構成）。
　また、本開示の一態様に係るモータシステム（５）は、上記第６または第７の構成の半導体装置（１）と、前記半導体装置により駆動可能に構成される前記Ｕ相、Ｖ相、およびＷ相のハーフブリッジ（ＵＨ，ＶＨ，ＷＨ）と、前記Ｕ相、Ｖ相、およびＷ相のハーフブリッジに接続される前記３相ブラシレスＤＣモータ（３５）と、を備える（第８の構成）。
　また、本開示の一態様に係る車両（Ｘ）は、上記第８の構成のモータシステムを備える。
　本開示は、例えば、車載用のモータシステムに利用することが可能である。
　　　１　　　半導体装置
　　　２　　　基準電源回路
　　　３　　　スイッチ回路
　　　３Ａ　　ラッチ用スイッチ
　　　４　　　パワーオンリセット部
　　　５　　　モータシステム
　　１０　　　半導体装置
　　１１　　　レギュレータ
　　１２　　　基準電源回路
　　１３　　　シュミットバッファ
　　１４Ａ～１４Ｆ　シュミットバッファ
　　１５　　　チャージポンプ
　　１６　　　制御ロジック部
　　１６Ａ　　フリップフロップ
　　１７Ｈ，１７Ｌ　プリドライバ
　　１８Ｈ，１８Ｌ　プリドライバ
　　１９Ｈ，１９Ｌ　プリドライバ
　　２１　　　ツェナーダイオード
　　２２　　　抵抗
　　２３　　　ＰＤＭＯＳトランジスタ
　　２４　　　抵抗
　　２５　　　ツェナーダイオード
　　２６　　　ＮＤＭＯＳトランジスタ
　　２７　　　抵抗
　　２８　　　バンドギャップリファレンス
　　３０　　　マイコン
　　３５　　　モータ
　　５０　　　モータシステム
Ｃ１Ｈ，Ｃ１Ｌ，Ｃ２Ｈ，Ｃ２Ｌ，Ｃ３Ｈ，Ｃ３Ｌ　コンデンサ
　Ｑ１Ｈ　　　Ｕ相上側トランジスタ
　Ｑ１Ｌ　　　Ｕ相下側トランジスタ
　Ｑ２Ｈ　　　Ｖ相上側トランジスタ
　Ｑ２Ｌ　　　Ｖ相下側トランジスタ
　Ｑ３Ｈ　　　Ｗ相上側トランジスタ
　Ｑ３Ｌ　　　Ｗ相下側トランジスタ
　Ｒ１Ｈ　　　プルダウン抵抗
　Ｒ１Ｌ　　　プルダウン抵抗
　Ｒ２Ｈ　　　プルダウン抵抗
　Ｒ２Ｌ　　　プルダウン抵抗
　Ｒ３Ｈ　　　プルダウン抵抗
　Ｒ３Ｌ　　　プルダウン抵抗
　　Ｒｐ　　　プルダウン抵抗
ＳＷ１ｎ　　　Ｕ相下側スイッチ
ＳＷ１ｐ　　　Ｕ相上側スイッチ
ＳＷ２ｎ　　　Ｖ相下側スイッチ
ＳＷ２ｐ　　　Ｖ相上側スイッチ
ＳＷ３ｎ　　　Ｗ相下側スイッチ
ＳＷ３ｐ　　　Ｗ相上側スイッチ
　　ＵＨ　　　Ｕ相ハーフブリッジ
　　ＶＨ　　　Ｖ相ハーフブリッジ
　　ＷＨ　　　Ｗ相ハーフブリッジ
　　　Ｘ　　　車両

Claims (9)

  1. 　上側トランジスタと下側トランジスタとを含む少なくとも１つのハーフブリッジを駆動可能に構成される半導体装置であって、
    　前記上側トランジスタを駆動制御するための上側制御入力信号を入力可能に構成される上側制御入力端子と、
    　前記下側トランジスタを駆動制御するための下側制御入力信号を入力可能に構成される下側制御入力端子と、
    　電源電圧を入力可能に構成される電源端子と、
    　制御ロジック部と、
    　前記電源電圧が供給され、前記制御ロジック部に供給する基準電源電圧を生成可能に構成される基準電源回路と、
    　前記上側制御入力信号および前記下側制御入力信号に対してそれぞれ設けられ、前記上側制御入力信号および前記下側制御入力信号の論理レベルに応じてオンオフが切り替えられるスイッチを有するスイッチ回路と、
    　を備え、
    　前記基準電源回路は、前記上側制御入力信号および前記下側制御入力信号の論理レベルの組み合わせに基づき起動するように構成される、半導体装置。
  2. 　前記基準電源回路は、前記上側制御入力信号および前記下側制御入力信号のすべてがハイレベルの場合に起動するように構成される、請求項１に記載の半導体装置。
  3. 　すべての前記スイッチは、Ｎチャネル型ＭＯＳＦＥＴにより構成され、かつ前記基準電源回路とグランド電位との間で直列に接続される、請求項２に記載の半導体装置。
  4. 　前記基準電源回路は、
    　　前記電源電圧の印加端に接続されるカソードを含む第１ダイオードと、
    　　前記第１ダイオードのアノードに接続される第１端と、前記スイッチ回路に接続される第２端と、を含む第１抵抗と、
    　　前記第１ダイオードと前記第１抵抗とが接続される第１ノードに接続されるゲートと、前記電源電圧の印加端に接続されるソースと、を含むＰＭＯＳトランジスタと、
    　　前記ＰＭＯＳトランジスタのドレインに接続される第１端を含む第２抵抗と、
    　　前記第２抵抗の第２端に接続されるカソードと、グランド電位の印加端に接続されるアノードと、を含む第２ダイオードと、
    　　前記第２抵抗と前記第２ダイオードとが接続される第２ノードに接続されるゲートを含むＮＭＯＳトランジスタと、
    　　前記電源電圧の印加端と前記ＮＭＯＳトランジスタのドレインとの間に接続される第３抵抗と、
    　　前記ＮＭＯＳトランジスタのソースに接続されるバンドギャップリファレンスと、
    　　前記バンドギャップリファレンスから出力される基準電圧に基づき起動し、前記電源電圧から前記基準電源電圧を生成するように構成されるＬＤＯと、
    　を有する、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記基準電源電圧の起動を検知するように構成される検知部をさらに備え、
    　前記スイッチ回路は、前記スイッチの直列接続された構成に並列に接続されるラッチ用スイッチを有し、
    　前記制御ロジック部は、前記検知部による検知に基づき前記ラッチ用スイッチをオン状態に維持するように構成される、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記少なくとも１つのハーフブリッジは、３相ブラシレスＤＣモータに接続されるＵ相、Ｖ相、およびＷ相のハーフブリッジであって、
    　前記上側制御入力信号は、Ｕ相上側制御入力信号、Ｖ相上側制御入力信号、およびＷ相上側制御入力信号を含み、
    　前記下側制御入力信号は、Ｕ相下側制御入力信号、Ｖ相下側制御入力信号、およびＷ相下側制御入力信号を含み、
    　前記スイッチは、Ｕ相上側制御入力信号が入力可能なＵ相上側スイッチと、Ｖ相上側制御入力信号が入力可能なＶ相上側スイッチと、Ｗ相上側制御入力信号が入力可能なＷ相上側スイッチと、Ｕ相下側制御入力信号が入力可能なＵ相下側スイッチと、Ｖ相下側制御入力信号が入力可能なＶ相下側スイッチと、Ｗ相下側制御入力信号が入力可能なＷ相下側スイッチと、を含む、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記Ｕ相上側スイッチと、前記Ｖ相上側スイッチと、前記Ｗ相上側スイッチと、前記Ｕ相下側スイッチと、前記Ｖ相下側スイッチと、前記Ｗ相下側スイッチは、すべてＮチャネル型ＭＯＳＦＥＴにより構成され、かつ前記基準電源回路とグランド電位との間で直列に接続される、請求項６に記載の半導体装置。
  8. 　請求項６または請求項７に記載の半導体装置と、
    　前記半導体装置により駆動可能に構成される前記Ｕ相、Ｖ相、およびＷ相のハーフブリッジと、
    　前記Ｕ相、Ｖ相、およびＷ相のハーフブリッジに接続される前記３相ブラシレスＤＣモータと、
    　を備える、モータシステム。
  9. 　請求項８に記載のモータシステムを備える、車両。
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