JP7257164B2 - クランプ回路 - Google Patents

Description

本発明は、クランプ回路に関する。

ツェナダイオードで電圧をクランプするクランプ回路が種々の電子機器において広く利用されている（例えば特許文献１参照）。

特開２０１３－２５１６７１号公報

しかしながら、クランプ回路の電流能力を高めるためにツェナダイオードを並列接続した場合、クランプ回路の回路面積が大きくなるという問題が生じる。

本発明は、上記の状況に鑑み、回路面積の増大を抑えながら電流能力を高めることができるクランプ回路を提供することを目的とする。

上記目的を達成するために、本発明に係るクランプ回路は、ツェナダイオードと、前記ツェナダイオードに直列接続される第１プルダウン素子と、前記ツェナダイオードと前記第１プルダウン素子との接続ノードである第１接続ノードに制御端子が接続される第１トランジスタと、前記第１トランジスタに直列接続されるプルアップ素子と、前記プルアップ素子と前記第１トランジスタとの接続ノードである第２接続ノードに制御端子が接続される第２トランジスタと、前記第２トランジスタに直列接続される第２プルダウン素子と、前記第２トランジスタと前記第２プルダウン素子との接続ノードである第３接続ノードに制御端子が接続される第３トランジスタと、を備え、前記ツェナダイオードのカソードと前記第３トランジスタの第１端子とが共通接続される構成（第１の構成）とする。

また、上記第１の構成であるクランプ回路において、前記第３トランジスタの前記制御端子と前記第１端子との間に設けられる位相補償回路を備える構成（第２の構成）であってもよい。

また、上記第１又は第２の構成であるクランプ回路において、前記プルアップ素子の電流能力は前記第１トランジスタの電流能力より大きい構成（第３の構成）であってもよい。

また、本発明に係る半導体装置は、上記第１～第３のいずれかの構成であるクランプ回路を備える構成（第４の構成）とする。

また、上記第４の構成である半導体装置において、オン状態であるときに、前記ツェナダイオードの前記カソードと前記第３トランジスタの前記第１端子との接続ノードである第４接続ノードに電流を供給する第４トランジスタと、オン状態であるときに、前記第４接続ノードに電流を供給する第５トランジスタと、を備え、前記第３トランジスタの電流能力は、前記第４トランジスタの電流能力と前記第５トランジスタの電流能力との和より大きい構成（第５の構成）であってもよい。

また、上記第５の構成である半導体装置において、第６トランジスタと、エラーアンプと、第７トランジスタと、を備え、前記第５トランジスタの制御端子と前記第６トランジスタの制御端子とが共通接続され、前記第５トランジスタの第１端子と前記第６トランジスタの第１端子とに同一の電圧が印加され、前記第７トランジスタが前記第５トランジスタの第２端子と前記第４接続ノードとの間に設けられ、前記第７トランジスタの制御端子に前記エラーアンプの出力信号が供給される構成（第６の構成）であってもよい。

また、本発明に係る電子機器は、上記第４～第６のいずれかの構成である半導体装置を備える構成（第７の構成）とする。

また、本発明に係る車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する上記第７の構成である電子機器と、を備える構成（第８の構成）とする。

本発明に係るクランプ回路によれば、回路面積の増大を抑えながら電流能力を高めることができる。

半導体装置の一構成例を示すブロック図 ＳＥピンにおける電圧特性を示す図 クランプ回路の比較例を示す回路図 クランプ回路の一構成例を示す回路図 車両の外観図

＜１．半導体装置＞
図１は、半導体装置の一構成例を示すブロック図である。本構成例の半導体装置１００は、車載用ハイサイドスイッチＩＣであり、装置外部との電気的な接続を確立する手段として、複数の外部端子（ＩＮピン、ＧＮＤピン、ＯＵＴピン、ＳＥピン、ＶＢＢピン）を備えている。ＩＮピンは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための入力端子である。ＧＮＤピンは、接地端子である。ＯＵＴピンは、負荷（エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される出力端子である。ＳＥピンは、ＣＭＯＳロジックＩＣなどに出力電流に関する情報と自己診断信号とを外部出力するための出力端子である。ＶＢＢピンは、バッテリから電源電圧Ｖｂｂ（例えば４．５Ｖ～１８Ｖ）の供給を受け付けるための電源端子である。なお、ＶＢＢピンは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。

また、本構成例の半導体装置１００は、内部電源回路１と、定電圧生成回路２と、発振回路３と、チャージポンプ回路４と、ロジック回路５と、ゲート制御回路６と、クランプ回路７と、入力回路８と、基準生成回路９と、温度保護回路１０と、減電圧保護回路１１と、オープン保護回路１２と、過電流保護回路１３と、クランプ回路１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１、Ｑ２、及びＱ２’と、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ３～Ｑ４と、エラーアンプＡ１と、抵抗Ｒ１、Ｒ２、及びＲｓと、ツェナダイオードＺ１及びＺ２と、を集積化して成る。

内部電源回路１は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂから所定の内部電源電圧ＶＲＥＧを生成して半導体装置１００の各部に供給する。なお、内部電源回路１は、イネーブル信号ＥＮの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路１は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるときに停止状態となる。

定電圧生成回路２は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂに応じたハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）と、ハイ電圧ＶＨよりも定電圧ＲＥＦ（＝例えば５Ｖ）だけ低いロー電圧ＶＬ（＝Ｖｂｂ－ＲＥＦ）とを生成して発振回路３及びチャージポンプ回路４に供給する。なお、定電圧生成回路２は、イネーブル信号ＥＮ及び異常保護信号Ｓ５ａの論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路２は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常未検出時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常検出時の論理レベル（例えばローレベル）であるときに停止状態となる。

発振回路３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ回路４に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。

チャージポンプ回路４は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成してゲート制御回路６及び過電流保護回路１３に供給する。

ロジック回路５は、内部電源電圧ＶＲＥＧの供給を受けて動作し、ゲート制御信号Ｓ５ｂを生成してゲート制御回路６に出力する。ゲート制御信号Ｓ５ｂは、トランジスタＱ１、Ｑ２、及びＱ２’をオンさせるとき又は負荷のオープン異常が検出されているときにハイレベル（＝ＶＲＥＧ）となり、負荷のオープン異常が検出されていない状態でトランジスタＱ１、Ｑ２、及びＱ２’をオフさせるときにローレベル（＝ＧＮＤ）となる２値信号である。また、ロジック回路５は、温度保護信号Ｓ１０、減電圧保護信号Ｓ１１、オープン保護信号Ｓ１２、及び、過電流保護信号Ｓ１３をそれぞれ監視し、必要に応じた異常保護動作を行う機能を備えている。より具体的に述べると、ロジック回路５は、半導体装置１００に何らかの異常が検出されたときに、異常保護信号Ｓ５ａを異常検出時の論理レベルとして定電圧生成回路２を停止させるとともに、検出された異常が負荷のオープン異常でなければゲート制御信号Ｓ５ｂをローレベルとしてトランジスタＱ１、Ｑ２、及びＱ２’をいずれも強制的にオフさせ、検出された異常が負荷のオープン異常であればゲート制御信号Ｓ５ｂをハイレベルとする。また、ロジック回路５は、異常検出結果に応じてトランジスタＱ３のゲート信号Ｓ５ｃを生成する機能も備えている。ゲート信号Ｓ５ｃは、異常検出時にローレベルになり、異常検出時でなければハイレベルになる。

ゲート制御回路６は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、ゲート制御信号Ｓ５ｂの電流能力を高めたゲート電圧ＶＧを生成してトランジスタＱ１、Ｑ２、及びＱ２’のゲートに出力する。ゲート電圧ＶＧは、ゲート制御信号Ｓ５ｂがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、ゲート制御信号Ｓ５ｂがローレベルであるときにローレベル（＝Ｖｏｕｔ）となる。なお、ゲート制御回路６は、過電流保護信号Ｓ１３の論理レベルに応じて動作可否が制御される。より具体的に述べると、ゲート制御回路６は、過電流保護信号Ｓ１３が異常未検出時の論理レベル（例えばローレベル）であるときに動作状態となり、過電流保護信号Ｓ１３が異常検出時の論理レベル（例えばハイレベル）であるときに停止状態となる。

クランプ回路７は、ＶＢＢピンとトランジスタＱ１、Ｑ２、及びＱ２’の各ゲートとの間に接続されている。ＯＵＴピンに誘導性負荷が接続されるアプリケーションでは、トランジスタＱ１をオンからオフへ切り替える際、誘導性負荷の逆起電力によりＯＵＴピンが負電圧となる。そのため、エネルギー吸収用にクランプ回路７（いわゆるアクティブクランプ回路）が設けられている。なお、Ｖｂｂ－（Ｖｃｌｐ＋Ｖｇｓ）で表されるアクティブクランプ電圧は、例えば４８Ｖに設定するとよい（ただし、Ｖｂｂは電源電圧、ＶｃｌｐはＯＵＴピンの負側クランプ電圧、ＶｇｓはトランジスタＱ１のゲート・ソース間電圧）。

入力回路８は、ＩＮピンから制御信号の入力を受け付けてイネーブル信号ＥＮを生成するシュミットトリガである。

基準生成回路９は、内部電源電圧ＶＲＥＧの供給を受けて動作し、所定の基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆを生成して半導体装置１００の各部に供給する。なお、例えば、基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆは、内部電源回路１において内部電源電圧ＶＲＥＧの目標値を設定したり、各種保護回路９～１３において異常検出用の閾値を設定したりするために用いられる。

温度保護回路１０は、内部電源電圧ＶＲＥＧの供給を受けて動作し、トランジスタＱ１の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ１０を生成してロジック回路５に出力する。温度保護信号Ｓ１０は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

減電圧保護回路１１は、内部電源電圧ＶＲＥＧの供給を受けて動作し、電源電圧Ｖｂｂないしは内部電源電圧ＶＲＥＧの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ１１を生成してロジック回路５に出力する。減電圧保護信号Ｓ１１は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

オープン保護回路１２は、電源電圧Ｖｂｂと内部電源電圧ＶＲＥＧの供給を受けて動作し、出力電圧Ｖｏｕｔの監視結果（＝負荷のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ１２を生成してロジック回路５に出力する。なお、オープン保護信号Ｓ１２は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

過電流保護回路１３は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、抵抗Ｒｓを流れる電流Ｉ２’に応じた過電流保護信号Ｓ１３を生成してロジック回路５に出力する。過電流保護回路１３は、抵抗Ｒｓを流れる電流Ｉ２’が許容値を超えた場合に、過電流を検出する。過電流保護信号Ｓ１３は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。

クランプ回路１４は、ＳＥピンとＧＮＤピンとの間に接続されており、ＳＥピンに印加される電圧がクランプ電圧（例えば６Ｖ）を超えることを防止する。

トランジスタＱ１は、ドレインがＶＢＢピンに接続されてソースがＯＵＴピンに接続されたパワートランジスタであり、バッテリから負荷に向けた出力電流Ｉ１が流れる電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、トランジスタＱ１は、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。

なお、トランジスタＱ１のオン抵抗が低いほど、ＯＵＴピンの地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、トランジスタＱ１のオン抵抗を下げるほど、温度保護回路１０や過電流保護回路１３の重要性が高くなる。

トランジスタＱ２は、ドレインがＶＢＢピンに接続されてソースがトランジスタＱ４を介してＳＥピンに接続されたトランジスタである。エラーアンプＡ１は、トランジスタＱ１のソース電圧とトランジスタＱ２のソース電圧との差に応じたエラー信号を生成し、トランジスタＱ４のゲートに供給する。これにより、トランジスタＱ１及びＱ２のソースが同電位となり、トランジスタＱ２は、出力電流Ｉ１に応じたミラー電流Ｉ２を生成する。トランジスタＱ１とトランジスタＱ２とのサイズ比は、ｍ：１（ただしｍ＞１、例えばｍ＝１５００）である。従って、ミラー電流Ｉ２は、出力電流Ｉ１を１／ｍに減じた大きさとなる。なお、トランジスタＱ２は、トランジスタＱ１と同じく、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。トランジスタＱ２’は、ドレインがＶＢＢピンに接続されてソースが抵抗ＲｓトランジスタＱ４を介してＯＵＴピンに接続されたトランジスタである。トランジスタＱ２’は、出力電流Ｉ１に応じたミラー電流Ｉ２’を生成する。トランジスタＱ１とトランジスタＱ２’とのサイズ比は、ｍ：ｎ（ただしｍ＞ｎ、例えばｍ＝１５００、ｎ＝０．５）である。従って、ミラー電流Ｉ２’は、出力電流Ｉ１をｎ／ｍに減じた大きさとなる。なお、トランジスタＱ２’は、トランジスタＱ１及びＱ２と同じく、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。

トランジスタＱ３は、ソースがＶＢＢピンに接続されてドレインがＳＥピンに接続されたトランジスタである。なお、トランジスタＱ３は、異常検出時にゲート信号Ｓ５ｃがローレベルになってオンし、異常検出時でないときにゲート信号Ｓ５ｃがハイレベルになってオフする。すなわち、ＳＥピンから外部出力される自己診断信号は、異常検出時（＝トランジスタＱ３がオンしているとき）にクランプ回路１４のクランプ電圧ＶＣになり、異常検出時でないときに（＝トランジスタＱ３がオフしているとき）にクランプ回路１４のクランプ電圧ＶＣ未満になる。

抵抗Ｒ１は、ＩＮピンと入力回路８の入力端との間に接続されており、過大なサージ電流などを抑制するための電流制限抵抗として機能する。

抵抗Ｒ２は、入力回路８の入力端とＧＮＤピンとの間に接続されており、ＩＮピンがオープン状態であるときに入力回路８への入力論理レベルをローレベル（＝ディセーブル時の論理レベル）に確定させるためのプルダウン抵抗として機能する。

ツェナダイオードＺ１は、トランジスタＱ１、Ｑ２、及びＱ２’のゲートとＯＵＴピンとの間で、カソードがトランジスタＱ１、Ｑ２、及びＱ２’のゲート側となり、アノードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ１は、ＶＢＢピンにバッテリを接続してＯＵＴピンに負荷を接続した正規接続状態において、トランジスタＱ１及びＱ２’のゲート・ソース間電圧を所定の上限値以下に制限するクランプ素子（サージ電圧吸収素子）として機能する。

ツェナダイオードＺ２は、トランジスタＱ１、Ｑ２、及びＱ２’のゲートとＯＵＴピンとの間で、アノードがトランジスタＱ１、Ｑ２、及びＱ２’のゲート側となり、カソードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ２は、ＶＢＢピンに負荷を接続してＯＵＴピンにバッテリを接続した逆接続状態において、ＯＵＴピンからトランジスタＱ１、Ｑ２、及びＱ２’のゲートに至る電流経路を遮断するための逆接続保護素子として機能する。

上記したように、半導体装置１００は、ＣＭＯＳロジック（ロジック回路５など）と、パワーＭＯＳデバイス（トランジスタＱ１など）と、を１チップ上に組み込んだモノリシックパワーＩＣとして構成されている。上記１チップは、例えばＮ型シリコン基板などのＮ型基板である。Ｎ型基板の裏面は、ＶＢＢピンと電気的に接続されている。つまり、電源電圧ＶｂｂがＮ型基板の裏面に印加される。

＜２．ＳＥピン＞
外付け部品であるセンス抵抗ＲＳＥＮＳＥ（図１において不図示）がＳＥピンに接続される。

上述した通り、出力電流Ｉ１を１／ｍに減じた大きさのミラー電流Ｉ２がＳＥピンに流れる。そして、センス抵抗ＲＳＥＮＳＥに流れる電流ＩＳＥＮＳＥは、センス抵抗ＲＳＥＮＳＥによって電圧ＶＳＥＮＳＥに変換される。ＣＭＯＳロジックＩＣなどは電圧ＶＳＥＮＳＥを入力することで半導体装置１００の出力電流Ｉ１を監視することができる。

出力電流Ｉ１が増加するほど、ミラー電流Ｉ２も増加する。トランジスタＱ３がオフ状態である場合、センス抵抗ＲＳＥＮＳＥの両端電位差である電圧ＶＳＥＮＳＥは、ミラー電流Ｉ２に比例する。ただし、電圧ＶＳＥＮＳＥがクランプ回路１４のクランプ電圧ＶＣに達すると、電圧ＶＳＥＮＳＥはクランプ回路１４によってクランプされる。したがって、トランジスタＱ３がオフ状態である場合、ミラー電流Ｉ２と電圧ＶＳＥＮＳＥとの関係は図２（ａ）に示すようになる。

また上述した通り、ＳＥピンから外部出力される自己診断信号（＝電圧ＶＳＥＮＳＥ）は、異常検出時（＝トランジスタＱ３がオンしているとき）にクランプ回路１４のクランプ電圧ＶＣになる。ＣＭＯＳロジックＩＣなどは、電圧ＶＳＥＮＳＥを入力することで、半導体装置１００が異常状態であるか否かを把握することができる。

なお、ＳＥピンから外部出力される自己診断信号（＝電圧ＶＳＥＮＳＥ）は、異常検出時に確実にクランプ回路１４のクランプ電圧ＶＣになる必要がある。このために、トランジスタＱ３は、最小電流ＩＭＩＮ（＝クランプ回路１４のクランプ電圧ＶＣ／センス抵抗ＲＳＥＮＳＥの抵抗値）以上の電流を流せるサイズに設計する。したがって、異常検出時に、ミラー電流Ｉ２及び電流ＩＥＲＲの合計電流と電圧ＶＳＥＮＳＥとの関係は図２（ｂ）に示すようになる。

以上の通り、ＳＥピンには、トランジスタＱ２を流れるミラー電流Ｉ２、及び、異常検出時にトランジスタＱ３を流れる電流ＩＥＲＲの２系統の電流が流れる。そして、異常検出時には、クランプ回路１４に上記２系統の電流が流れる。

クランプ回路１４をツェナダイオードのみで構成する場合には、上記２系統の電流がクランプ回路１４に流れてもツェナダイオードが破損しないように、多数のツェナダイオードを並列接続する必要がある（図３参照）。具体的には、ツェナダイオードの個数を、上記２系統の電流を１つのツェナダイオードの許容電流で除した値以上にする必要がある。多数のツェナダイオードでクランプ回路１４を構成する場合、クランプ回路１４の回路面積が大きくなり過ぎる。このため、多数のツェナダイオードでクランプ回路１４を構成する場合には、クランプ回路１４を半導体装置１００の内部に設けずに、多数のツェナダイオードを外付け部品にする対応がとられる。

図３に示すクランプ回路１４と比較して、図４に示すクランプ回路１４は、回路面積の増大を抑えながら電流能力を高めることができる。このため、図４に示すクランプ回路１４は、何ら問題無く半導体装置１００の内部に設けることができる。

図４に示すクランプ回路１４は、ツェナダイオードＺ３と、抵抗Ｒ３及びＲ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ５、Ｑ６、Ｑ８、及びＱ９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ７と、コンデンサＣ１と、を備える。

ツェナダイオードＺ３のカソードは、ＳＥピンに接続される。プルダウン素子である抵抗Ｒ３の一端は、ツェナダイオードＺ３のアノードに接続される。抵抗Ｒ３の他端は、ＧＮＤピンに接続される。

ツェナダイオードＺ３と抵抗Ｒ３との接続ノードにトランジスタＱ５のゲートが接続される。トランジスタＱ５のドレインは、トランジスタＱ６のソース及びゲートに接続される。トランジスタＱ５のソースは、ＧＮＤピンに接続される。

トランジスタＱ６のソース及びゲートとトランジスタＱ５のドレインとの接続ノードにトランジスタＱ７のゲートに接続される。トランジスタＱ６のドレイン及びトランジスタＱ７のソースに内部電源電圧ＶＲＥＧが印加される。トランジスタＱ６は、トランジスタＱ７のゲートをプルアップするプルアップ素子である。

トランジスタＱ７のドレインは、トランジスタＱ８のドレインに接続される。トランジスタＱ８のソース及びゲートは、ＧＮＤピンに接続される。トランジスタＱ７のドレインとトランジスタＱ８のソース及びゲートとの接続ノードにトランジスタＱ９のゲートに接続される。トランジスタＱ８は、トランジスタＱ９のゲートをプルダウンするプルダウン素子である。

トランジスタＱ９のドレインは、ＳＥピンに接続される。トランジスタＱ９のソースは、ＧＮＤピンに接続される。

コンデンサＣ１及び抵抗Ｒ４によって位相補償回路が構成される。コンデンサＣ１の一端は、トランジスタＱ９のゲートに接続される。コンデンサＣ１の他端は、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、トランジスタＱ９のドレインに接続される。上記の位相補償回路は、図４に示すクランプ回路１４が発振することを防止している。位相補償回路の配置は、図４に示す構成に限定されないが、図４に示す構成のようにクランプ回路１４において最も大きな電流が流れる素子（図４ではトランジスタＱ９）に位相補償回路を接続することが発振防止の効果を高める観点から望ましい。

図４に示すクランプ回路１４は、ＳＥピンに印加される電圧ＶＳＥＮＳＥがクランプ電圧ＶＣに達すると、ツェナダイオードＺ３がオンになる。これにより、トランジスタＱ５のゲート－ソース間電圧が閾値電圧以上になり、トランジスタＱ５がオンになる。

トランジスタＱ５がオンになると、トランジスタＱ７のゲート－ソース間電圧が閾値電圧以上になり、トランジスタＱ７がオンになる。そして、トランジスタＱ７がオンになると、トランジスタＱ９のゲート－ソース間電圧が閾値電圧以上になり、トランジスタＱ９がオンになる。これにより、トランジスタＱ２を流れるミラー電流Ｉ２、及び、異常検出時にトランジスタＱ３を流れる電流ＩＥＲＲの２系統の電流がトランジスタＱ９に流れる。つまり、ツェナダイオードＺ３に流れる電流を小さくすることができるので、多数のツェナダイオードを並列接続する必要がなくなる。したがって、図４に示すクランプ回路１４は、回路面積の増大を抑えながら電流能力を高めることができる。

図４に示すクランプ回路１４のクランプ電圧ＶＣは、トランジスタＱ５のゲート－ソース間電圧とツェナダイオードＺ３のツェナ電圧との和になる。トランジスタＱ５には、トランジスタＱ９に比べて格段に電流能力が小さいトランジスタを用いることができる。したがって、トランジスタＱ５のゲート－ソース間電圧、ひいては図４に示すクランプ回路１４のクランプ電圧ＶＣの精度を高くすることができる。

なお、トランジスタＱ６の電流能力は、トランジスタＱ５の電流能力より大きくする。ＳＥピンに印加される電圧ＶＳＥＮＳＥがクランプ電圧ＶＣに達するまで、トランジスタＱ６がプルアップ素子として機能し、トランジスタＱ７をオフにしておく必要があるためである。

また、ＳＥピンに印加される電圧ＶＳＥＮＳＥがクランプ電圧ＶＣに達している状態で、トランジスタＱ２を流れるミラー電流Ｉ２、及び、異常検出時にトランジスタＱ３を流れる電流ＩＥＲＲの２系統の電流がトランジスタＱ９で吸い込みきれないと、ＳＥピンに印加される電圧ＶＳＥＮＳＥがクランプ電圧ＶＣよりも上昇してしまう。このような不具合を防止するために、トランジスタＱ９の電流能力は、トランジスタＱ２の電流能力とトランジスタＱ３の電流能力との和より大きくする。

トランジスタＱ５、トランジスタＱ６、及びトランジスタＱ８には、例えばデプレッション型トランジスタを用いるとよい。これにより、図４に示すクランプ回路１４のクランプ電圧ＶＣを５Ｖ～７Ｖ程度に設定することができる。

なお、図４に示すクランプ回路１４の構成とは異なり、トランジスタＱ６及びＱ８の少なくとも一方を例えば抵抗に置換してもよい。

＜３．用途＞
図５は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８と、を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体装置１００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜４．その他＞
なお、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用ＩＰＤ［intelligent power device］（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）を始めとして、ＥＳＤ保護回路を備える半導体装置全般に広く適用することが可能である。

すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

Ａ１ エラーアンプ
Ｑ１、Ｑ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｑ３、Ｑ４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１４ クランプ回路
１００ 半導体装置
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (8)

1. ツェナダイオードと、
   前記ツェナダイオードに直列接続される第１プルダウン素子と、
   前記ツェナダイオードと前記第１プルダウン素子との接続ノードである第１接続ノードに制御端子が接続される第１トランジスタと、
   前記第１トランジスタに直列接続されるプルアップ素子と、
   前記プルアップ素子と前記第１トランジスタとの接続ノードである第２接続ノードに制御端子が接続される第２トランジスタと、
   前記第２トランジスタに直列接続される第２プルダウン素子と、
   前記第２トランジスタと前記第２プルダウン素子との接続ノードである第３接続ノードに制御端子が接続される第３トランジスタと、
   を備え、
   前記ツェナダイオードのカソードと前記第３トランジスタの第１端子とが共通接続され、
   前記第１プルダウン素子の第１端に前記ツェナダイオードが接続され、前記第１プルダウン素子の第２端に接地電圧が印加されるように前記第１プルダウン素子が構成され、
   前記プルアップ素子の第１端に前記第１トランジスタが接続され、前記プルアップ素子の第２端に前記接地電圧より高い電源電圧が印加されるように前記プルアップ素子が構成され、
   前記第２プルダウン素子の第１端に前記第２トランジスタが接続され、前記第２プルダウン素子の第２端に前記接地電圧が印加されるように前記第２プルダウン素子が構成される、クランプ回路。
2. 前記第３トランジスタの前記制御端子と前記第１端子との間に設けられる位相補償回路を備える、請求項１に記載のクランプ回路。
3. 前記プルアップ素子の電流能力は前記第１トランジスタの電流能力より大きい、請求項１又は請求項２に記載のクランプ回路。
4. 請求項１～３のいずれか一項に記載のクランプ回路を備える、半導体装置。
5. オン状態であるときに、前記ツェナダイオードの前記カソードと前記第３トランジスタの前記第１端子との接続ノードである第４接続ノードに電流を供給する第４トランジスタと、
   オン状態であるときに、前記第４接続ノードに電流を供給する第５トランジスタと、
   を備え、
   前記第３トランジスタの電流能力は、前記第４トランジスタの電流能力と前記第５トランジスタの電流能力との和より大きい、請求項４に記載の半導体装置。
6. 第６トランジスタと、
   エラーアンプと、
   第７トランジスタと、
   を備え、
   前記第５トランジスタの制御端子と前記第６トランジスタの制御端子とが共通接続され、
   前記第５トランジスタの第１端子と前記第６トランジスタの第１端子とに同一の電圧が印加され、
   前記第７トランジスタが前記第５トランジスタの第２端子と前記第４接続ノードとの間に設けられ、
   前記第７トランジスタの制御端子に前記エラーアンプの出力信号が供給される、請求項５に記載の半導体装置。
7. 請求項４～６のいずれか一項に記載の半導体装置を備える、電子機器。
8. バッテリと、
   前記バッテリから電源電圧の供給を受けて動作する請求項７に記載の電子機器と、
   を備える、車両。
   

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