JP2000050486A - 集積回路用保護装置 - Google Patents
集積回路用保護装置Info
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- JP2000050486A JP2000050486A JP10210944A JP21094498A JP2000050486A JP 2000050486 A JP2000050486 A JP 2000050486A JP 10210944 A JP10210944 A JP 10210944A JP 21094498 A JP21094498 A JP 21094498A JP 2000050486 A JP2000050486 A JP 2000050486A
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- semiconductor
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Abstract
(57)【要約】
【課題】 面積を過剰に要することなく、より高いサー
ジ電圧の耐圧規格を満たすことが可能な集積回路用保護
装置を提供する。 【解決手段】 抵抗１３，ツェナーダイオード１４及び
トランジスタ１６を、半導体基板上１９において絶縁分
離用トレンチ２３により互いに電気的に絶縁された状態
で集積回路用保護装置１６を形成し、入力端子１２に正
極性のサージ電圧Ｖs+が印加されると、ツェナーダイオ
ード１４が順方向に導通することで抵抗１３を介してサ
ージ電圧Ｖs+を吸収し、負極性のサージ電圧Ｖs-が印加
された場合には、サージ電圧Ｖs-が電源Ｖddの電圧から
ツェナー電圧Ｖz 分下回るとトランジスタ１６にベース
電流が流れてオン状態となり、電源端子１５と入力端子
１２との間が導通してサージ電圧Ｖs-を吸収することで
ＩＣを保護する。
ジ電圧の耐圧規格を満たすことが可能な集積回路用保護
装置を提供する。 【解決手段】 抵抗１３，ツェナーダイオード１４及び
トランジスタ１６を、半導体基板上１９において絶縁分
離用トレンチ２３により互いに電気的に絶縁された状態
で集積回路用保護装置１６を形成し、入力端子１２に正
極性のサージ電圧Ｖs+が印加されると、ツェナーダイオ
ード１４が順方向に導通することで抵抗１３を介してサ
ージ電圧Ｖs+を吸収し、負極性のサージ電圧Ｖs-が印加
された場合には、サージ電圧Ｖs-が電源Ｖddの電圧から
ツェナー電圧Ｖz 分下回るとトランジスタ１６にベース
電流が流れてオン状態となり、電源端子１５と入力端子
１２との間が導通してサージ電圧Ｖs-を吸収することで
ＩＣを保護する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
外部信号端子に静電気ノイズ等によるサージ電圧が印加
された場合に、半導体集積回路を保護するように動作す
る集積回路用保護装置に関する。
外部信号端子に静電気ノイズ等によるサージ電圧が印加
された場合に、半導体集積回路を保護するように動作す
る集積回路用保護装置に関する。
【０００２】
【従来の技術】従来の集積回路用保護装置の構成例を図
６に示す。半導体集積回路たるＩＣ１の外部信号端子た
る例えば入力端子２にはダイオード３のアノードが接続
され、そのダイオード３のカソードは電源端子４を介し
て電源Ｖddに接続されている。また、入力端子２にはダ
イオード５のカソードが接続され、そのダイオード５の
アノードはグランド端子６を介してグランドに接続され
ている。即ち、ダイオード３及び５がＩＣ１の保護回路
を構成している。
６に示す。半導体集積回路たるＩＣ１の外部信号端子た
る例えば入力端子２にはダイオード３のアノードが接続
され、そのダイオード３のカソードは電源端子４を介し
て電源Ｖddに接続されている。また、入力端子２にはダ
イオード５のカソードが接続され、そのダイオード５の
アノードはグランド端子６を介してグランドに接続され
ている。即ち、ダイオード３及び５がＩＣ１の保護回路
を構成している。
【０００３】そして、入力端子１に電源Ｖddの電位にダ
イオード３の順方向電圧ＶF を加えたものよりも大なる
静電気ノイズがサージ電圧として印加されると、ダイオ
ード３が導通することで静電気ノイズを電源Ｖddへと逃
がし、ＩＣ１の内部回路を保護するようになっている。
イオード３の順方向電圧ＶF を加えたものよりも大なる
静電気ノイズがサージ電圧として印加されると、ダイオ
ード３が導通することで静電気ノイズを電源Ｖddへと逃
がし、ＩＣ１の内部回路を保護するようになっている。
【０００４】また、入力端子１にグランドの電位よりダ
イオード５の順方向電圧ＶF を減じたものよりも負方向
で大なる静電気ノイズがサージ電圧として印加される
と、ダイオード５が導通することで静電気ノイズをグラ
ンドへと逃がし、ＩＣ１の内部回路を保護するようにな
っている。
イオード５の順方向電圧ＶF を減じたものよりも負方向
で大なる静電気ノイズがサージ電圧として印加される
と、ダイオード５が導通することで静電気ノイズをグラ
ンドへと逃がし、ＩＣ１の内部回路を保護するようにな
っている。
【０００５】以上の構成では、サージ電圧の極性に応じ
てダイオード３，５が夫々対応するようになっている
が、ＩＣ１の仕様上、静電気ノイズをグランド若しくは
電源Ｖddの一方側へ逃がすことが禁止されている場合が
ある。斯様な場合には、図７または図８に示すように、
ダイオード３，５の一方側のみを設けて対応しなければ
ならない。
てダイオード３，５が夫々対応するようになっている
が、ＩＣ１の仕様上、静電気ノイズをグランド若しくは
電源Ｖddの一方側へ逃がすことが禁止されている場合が
ある。斯様な場合には、図７または図８に示すように、
ダイオード３，５の一方側のみを設けて対応しなければ
ならない。
【０００６】そして、図７の場合には、正極性のサージ
電圧に応じてダイオード３が順方向に導通し、負極性の
サージ電圧に応じてダイオード３が逆方向にブレークダ
ウンして対処するようになっている。また、図８の場合
には、正極性のサージ電圧に応じてダイオード５が逆方
向にブレークダウンし、負極性のサージ電圧に応じてダ
イオード５が順方向に導通することで対処する。
電圧に応じてダイオード３が順方向に導通し、負極性の
サージ電圧に応じてダイオード３が逆方向にブレークダ
ウンして対処するようになっている。また、図８の場合
には、正極性のサージ電圧に応じてダイオード５が逆方
向にブレークダウンし、負極性のサージ電圧に応じてダ
イオード５が順方向に導通することで対処する。
【０００７】
【発明が解決しようとする課題】ところで、ＩＣ１が例
えば自動車のＥＣＵ(Electronic Control Unit) の内部
に搭載されている場合、ＩＣ１は、ＩＣについて定めら
れてる静電気ノイズの耐圧規格を満たせば良い。ＩＣに
ついて定められてる耐圧規格（静電気印加装置のプロー
ブ容量／プローブ抵抗／耐圧）としては、例えば、人体
モデルとして（１５０ｐＦ／１．５ｋΩ／±１ｋＶ以
上）が、また、マシンモデルとしては（２００ｐＦ／０
Ω／±２００Ｖ以上）が定められており、以上のような
ダイオード３，５のみで構成される保護回路でも規格を
満たすことは十分に可能である。
えば自動車のＥＣＵ(Electronic Control Unit) の内部
に搭載されている場合、ＩＣ１は、ＩＣについて定めら
れてる静電気ノイズの耐圧規格を満たせば良い。ＩＣに
ついて定められてる耐圧規格（静電気印加装置のプロー
ブ容量／プローブ抵抗／耐圧）としては、例えば、人体
モデルとして（１５０ｐＦ／１．５ｋΩ／±１ｋＶ以
上）が、また、マシンモデルとしては（２００ｐＦ／０
Ω／±２００Ｖ以上）が定められており、以上のような
ダイオード３，５のみで構成される保護回路でも規格を
満たすことは十分に可能である。
【０００８】しかしながら、最近、自動車においては、
ＥＣＵをできるだけ共通化した上で多様な仕様に対応す
るためや、ハーネスを削減したいという要請などに応じ
て、例えば、ＩＳＣＶ(Idle Speed Control Vulbe)駆動
用のアクチュエータなどを制御するＩＣをＥＣＵより分
離して、アクチュエータと一体に構成する場合がある。
斯様な場合には、当該ＩＣは、ＩＣの耐圧規格よりも厳
しいＥＣＵについて定められている静電気ノイズの耐圧
規格（１５０ｐＦ／１５０Ω／±１０ｋＶ〜２５ｋＶ以
上）を満たす必要がある。
ＥＣＵをできるだけ共通化した上で多様な仕様に対応す
るためや、ハーネスを削減したいという要請などに応じ
て、例えば、ＩＳＣＶ(Idle Speed Control Vulbe)駆動
用のアクチュエータなどを制御するＩＣをＥＣＵより分
離して、アクチュエータと一体に構成する場合がある。
斯様な場合には、当該ＩＣは、ＩＣの耐圧規格よりも厳
しいＥＣＵについて定められている静電気ノイズの耐圧
規格（１５０ｐＦ／１５０Ω／±１０ｋＶ〜２５ｋＶ以
上）を満たす必要がある。
【０００９】このＥＣＵの耐圧規格をダイオード３又は
５のみで構成される保護回路で満たそうとすると、特に
逆方向にブレークダウンする場合に対処するためダイオ
ード３又は５を極めて大形に構成する必要がある。その
ために、保護回路に要する面積がＩＣの耐圧規格の対応
する場合に比して例えば数１０倍となり、実現性が困難
となってしまう。
５のみで構成される保護回路で満たそうとすると、特に
逆方向にブレークダウンする場合に対処するためダイオ
ード３又は５を極めて大形に構成する必要がある。その
ために、保護回路に要する面積がＩＣの耐圧規格の対応
する場合に比して例えば数１０倍となり、実現性が困難
となってしまう。
【００１０】本発明は上記事情に鑑みてなされたもので
あり、その目的は、面積を過剰に要することなく、より
高いサージ電圧の耐圧規格を満たすことが可能な集積回
路用保護装置を提供することにある。
あり、その目的は、面積を過剰に要することなく、より
高いサージ電圧の耐圧規格を満たすことが可能な集積回
路用保護装置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１記載の集積回路
用保護装置によれば、半導体集積回路の外部信号端子に
正極性のサージ電圧が印加されると、整流素子が順方向
に導通することでサージ電圧を吸収して半導体集積回路
を保護する。また、外部信号端子に負極性のサージ電圧
が印加された場合には、スイッチング素子制御回路が半
導体スイッチング素子をオン状態にする。すると、半導
体スイッチング素子は電源端子と外部信号端子との間を
導通させるので、逆方向に導通した場合に整流素子に流
れる電流を半導体スイッチング素子に分担させた状態で
半導体集積回路を保護することができる。
用保護装置によれば、半導体集積回路の外部信号端子に
正極性のサージ電圧が印加されると、整流素子が順方向
に導通することでサージ電圧を吸収して半導体集積回路
を保護する。また、外部信号端子に負極性のサージ電圧
が印加された場合には、スイッチング素子制御回路が半
導体スイッチング素子をオン状態にする。すると、半導
体スイッチング素子は電源端子と外部信号端子との間を
導通させるので、逆方向に導通した場合に整流素子に流
れる電流を半導体スイッチング素子に分担させた状態で
半導体集積回路を保護することができる。
【００１２】また、請求項５記載の集積回路用保護装置
によれば、半導体集積回路の外部信号端子に負極性のサ
ージ電圧が印加されると、整流素子が順方向に導通する
ことでサージ電圧を吸収し、外部信号端子に正極性のサ
ージ電圧が印加された場合には、スイッチング素子制御
回路が半導体スイッチング素子をオン状態にすることで
外部信号端子とグランド端子との間が導通されるので、
請求項１と同様に、逆方向に導通した場合に整流素子に
流れる電流を半導体スイッチング素子に分担させること
ができる。
によれば、半導体集積回路の外部信号端子に負極性のサ
ージ電圧が印加されると、整流素子が順方向に導通する
ことでサージ電圧を吸収し、外部信号端子に正極性のサ
ージ電圧が印加された場合には、スイッチング素子制御
回路が半導体スイッチング素子をオン状態にすることで
外部信号端子とグランド端子との間が導通されるので、
請求項１と同様に、逆方向に導通した場合に整流素子に
流れる電流を半導体スイッチング素子に分担させること
ができる。
【００１３】従って、例えば、半導体集積回路の仕様
上、サージ電圧のグランド側に対する回り込みを禁止若
しくは不能とする制限がある場合に、ダイオードのよう
な整流素子を順，逆の両方向に導通させる構成に比して
必要とする回路面積を縮小することができ、全体を小形
化することが可能となる。
上、サージ電圧のグランド側に対する回り込みを禁止若
しくは不能とする制限がある場合に、ダイオードのよう
な整流素子を順，逆の両方向に導通させる構成に比して
必要とする回路面積を縮小することができ、全体を小形
化することが可能となる。
【００１４】そして、何れの場合も、半導体スイッチン
グ素子及びスイッチング素子制御回路を構成する各素子
を、半導体基板上に互いに電気的に絶縁された状態で形
成することで、各素子間に寄生素子が形成されることが
ないので、サージ電圧に対する耐圧を向上させることが
できる。
グ素子及びスイッチング素子制御回路を構成する各素子
を、半導体基板上に互いに電気的に絶縁された状態で形
成することで、各素子間に寄生素子が形成されることが
ないので、サージ電圧に対する耐圧を向上させることが
できる。
【００１５】請求項２記載の集積回路用保護装置によれ
ば、外部信号端子に正極性のサージ電圧が印加される
と、ツェナーダイオードが順方向に導通することで抵抗
を介してサージ電圧が吸収される。また、外部信号端子
に負極性のサージ電圧が印加された場合には、サージ電
圧がツェナー電圧を超えるとトランジスタにベース電流
が流れてオン状態となり、電源端子と外部信号端子との
間が導通してサージ電圧が吸収される。
ば、外部信号端子に正極性のサージ電圧が印加される
と、ツェナーダイオードが順方向に導通することで抵抗
を介してサージ電圧が吸収される。また、外部信号端子
に負極性のサージ電圧が印加された場合には、サージ電
圧がツェナー電圧を超えるとトランジスタにベース電流
が流れてオン状態となり、電源端子と外部信号端子との
間が導通してサージ電圧が吸収される。
【００１６】また、請求項６記載の集積回路用保護装置
によれば、外部信号端子に負極性のサージ電圧が印加さ
れると、ツェナーダイオードが順方向に導通してサージ
電圧が吸収される。また、外部信号端子にツェナー電圧
を超える正極性のサージ電圧が印加されると、トランジ
スタにベース電流が流れてオン状態となり、外部信号端
子とグランド端子との間が導通してサージ電圧が吸収さ
れる。従って、何れの場合も、ツェナー電圧の設定によ
りトランジスタを確実にオンさせることができる。
によれば、外部信号端子に負極性のサージ電圧が印加さ
れると、ツェナーダイオードが順方向に導通してサージ
電圧が吸収される。また、外部信号端子にツェナー電圧
を超える正極性のサージ電圧が印加されると、トランジ
スタにベース電流が流れてオン状態となり、外部信号端
子とグランド端子との間が導通してサージ電圧が吸収さ
れる。従って、何れの場合も、ツェナー電圧の設定によ
りトランジスタを確実にオンさせることができる。
【００１７】請求項３記載の集積回路用保護装置によれ
ば、半導体スイッチング素子を構成する各半導体領域の
内、外部信号端子に接続される領域及び電源端子に接続
される領域を夫々櫛歯状に形成して互いに噛み合うよう
に対向した状態で配置し、両者の領域間にスイッチング
制御端子に対応する領域を配置する。
ば、半導体スイッチング素子を構成する各半導体領域の
内、外部信号端子に接続される領域及び電源端子に接続
される領域を夫々櫛歯状に形成して互いに噛み合うよう
に対向した状態で配置し、両者の領域間にスイッチング
制御端子に対応する領域を配置する。
【００１８】また、請求項７記載の集積回路用保護装置
によれば、半導体スイッチング素子を構成する各半導体
領域の内、外部信号端子に接続される領域及びグランド
端子に接続される領域を夫々櫛歯状に形成して互いに噛
み合うように対向した状態で配置し、両者の領域間にス
イッチング制御端子に対応する領域を配置する。
によれば、半導体スイッチング素子を構成する各半導体
領域の内、外部信号端子に接続される領域及びグランド
端子に接続される領域を夫々櫛歯状に形成して互いに噛
み合うように対向した状態で配置し、両者の領域間にス
イッチング制御端子に対応する領域を配置する。
【００１９】従って、半導体スイッチング素子における
ＰＮ接合の面積が大となり、オン状態となった場合に電
界が領域の一部に集中することを抑制し得て、サージ電
圧の吸収を効率良く行うことができると共に、半導体ス
イッチング素子の破壊などを防止することができる。
ＰＮ接合の面積が大となり、オン状態となった場合に電
界が領域の一部に集中することを抑制し得て、サージ電
圧の吸収を効率良く行うことができると共に、半導体ス
イッチング素子の破壊などを防止することができる。
【００２０】請求項４又は８記載の集積回路用保護装置
によれば、外部信号端子と電源端子（請求項４）又はグ
ランド端子（請求項８）とを、各半導体領域の櫛歯部分
の根元に配置するので、サージ電圧の吸収時において、
外部信号端子と電源端子又はグランド端子との間に流れ
る電流経路を極力均等にして、配線の焼損を防止するこ
とができる。
によれば、外部信号端子と電源端子（請求項４）又はグ
ランド端子（請求項８）とを、各半導体領域の櫛歯部分
の根元に配置するので、サージ電圧の吸収時において、
外部信号端子と電源端子又はグランド端子との間に流れ
る電流経路を極力均等にして、配線の焼損を防止するこ
とができる。
【００２１】請求項９記載の集積回路用保護装置によれ
ば、半導体スイッチング素子及びスイッチング素子制御
回路を構成する各素子を、トレンチ分離によって互いに
電気的に絶縁された状態で形成するので、絶縁を極めて
良好に行うことができ、サージ電圧に対する耐圧を一層
向上させることができる。
ば、半導体スイッチング素子及びスイッチング素子制御
回路を構成する各素子を、トレンチ分離によって互いに
電気的に絶縁された状態で形成するので、絶縁を極めて
良好に行うことができ、サージ電圧に対する耐圧を一層
向上させることができる。
【００２２】
【発明の実施の形態】以下、本発明の第１実施例につい
て図１乃至図３を参照して説明する。電気的構成を示す
図３において、半導体集積回路たるＩＣ１１の外部信号
端子として、例えば外部より信号が入力される入力端子
１２には、抵抗１３を介してツェナーダイオード（整流
素子）１４のアノードが接続されており、そのツェナー
ダイオード１４のカソードは、電源端子１５を介して電
源Ｖddに接続されている。
て図１乃至図３を参照して説明する。電気的構成を示す
図３において、半導体集積回路たるＩＣ１１の外部信号
端子として、例えば外部より信号が入力される入力端子
１２には、抵抗１３を介してツェナーダイオード（整流
素子）１４のアノードが接続されており、そのツェナー
ダイオード１４のカソードは、電源端子１５を介して電
源Ｖddに接続されている。
【００２３】抵抗１３とツェナーダイオード１４との共
通接続点には、ＮＰＮ型のトランジスタ（半導体スイッ
チング素子）１６のベースが接続されており、トランジ
スタ１６のコレクタ及びエミッタは、電源Ｖdd及び入力
端子１２に夫々接続されている。尚、抵抗１３及びツェ
ナーダイオード１４は、スイッチング素子制御回路１７
を構成しており、それらにトランジスタ１６を加えたも
のが集積回路用保護装置（以下、単に保護装置と称す）
１８を構成している。また、一例として、抵抗１３の抵
抗値は１ｋΩ程度，ツェナーダイオード１４のツェナー
電圧Ｖz は２４Ｖ程度となるように設定されるものとす
る。
通接続点には、ＮＰＮ型のトランジスタ（半導体スイッ
チング素子）１６のベースが接続されており、トランジ
スタ１６のコレクタ及びエミッタは、電源Ｖdd及び入力
端子１２に夫々接続されている。尚、抵抗１３及びツェ
ナーダイオード１４は、スイッチング素子制御回路１７
を構成しており、それらにトランジスタ１６を加えたも
のが集積回路用保護装置（以下、単に保護装置と称す）
１８を構成している。また、一例として、抵抗１３の抵
抗値は１ｋΩ程度，ツェナーダイオード１４のツェナー
電圧Ｖz は２４Ｖ程度となるように設定されるものとす
る。
【００２４】図１及び図２は、保護装置１８をＳＯＩ基
板（半導体基板）１９上に形成した場合の断面を模式的
に示すものである。図１において、ＳＯＩ基板１９は、
例えば単結晶シリコン基板からなる支持基板２０上に、
シリコン酸化膜２１を介してＮ型の単結晶シリコン層２
２を設けた構造となっており、この単結晶シリコン層２
２には、リング形状をなす絶縁分離用トレンチ２３によ
り他の素子形成領域から分離された状態の３つの島状シ
リコン層２２ａ，２２ｂ及び２２ｃが形成されている。
尚、絶縁分離用トレンチ２３は、絶縁分離用のシリコン
酸化膜２４及びポリシリコン２５により埋め戻された状
態となっている。
板（半導体基板）１９上に形成した場合の断面を模式的
に示すものである。図１において、ＳＯＩ基板１９は、
例えば単結晶シリコン基板からなる支持基板２０上に、
シリコン酸化膜２１を介してＮ型の単結晶シリコン層２
２を設けた構造となっており、この単結晶シリコン層２
２には、リング形状をなす絶縁分離用トレンチ２３によ
り他の素子形成領域から分離された状態の３つの島状シ
リコン層２２ａ，２２ｂ及び２２ｃが形成されている。
尚、絶縁分離用トレンチ２３は、絶縁分離用のシリコン
酸化膜２４及びポリシリコン２５により埋め戻された状
態となっている。
【００２５】図１中左方に位置する島状シリコン層２２
ａには、Ｐ型拡散層２６を形成することにより抵抗１３
を形成している。また、中央に位置する島状シリコン層
２２ｂにおいては、右方にＰウェル２７を形成し、その
Ｐウェル２７の内部と外部とに夫々Ｎ＋層２８，２９を
形成する。そして、更にＰウェル２７の内部にＰ＋層３
０を形成することでＮＰＮ型のトランジスタを構成し、
そのトランジスタのコレクタに相当するＮ＋層２９とベ
ースに相当するＰ＋層３０とをアルミニュウム電極など
により接続することで、ツェナーダイオード１４を成
す。
ａには、Ｐ型拡散層２６を形成することにより抵抗１３
を形成している。また、中央に位置する島状シリコン層
２２ｂにおいては、右方にＰウェル２７を形成し、その
Ｐウェル２７の内部と外部とに夫々Ｎ＋層２８，２９を
形成する。そして、更にＰウェル２７の内部にＰ＋層３
０を形成することでＮＰＮ型のトランジスタを構成し、
そのトランジスタのコレクタに相当するＮ＋層２９とベ
ースに相当するＰ＋層３０とをアルミニュウム電極など
により接続することで、ツェナーダイオード１４を成
す。
【００２６】図１中右方に位置する島状シリコン層２２
ｃには、トランジスタ１６を形成する。図２は、トラン
ジスタ１６のエミッタ，コレクタ及びベース夫々の領域
のレイアウトを概略的に示す平面図であり、図１には、
図２のＡ−Ａ′断面を示している。先ず、ベース（スイ
ッチング制御端子）１６ＢとなるＰウェル（半導体領
域）３１を形成する。それから、Ｐウェル３１の内部
に、ベース１６Ｂのコンタクト領域となるＰ＋層３２を
形成する。
ｃには、トランジスタ１６を形成する。図２は、トラン
ジスタ１６のエミッタ，コレクタ及びベース夫々の領域
のレイアウトを概略的に示す平面図であり、図１には、
図２のＡ−Ａ′断面を示している。先ず、ベース（スイ
ッチング制御端子）１６ＢとなるＰウェル（半導体領
域）３１を形成する。それから、Ｐウェル３１の内部
に、ベース１６Ｂのコンタクト領域となるＰ＋層３２を
形成する。
【００２７】次に、Ｐウェル３１の内部にエミッタ１６
ＥとなるＮ＋層（半導体領域）３３を形成すると共に、
Ｐウェル３１の外部にコレクタ１６ＣとなるＮ＋層（半
導体領域）３４を形成する。図２に示すように、Ｎ＋層
３３，３４は、夫々櫛歯状に形成されており、両者の櫛
歯部分３３ａ，３４ａが互いに噛み合うように対向した
状態で配置されている。
ＥとなるＮ＋層（半導体領域）３３を形成すると共に、
Ｐウェル３１の外部にコレクタ１６ＣとなるＮ＋層（半
導体領域）３４を形成する。図２に示すように、Ｎ＋層
３３，３４は、夫々櫛歯状に形成されており、両者の櫛
歯部分３３ａ，３４ａが互いに噛み合うように対向した
状態で配置されている。
【００２８】そして、噛み合うように配置された両者の
櫛歯部分３３ａ，３４ａの間に、ベース１６Ｂの領域が
配置されている。また、Ｎ＋層３３の櫛歯部分３３ａの
根元３３ｂの略中央部には、入力端子１２をなすパッド
が形成されており、Ｎ＋層３４の櫛歯部分３４ａの根元
３４ｂの略中央部には、電源端子１５をなすパッドが形
成されている。
櫛歯部分３３ａ，３４ａの間に、ベース１６Ｂの領域が
配置されている。また、Ｎ＋層３３の櫛歯部分３３ａの
根元３３ｂの略中央部には、入力端子１２をなすパッド
が形成されており、Ｎ＋層３４の櫛歯部分３４ａの根元
３４ｂの略中央部には、電源端子１５をなすパッドが形
成されている。
【００２９】抵抗１３の一方の端子１３ａは、トランジ
スタ１６のエミッタ１６Ｅと共に入力端子１２に接続さ
れ、他方の端子１３ｂは、ツェナーダイオード１４のア
ノードたるＮ＋層２９及びトランジスタ１６のベース１
６Ｂに接続されている。ツェナーダイオード１４のカソ
ードたるＮ＋層２８は、トランジスタ１６のコレクタ１
６Ｃと共に電源端子１５を介して電源Ｖddに接続されて
いる。尚、具体的には図示しないが、保護装置１８は、
ＳＯＩ基板１９上においてＩＣ１１と一体に構成されて
いる。
スタ１６のエミッタ１６Ｅと共に入力端子１２に接続さ
れ、他方の端子１３ｂは、ツェナーダイオード１４のア
ノードたるＮ＋層２９及びトランジスタ１６のベース１
６Ｂに接続されている。ツェナーダイオード１４のカソ
ードたるＮ＋層２８は、トランジスタ１６のコレクタ１
６Ｃと共に電源端子１５を介して電源Ｖddに接続されて
いる。尚、具体的には図示しないが、保護装置１８は、
ＳＯＩ基板１９上においてＩＣ１１と一体に構成されて
いる。
【００３０】次に、本実施例の作用について説明する。
入力端子１２に正極性のサージ電圧Ｖs+が印加された場
合には、その電圧Ｖs+が、電源Ｖddの電圧（例えば、５
Ｖ）にツェナーダイオード１４の順方向電圧ＶF （例え
ば、０．７Ｖ）を加えたものを上回れば、即ち、Ｖs+＞
Ｖdd＋ＶFであればツェナーダイオード１４が順方向に
導通する。すると、入力端子１２から抵抗１３を介して
電源Ｖdd方向にサージ電流が流れることでサージ電圧は
吸収され、ＩＣ１１は保護される。
入力端子１２に正極性のサージ電圧Ｖs+が印加された場
合には、その電圧Ｖs+が、電源Ｖddの電圧（例えば、５
Ｖ）にツェナーダイオード１４の順方向電圧ＶF （例え
ば、０．７Ｖ）を加えたものを上回れば、即ち、Ｖs+＞
Ｖdd＋ＶFであればツェナーダイオード１４が順方向に
導通する。すると、入力端子１２から抵抗１３を介して
電源Ｖdd方向にサージ電流が流れることでサージ電圧は
吸収され、ＩＣ１１は保護される。
【００３１】一方、入力端子１２に負極性のサージ電圧
Ｖs-が印加された場合には、その電圧Ｖs-が、電源Ｖdd
の電圧よりもツェナー電圧Ｖz 分下回ると、即ち、Ｖs-
＜Ｖdd−Ｖzであれば、ツェナーダイオード１４は逆方
向に導通する。そして、電源Ｖddから抵抗１３を介して
入力端子１２方向にサージ電流が流れる。すると、トラ
ンジスタ１５はベース電流が流れてオン状態となり、サ
ージ電流はトランジスタ１５にも分流して流れるように
なり、サージ電圧は吸収されてＩＣ１１は保護される。
Ｖs-が印加された場合には、その電圧Ｖs-が、電源Ｖdd
の電圧よりもツェナー電圧Ｖz 分下回ると、即ち、Ｖs-
＜Ｖdd−Ｖzであれば、ツェナーダイオード１４は逆方
向に導通する。そして、電源Ｖddから抵抗１３を介して
入力端子１２方向にサージ電流が流れる。すると、トラ
ンジスタ１５はベース電流が流れてオン状態となり、サ
ージ電流はトランジスタ１５にも分流して流れるように
なり、サージ電圧は吸収されてＩＣ１１は保護される。
【００３２】以上のように本実施例によれば、入力端子
１２に正極性のサージ電圧Ｖs+が印加されると、ツェナ
ーダイオード１４が順方向に導通することで抵抗１３を
介してサージ電圧Ｖs+を吸収し、負極性のサージ電圧Ｖ
s-が印加された場合には、サージ電圧Ｖs-が電源Ｖddの
電圧からツェナー電圧Ｖz 分下回るとトランジスタ１６
にベース電流が流れてオン状態となり、電源端子１５と
入力端子１２との間が導通してサージ電圧Ｖs-を吸収す
ることでＩＣ１１を保護する。従って、ツェナーダイオ
ード１４が逆方向に導通した場合に流れる電流をトラン
ジスタ１６に分担させた状態でＩＣ１１を保護すること
ができる。
１２に正極性のサージ電圧Ｖs+が印加されると、ツェナ
ーダイオード１４が順方向に導通することで抵抗１３を
介してサージ電圧Ｖs+を吸収し、負極性のサージ電圧Ｖ
s-が印加された場合には、サージ電圧Ｖs-が電源Ｖddの
電圧からツェナー電圧Ｖz 分下回るとトランジスタ１６
にベース電流が流れてオン状態となり、電源端子１５と
入力端子１２との間が導通してサージ電圧Ｖs-を吸収す
ることでＩＣ１１を保護する。従って、ツェナーダイオ
ード１４が逆方向に導通した場合に流れる電流をトラン
ジスタ１６に分担させた状態でＩＣ１１を保護すること
ができる。
【００３３】従って、例えば、ＩＣ１１の仕様上、サー
ジ電圧のグランド側に対する回り込みを禁止若しくは不
能とする制限がある場合に、従来のようにダイオードの
みからなる保護回路を順，逆の両方向に導通させる構成
に比して、必要とする回路面積を縮小することができ、
全体を小形化することが可能となる。
ジ電圧のグランド側に対する回り込みを禁止若しくは不
能とする制限がある場合に、従来のようにダイオードの
みからなる保護回路を順，逆の両方向に導通させる構成
に比して、必要とする回路面積を縮小することができ、
全体を小形化することが可能となる。
【００３４】一例として、ＩＣの規格に対応する保護回
路のダイオードの面積を１とした場合、抵抗１３は約
０．１，ツェナーダイオード１４は約０．２，トランジ
スタ１６は約７．７程度の面積比率で構成することがで
き、トータルで約８となる。従って、図７に示すよう
に、ダイオード３のみでＥＣＵの規格を満たすのに必要
な面積比３２に比較して、１／４程度の面積で保護装置
１８を構成することができる。
路のダイオードの面積を１とした場合、抵抗１３は約
０．１，ツェナーダイオード１４は約０．２，トランジ
スタ１６は約７．７程度の面積比率で構成することがで
き、トータルで約８となる。従って、図７に示すよう
に、ダイオード３のみでＥＣＵの規格を満たすのに必要
な面積比３２に比較して、１／４程度の面積で保護装置
１８を構成することができる。
【００３５】そして、抵抗１３，ツェナーダイオード１
４及びトランジスタ１６を、半導体基板上１９において
絶縁分離用トレンチ２３により互いに電気的に絶縁され
た状態で形成したので、サージ電圧が印加された場合に
各素子間に寄生素子が形成されることがなく、サージ電
圧に対する耐圧を向上させることができる。
４及びトランジスタ１６を、半導体基板上１９において
絶縁分離用トレンチ２３により互いに電気的に絶縁され
た状態で形成したので、サージ電圧が印加された場合に
各素子間に寄生素子が形成されることがなく、サージ電
圧に対する耐圧を向上させることができる。
【００３６】また、本実施例によれば、トランジスタ１
６において、入力端子１２に接続されるエミッタ１６Ｅ
に対応するＮ＋層３３及び電源端子１５に接続されるコ
レクタ１６Ｃに対応するＮ＋層３４を夫々櫛歯状に形成
して互いに噛み合うように対向した状態で配置し、両者
の領域間にベース１６Ｂに対応するＰウェル３１を配置
した。従って、トランジスタ１６におけるＰＮ接合の面
積が大となり、トランジスタ１６がオン状態となった場
合に電界が領域の一部に集中することを抑制し得て、サ
ージ電圧の吸収を効率良く行うことができると共に、ト
ランジスタ１６の破壊などを防止することができる。
６において、入力端子１２に接続されるエミッタ１６Ｅ
に対応するＮ＋層３３及び電源端子１５に接続されるコ
レクタ１６Ｃに対応するＮ＋層３４を夫々櫛歯状に形成
して互いに噛み合うように対向した状態で配置し、両者
の領域間にベース１６Ｂに対応するＰウェル３１を配置
した。従って、トランジスタ１６におけるＰＮ接合の面
積が大となり、トランジスタ１６がオン状態となった場
合に電界が領域の一部に集中することを抑制し得て、サ
ージ電圧の吸収を効率良く行うことができると共に、ト
ランジスタ１６の破壊などを防止することができる。
【００３７】更に、入力端子１２と電源端子１５とを、
エミッタ１６Ｅに対応するＮ＋層３３及びコレクタ１６
Ｃに対応するＮ＋層３４の櫛歯部分の根元に配置したの
で、サージ電圧の吸収時において、入力端子１２と電源
端子１５との間に流れる電流経路を極力均等にして、配
線の焼損などを防止することができる。
エミッタ１６Ｅに対応するＮ＋層３３及びコレクタ１６
Ｃに対応するＮ＋層３４の櫛歯部分の根元に配置したの
で、サージ電圧の吸収時において、入力端子１２と電源
端子１５との間に流れる電流経路を極力均等にして、配
線の焼損などを防止することができる。
【００３８】図４は本発明の第２実施例を示すものであ
る。第２実施例の構成は、半導体集積回路たるＩＣ３５
が、電源Ｖddに対するサージ電圧の回り込みが禁止され
ている場合であり、入力端子（外部信号端子）３６とグ
ランド端子３７との間に保護装置３８を配置したものと
なっている。
る。第２実施例の構成は、半導体集積回路たるＩＣ３５
が、電源Ｖddに対するサージ電圧の回り込みが禁止され
ている場合であり、入力端子（外部信号端子）３６とグ
ランド端子３７との間に保護装置３８を配置したものと
なっている。
【００３９】入力端子３６には、ツェナーダイオード
（整流素子）３９のアノードが接続されており、そのツ
ェナーダイオード３９のカソードは、抵抗４０及びグラ
ンド端子３７を介してグランドに接続されている。ツェ
ナーダイオード３９と抵抗４０との共通接続点には、Ｎ
ＰＮ型のトランジスタ（半導体スイッチング素子）４１
のベースが接続されており、トランジスタ４１のコレク
タ及びエミッタは、入力端子３６及びグランド端子３７
に夫々接続されている。
（整流素子）３９のアノードが接続されており、そのツ
ェナーダイオード３９のカソードは、抵抗４０及びグラ
ンド端子３７を介してグランドに接続されている。ツェ
ナーダイオード３９と抵抗４０との共通接続点には、Ｎ
ＰＮ型のトランジスタ（半導体スイッチング素子）４１
のベースが接続されており、トランジスタ４１のコレク
タ及びエミッタは、入力端子３６及びグランド端子３７
に夫々接続されている。
【００４０】尚、ツェナーダイオード３９及び抵抗４０
は、スイッチング素子制御回路４２を構成しており、そ
れらにトランジスタ４１を加えたものが保護装置３８を
構成している。また、具体的には図示しないが、保護装
置３８は、第１実施例の保護装置１８と同様に、半導体
基板上に各素子がトレンチ分離により互いに絶縁された
状態で形成されている。
は、スイッチング素子制御回路４２を構成しており、そ
れらにトランジスタ４１を加えたものが保護装置３８を
構成している。また、具体的には図示しないが、保護装
置３８は、第１実施例の保護装置１８と同様に、半導体
基板上に各素子がトレンチ分離により互いに絶縁された
状態で形成されている。
【００４１】次に、第２実施例の作用について説明す
る。入力端子３６に負極性のサージ電圧Ｖs-が印加され
た場合には、その電圧Ｖs-が、グランド電位（０Ｖ）か
らツェナーダイオード３９の順方向電圧ＶF 分下回る
と、即ち、 Ｖs-＜−ＶF であればツェナーダイオード３９が順方向に導通する。
すると、グランドから抵抗４０を介して入力端子３６方
向にサージ電流が流れることでサージ電圧は吸収され、
ＩＣ３５は保護される。
る。入力端子３６に負極性のサージ電圧Ｖs-が印加され
た場合には、その電圧Ｖs-が、グランド電位（０Ｖ）か
らツェナーダイオード３９の順方向電圧ＶF 分下回る
と、即ち、 Ｖs-＜−ＶF であればツェナーダイオード３９が順方向に導通する。
すると、グランドから抵抗４０を介して入力端子３６方
向にサージ電流が流れることでサージ電圧は吸収され、
ＩＣ３５は保護される。
【００４２】一方、入力端子３６に正極性のサージ電圧
Ｖs+が印加された場合には、その電圧Ｖs+が、グランド
電位よりもツェナー電圧Ｖz 分上回ると、即ち、 Ｖs+＞Ｖz であれば、ツェナーダイオード３９は逆方向に導通す
る。そして、入力端子３６から抵抗４０を介してグラン
ド方向にサージ電流が流れる。すると、トランジスタ４
１はベース電流が流れてオン状態となり、サージ電流は
トランジスタ４１にも分流するようになり、サージ電圧
は吸収されてＩＣ３５は保護される。
Ｖs+が印加された場合には、その電圧Ｖs+が、グランド
電位よりもツェナー電圧Ｖz 分上回ると、即ち、 Ｖs+＞Ｖz であれば、ツェナーダイオード３９は逆方向に導通す
る。そして、入力端子３６から抵抗４０を介してグラン
ド方向にサージ電流が流れる。すると、トランジスタ４
１はベース電流が流れてオン状態となり、サージ電流は
トランジスタ４１にも分流するようになり、サージ電圧
は吸収されてＩＣ３５は保護される。
【００４３】以上のように第２実施例によれば、入力端
子３６に負極性のサージ電圧Ｖs-が印加されると、ツェ
ナーダイオード３９が順方向に導通することで抵抗４０
を介してサージ電圧Ｖs-を吸収し、正極性のサージ電圧
Ｖs+が印加された場合には、サージ電圧Ｖs+がツェナー
電圧Ｖz より上回るとトランジスタ４１はベース電流が
流れてオン状態となり、入力端子３６とグランド端子３
７との間が導通してサージ電圧Ｖs-を吸収することでＩ
Ｃ１１を保護する。
子３６に負極性のサージ電圧Ｖs-が印加されると、ツェ
ナーダイオード３９が順方向に導通することで抵抗４０
を介してサージ電圧Ｖs-を吸収し、正極性のサージ電圧
Ｖs+が印加された場合には、サージ電圧Ｖs+がツェナー
電圧Ｖz より上回るとトランジスタ４１はベース電流が
流れてオン状態となり、入力端子３６とグランド端子３
７との間が導通してサージ電圧Ｖs-を吸収することでＩ
Ｃ１１を保護する。
【００４４】従って、ツェナーダイオード３９が逆方向
に導通した場合に流れる電流をトランジスタ４１に分担
させた状態でＩＣ３５を保護することができるので、Ｉ
Ｃ３５の仕様上、サージ電圧の電源Ｖdd側に対する回り
込みを禁止若しくは不能とする制限がある場合に、従来
のダイオードのみからなる保護装置を順，逆の両方向に
導通させる構成に比して、必要とする回路面積を縮小す
ることができ、全体を小形化することが可能となる。
に導通した場合に流れる電流をトランジスタ４１に分担
させた状態でＩＣ３５を保護することができるので、Ｉ
Ｃ３５の仕様上、サージ電圧の電源Ｖdd側に対する回り
込みを禁止若しくは不能とする制限がある場合に、従来
のダイオードのみからなる保護装置を順，逆の両方向に
導通させる構成に比して、必要とする回路面積を縮小す
ることができ、全体を小形化することが可能となる。
【００４５】図５は本発明の第３実施例を示すものであ
り、第１実施例と同一部分には同一符号を付して説明を
省略し、以下異なる部分についてのみ説明する。第３実
施例は、第１実施例のＩＣ１１に対して、保護装置４３
のトランジスタ（半導体スイッチング素子）４４がＰＮ
Ｐ型である場合の構成例である。
り、第１実施例と同一部分には同一符号を付して説明を
省略し、以下異なる部分についてのみ説明する。第３実
施例は、第１実施例のＩＣ１１に対して、保護装置４３
のトランジスタ（半導体スイッチング素子）４４がＰＮ
Ｐ型である場合の構成例である。
【００４６】この場合、トランジスタ４４のエミッタ
は、電源端子１５に接続されており、コレクタは、入力
端子１２に接続されている。そして、抵抗１３とツェナ
ーダイオード１４との接続順は、第１実施例に対して逆
になっており、ツェナーダイオード１４のアノードは入
力端子１２に接続され、カソードは、抵抗１３を介して
電源端子１５に接続されている。そして、両者の共通接
続点は、トランジスタ４４のベースに接続されている。
尚、抵抗１３及びツェナーダイオード１４は、スイッチ
ング素子制御回路４５を構成している。
は、電源端子１５に接続されており、コレクタは、入力
端子１２に接続されている。そして、抵抗１３とツェナ
ーダイオード１４との接続順は、第１実施例に対して逆
になっており、ツェナーダイオード１４のアノードは入
力端子１２に接続され、カソードは、抵抗１３を介して
電源端子１５に接続されている。そして、両者の共通接
続点は、トランジスタ４４のベースに接続されている。
尚、抵抗１３及びツェナーダイオード１４は、スイッチ
ング素子制御回路４５を構成している。
【００４７】次に、第３実施例の作用について説明す
る。入力端子１２に正極性のサージ電圧が印加される場
合の動作は第１実施例と同様である。入力端子１２に負
極性のサージ電圧が印加され、ツェナーダイオード１４
が逆方向に導通した場合は、電源Ｖddから抵抗１３を介
してサージ電流が流れる。すると、トランジスタ４４の
ベース電位が低下してベース電流が流れ、トランジスタ
４４はオン状態となり、サージ電流はトランジスタ４４
にも分流するようになる。以上のように構成された第３
実施例によれば、第１実施例と同様の効果が得られる。
る。入力端子１２に正極性のサージ電圧が印加される場
合の動作は第１実施例と同様である。入力端子１２に負
極性のサージ電圧が印加され、ツェナーダイオード１４
が逆方向に導通した場合は、電源Ｖddから抵抗１３を介
してサージ電流が流れる。すると、トランジスタ４４の
ベース電位が低下してベース電流が流れ、トランジスタ
４４はオン状態となり、サージ電流はトランジスタ４４
にも分流するようになる。以上のように構成された第３
実施例によれば、第１実施例と同様の効果が得られる。
【００４８】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。整流素子はツェナーダイオードに限
ることなく、その他のダイオードであっても良い。ま
た、半導体スイッチング素子は、バイポーラトランジス
タに限ることなく、ＦＥＴやＩＧＢＴなどを用いても良
い。第２実施例についても、第３実施例と同様にＰＮＰ
型のトランジスタを用いて保護装置を構成しても良い。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。整流素子はツェナーダイオードに限
ることなく、その他のダイオードであっても良い。ま
た、半導体スイッチング素子は、バイポーラトランジス
タに限ることなく、ＦＥＴやＩＧＢＴなどを用いても良
い。第２実施例についても、第３実施例と同様にＰＮＰ
型のトランジスタを用いて保護装置を構成しても良い。
【００４９】各素子をトレンチ分離によって絶縁するも
のに限らず、ＬＯＣＯＳ酸化膜などで絶縁しても良い。
外部信号端子は入力端子に限らず、出力端子、或いは入
出力端子であっても良い。
のに限らず、ＬＯＣＯＳ酸化膜などで絶縁しても良い。
外部信号端子は入力端子に限らず、出力端子、或いは入
出力端子であっても良い。
【図１】本発明の第１実施例における集積回路用保護装
置の半導体構造の断面を模式的に示す図
置の半導体構造の断面を模式的に示す図
【図２】トランジスタのエミッタ，コレクタ，ベースを
構成する各半導体領域のレイアウトを概略的に示す平面
図
構成する各半導体領域のレイアウトを概略的に示す平面
図
【図３】集積回路用保護装置の電気的構成を示す図
【図４】本発明の第２実施例を示す図３相当図
【図５】本発明の第３実施例を示す図３相当図
【図６】従来技術を示す図３相当図（その１）
【図７】図３相当図（その２）
【図８】図３相当図（その３）
１１はＩＣ（半導体集積回路）、１２は入力端子（外部
信号端子）、１３は抵抗、１４はツェナーダイオード
（整流素子）、１５は電源端子、１６はトランジスタ
（半導体スイッチング素子）、１６Ｂはベース（スイッ
チング制御端子）、１７はスイッチング素子制御回路、
１８は集積回路用保護装置、１９はＳＯＩ基板（半導体
基板）、２３は絶縁分離用トレンチ、３１はＰウェル
（半導体領域）、３３及び３４はＮ＋層（半導体領
域）、３５はＩＣ（半導体集積回路）、３６は入力端子
（外部信号端子）、３７はグランド端子、３８は集積回
路用保護装置、３９はツェナーダイオード（整流素
子）、４０は抵抗、４１はトランジスタ（半導体スイッ
チング素子）、４２はスイッチング素子制御回路、４３
は集積回路用保護装置、４４はトランジスタ（半導体ス
イッチング素子）、４５はスイッチング素子制御回路を
示す。
信号端子）、１３は抵抗、１４はツェナーダイオード
（整流素子）、１５は電源端子、１６はトランジスタ
（半導体スイッチング素子）、１６Ｂはベース（スイッ
チング制御端子）、１７はスイッチング素子制御回路、
１８は集積回路用保護装置、１９はＳＯＩ基板（半導体
基板）、２３は絶縁分離用トレンチ、３１はＰウェル
（半導体領域）、３３及び３４はＮ＋層（半導体領
域）、３５はＩＣ（半導体集積回路）、３６は入力端子
（外部信号端子）、３７はグランド端子、３８は集積回
路用保護装置、３９はツェナーダイオード（整流素
子）、４０は抵抗、４１はトランジスタ（半導体スイッ
チング素子）、４２はスイッチング素子制御回路、４３
は集積回路用保護装置、４４はトランジスタ（半導体ス
イッチング素子）、４５はスイッチング素子制御回路を
示す。
フロントページの続き Ｆターム(参考） 5F038 AR01 AZ10 BH02 BH04 BH05 BH06 BH13 CA02 EZ06 EZ20 5G004 AA04 AB02 BA07 DA04 DB00 DC00 5J032 AA03 AB11 AC18
Claims (9)
- 【請求項１】 オン状態になることにより半導体集積回
路の電源端子と外部信号端子との間を導通させる半導体
スイッチング素子と、 前記電源端子と前記外部信号端子との間に接続され、当
該外部信号端子に正極性のサージ電圧が印加されると順
方向に導通する整流素子を含んで構成されると共に、前
記外部信号端子に負極性のサージ電圧が印加されると前
記半導体スイッチング素子をオン状態にするスイッチン
グ素子制御回路とを備え、 前記半導体スイッチング素子及び前記スイッチング素子
制御回路を構成する各素子は、半導体基板上に互いに電
気的に絶縁された状態で形成されていることを特徴とす
る集積回路用保護装置。 - 【請求項２】 前記半導体スイッチング素子は、前記電
源端子と前記外部信号端子との間に接続されるトランジ
スタで構成され、 前記スイッチング素子制御回路は、整流素子たるツェナ
ーダイオードと抵抗との直列回路で構成され、 前記ツェナーダイオードと前記抵抗との共通接続点が前
記トランジスタのベースに接続されて構成されているこ
とを特徴とする請求項１記載の集積回路用保護装置。 - 【請求項３】 前記半導体スイッチング素子を構成する
各半導体領域について、前記外部信号端子に接続される
領域及び前記電源端子に接続される領域を夫々櫛歯状に
形成すると共に、両者の櫛歯部分が互いに噛み合うよう
に対向した状態で配置し、両者の領域の間に前記半導体
スイッチング素子のスイッチング制御端子に対応する領
域を配置したことを特徴とする請求項１又は２記載の集
積回路用保護装置。 - 【請求項４】 前記外部信号端子と電源端子とを、各半
導体領域の櫛歯部分の根元に配置したことを特徴とする
請求項３記載の集積回路用保護装置。 - 【請求項５】 オン状態になることにより半導体集積回
路の外部信号端子とグランド端子との間を導通させる半
導体スイッチング素子と、 前記外部信号端子と前記グランド端子との間に接続さ
れ、当該外部信号端子に負極性のサージ電圧が印加され
ると順方向に導通する整流素子を含んで構成されると共
に、前記外部信号端子に正極性のサージ電圧が印加され
ると前記半導体スイッチング素子をオン状態にするスイ
ッチング素子制御回路とを備え、 前記半導体スイッチング素子及び前記スイッチング素子
制御回路を構成する各素子は、半導体基板上に互いに電
気的に絶縁された状態で形成されていることを特徴とす
る集積回路用保護装置。 - 【請求項６】 前記半導体スイッチング素子は、前記外
部信号端子と前記グランド端子との間に接続されるトラ
ンジスタで構成され、 前記スイッチング素子制御回路は、整流素子たるツェナ
ーダイオードと抵抗との直列回路で構成され、 前記ツェナーダイオードと前記抵抗との共通接続点が前
記トランジスタのベースに接続されていることを特徴と
する請求項５記載の集積回路用保護装置。 - 【請求項７】 前記半導体スイッチング素子を構成する
各半導体領域について、前記外部信号端子に接続される
領域及び前記グランド端子に接続される領域を夫々櫛歯
状に形成すると共に、両者の櫛歯部分が互いに噛み合う
ように対向した状態で配置し、両者の領域の間に前記半
導体スイッチング素子のスイッチング制御端子に対応す
る領域を配置したことを特徴とする請求項５又は６記載
の集積回路用保護装置。 - 【請求項８】 前記外部信号端子と前記グランド端子と
を、各半導体領域の櫛歯部分の根元に配置したことを特
徴とする請求項７記載の集積回路用保護装置。 - 【請求項９】 前記半導体スイッチング素子及び前記ス
イッチング素子制御回路を構成する各素子は、トレンチ
分離によって互いに電気的に絶縁された状態で形成され
ていることを特徴とする請求項１乃至８の何れかに記載
の集積回路用保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210944A JP2000050486A (ja) | 1998-07-27 | 1998-07-27 | 集積回路用保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210944A JP2000050486A (ja) | 1998-07-27 | 1998-07-27 | 集積回路用保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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