JP2012023912A - 電圧クランプ回路およびこれを用いた集積回路 - Google Patents

Abstract

【課題】機器が作動するために必要とされる任意の電圧を出力することができ、かつ、所定値以上の入力電圧が印加された場合であっても機器を正常に作動させる電圧を出力することができる電圧クランプ回路およびこれを用いた集積回路を提供する。
【解決手段】本発明の電圧クランプ回路は、電源に接続され、定電流を出力する第１の素子Ｍ１と、所定値以上の電圧が印加された場合に電流を通過させる第３の素子ＤＩ１，ＤＩ２と、第１の素子Ｍ１と第３の素子ＤＩ１，ＤＩ２とで発生する電圧に基づく電圧を出力する第２の素子Ｍ２と、を有する。
【選択図】図１

Description

本発明は、入力電圧を制御して出力電圧をクランプする電圧クランプ回路およびこれを用いた集積回路に関する。

従来、回路に保護ダイオードやＭＯＳトランジスタを設けることにより入力電圧を制御し、所定の電圧よりも大きい入力電圧が印加された場合であっても回路の誤作動を防止するクランプ回路が知られている。

このようなものとしては、例えば、入力電圧が入力される入力端子と第１電源電圧Ｖｄｄが入力される第１電源端子との間に逆方向接続した第１の保護ダイオードと、入力端子と接地電位ＧＮＤが入力される第２電源端子との間に逆方向接続した第２の保護ダイオードと、第１電源端子と第２電源端子との間に接続したＭＯＳトランジスタと、を有するクランプ回路がある（例えば、特許文献１）。

このようなクランプ回路によれば、入力端子に第１電源電圧Ｖｄｄよりも高い入力電圧が印加された場合でも、第１の保護ダイオードがオン（ブレークダウン）する電圧を超えるまでは、ＭＯＳトランジスタがオンして入力端子が第２電源端子に接続され、入力電圧をほぼ第１電源電圧Ｖｄｄにクランプするため、回路の誤作動を防止することができる。

上述した特許文献１に提案されているクランプ回路によれば、過大な入力電圧が印加された場合であっても回路の誤作動を防止することを目的として、入力電圧の高低に応じた電圧の制御が行われ、クランプ回路内には回路に誤作動を生じさせないための規定の電圧が印加されるため、クランプ回路の出力端子からは規定の電圧しか出力されなかった。

しかしながら、出力電圧を電源にして作動する機器は、作動するために必要とされる電圧が各々異なる。このため、クランプ回路の出力端子にこのような機器が接続された場合、上記のように規定の電圧しか出力されないことにより、このような機器が正常に作動することができない虞があった。

特に、電源電圧監視ＩＣのように非常に低い電圧であっても作動するような機器が接続される場合には、規定の電圧だけでなく非常に低い電圧であっても出力電圧として出力されることが求められる。

一方、入力電圧は様々な機器に対する電源を兼ねているため、必ずしも接続される機器に対応するとは限らない。そして、入力電圧が所定値以上である場合には、機器に対する許容値を超える出力電圧が出力されて機器が正常に作動することができない虞がある。

本発明は上記事情に鑑みなされたものであり、機器が作動するために必要とされる任意の電圧を出力することができ、かつ、所定値以上の入力電圧が印加された場合であっても機器を正常に作動させる電圧を出力することができる電圧クランプ回路およびこれを用いた集積回路を提供することを目的とするものである。

請求項１に記載の電圧クランプ回路は、電源に接続され、定電流を出力する第１の素子と、所定値以上の電圧が印加された場合に電流を通過させる第３の素子と、前記第１の素子と前記第３の素子とで発生する電圧に基づく電圧を出力する第２の素子と、を有することを特徴とする。

請求項２に記載の電圧クランプ回路は、前記第１の素子および前記第２の素子は、ｎチャネル型ディプレッション型トランジスタであることを特徴とする。

請求項３に記載の電圧クランプ回路は、前記第１の素子は、ゲートとソースとが接続され、前記第２の素子は、ゲートが前記第１の素子のソースに接続され、ドレインが前記電源に接続されていることを特徴とする。

請求項４に記載の電圧クランプ回路は、請求項１から請求項３のいずれか１項に記載の電圧クランプ回路を複数段備え、前段の電圧クランプ回路の出力電圧が、後段の電圧クランプ回路の入力電圧となることを特徴とする。

請求項５に記載の電圧クランプ回路は、前記前段の電圧クランプ回路に設けられた前記第３の素子の下流側に、前記後段の電圧クランプ回路に設けられた前記第２の素子の下流側が接続されていることを特徴とする。

請求項６に記載の電圧クランプ回路は、前記第１の素子、前記第２の素子および前記第３の素子は、ＳＯＩ基板上に酸化膜を用いて完全分離して配置されたことを特徴とする。

請求項７に記載の集積回路は、請求項１から請求項６のいずれか１項に記載の電圧クランプ回路を有し、前記電圧クランプ回路の出力電圧を電源にして作動することを特徴とする。

上記のように構成された本発明に係る電圧クランプ回路によれば、電源電圧が所定値未満である場合には、この電源電圧の増加に伴い第２の素子から出力される電圧は線形的に増加する。このため、機器が作動するために必要とされる任意の電圧を出力することができる。

また、電源電圧が所定値以上である場合には、第３の素子が電流を通過させて、第１の素子と第３素子とで発生する第２の素子へ出力される電圧は一定の値となり、第２の素子から出力される電圧もまた一定の値となる。このため、所定値以上の入力電圧が印加された場合であっても機器を正常に作動させる電圧を出力することができる。

実施例１の電圧クランプ回路の回路図である。 図１の電圧クランプ回路を有する集積回路の回路図である。 図１の電圧クランプ回路における電源電圧と出力電圧との関係を示したグラフである。 実施例１の第３の素子がＭＯＳトランジスタである場合の回路図である。 実施例２の集積回路の回路図である。 実施例３の集積回路の回路図である。

以下、本発明の電圧クランプ回路を実現する実施の形態を、図面に基づいて説明する。

図１は、実施例１の電圧クランプ回路１０の回路図であり、図２は、図１の電圧クランプ回路を有する集積回路１００の回路図である。

図１に示すように、実施例１に係る電圧クランプ回路１０は、電源電圧Ｖｄｄが印加される電源端子ｔ１および電源端子ｔ２と、電源端子ｔ１に接続された第１のＭＯＳトランジスタＭ１（第１の素子）と、電源端子ｔ２に接続された第２のＭＯＳトランジスタＭ２（第２の素子）と、第２のＭＯＳトランジスタＭ２に接続された出力端子ｔ３と、第１のＭＯＳトランジスタＭ１の下流であって、かつ、第２のＭＯＳトランジスタＭ２のゲート側に接続された第１のダイオードＤＩ１および第２のダイオードＤＩ２（第３の素子）と、を有している。

第１のＭＯＳトランジスタＭ１は、ｎチャネル型ディプレッション型トランジスタであり、ドレインが電源端子ｔ１に接続されている。また、第１のＭＯＳトランジスタＭ１のゲートとソースとが接続されて定電流源となっている。

第２のＭＯＳトランジスタＭ２は、第１のＭＯＳトランジスタＭ１と同様にｎチャネル型ディプレッション型トランジスタであり、第２のＭＯＳトランジスタＭ２のドレインが電源端子ｔ２に接続されている。また、第２のＭＯＳトランジスタＭ２のゲートが第１のＭＯＳトランジスタＭ１の下流である中間ノードＮに接続されて、第２のＭＯＳトランジスタＭ２のソースが出力端子ｔ３に接続されている。さらに、第２のＭＯＳトランジスタＭ２のゲート部の拡散電位（チャンネル拡散の電圧）がＧＮＤレベルとなるように設けられている。

第１のダイオードＤＩ１および第２のダイオードＤＩ２は直列に接続され、アノード側が接地され、カソード側が中間ノードＮに接続されている。また、第１のダイオードＤＩ１のブレークダウン電圧ＢＶ１、および、第２のダイオードＤＩ２のブレークダウン電圧ＢＶ２は、同じ値となっている（ＢＶ１＝ＢＶ２＝１０Ｖ）。

このため、電源電圧Ｖｄｄとして、ブレークダウン電圧ＢＶ１とブレークダウン電圧ＢＶ２との合計値（＝２０Ｖ）（所定値）以上の電圧が電源端子ｔ１に印加された場合には、第１のダイオードＤＩ１および第２のダイオードＤＩ２は、接地端子（ＧＮＤ）に電流を通過させる。

さらに、第１のＭＯＳトランジスタＭ１、第２のＭＯＳトランジスタＭ２、第１のダイオードＤＩ１および第２のダイオードＤＩ２は、ＳＯＩ基板上に酸化膜（絶縁物）を用いて完全分離して配置されている。この酸化膜は、ＬＯＣＯＳ酸化膜やトレンチアイソレーション等の酸化膜である。

また、図２に示すように、上記のように構成された電圧クランプ回路１０の出力端子ｔ３に電源電圧監視ＩＣ（機器）が接続されて集積回路１００が構成されている。

この電源電圧監視ＩＣは、ＭＯＳトランジスタＭ１１〜Ｍ１９と、分圧抵抗Ｒ１，Ｒ２を有し、電圧クランプ回路１０の出力電圧Ｖｏｕｔを電源にして作動するものである。

次に、作用について説明する。

［電源電圧Ｖｄｄが所定値未満である場合］
図３は、図１の電圧クランプ回路１０における電源電圧Ｖｄｄと出力電圧Ｖｏｕｔとの関係を示したグラフである。

電源電圧Ｖｄｄが所定値（＝２０Ｖ）未満である場合には、第１のダイオードＤＩ１および第２のダイオードＤＩ２には電流が通過せず、第１のＭＯＳトランジスタＭ１と第１のダイオードＤ１とが接続された中間ノードＮには電源電圧がそのまま出力される。

また、第２のＭＯＳトランジスタＭ２はソースフォロア接続で動作しているために負荷電流を充分に流すことができるトランジスタサイズであればオーバードライブ電圧値（＝（２×I／β）^１／２）が充分に小さくなり（I：負荷電流、β＝Ｗ／Ｌ×Ｃｏｘ×μ）、ゲート電位から閾値分下がった電圧がソース側に出力されるために電源電圧の増加とともに出力電圧も増加する。さらに、第２のＭＯＳトランジスタＭ２はｎチャネル型ディプレッション型トランジスタであるため、ゲート電位が０Vであっても電流を流すことができる。

このため、図３に示すように、電源電圧Ｖｄｄが所定値（＝２０Ｖ）以下である場合には、電源電圧Ｖｄｄの増加に伴い、出力端子ｔ３から出力される出力電圧Ｖｏｕｔは線形的に増加するため、電源電圧監視ＩＣが作動するために必要とされる任意の出力電圧を得ることができる。

［電源電圧Ｖｄｄが所定値を超える場合］
電源電圧Ｖｄｄが所定値（＝２０Ｖ）を超える場合には、第１のダイオードＤＩ１および第２のダイオードＤＩ２がオン（ブレークダウン）して接地端子（ＧＮＤ）に電流を通過させる。

そして、中間ノードＮの電圧は固定され、第２のＭＯＳトランジスタＭ２のゲート電位も同様に固定される。

このため、図３に示すように、電源電圧Ｖｄｄが所定値（＝２０Ｖ）を超える場合には、電源電圧Ｖｄｄの増加に拘わらず、第２のＭＯＳトランジスタＭ２の出力電圧Ｖｏｕｔが一定量となる。

この出力電圧Ｖｏｕｔは、上記のように第２のＭＯＳトランジスタＭ２はソースフォロア動作を行うため、ブレークダウン電圧ＢＶ１とブレークダウン電圧ＢＶ２との合計値（＝２０V）から第２のＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈ（Ｍ２）分低い値（ＢＶ１＋ＢＶ２−Ｖｔｈ（Ｍ２））となる。

但し、第２のＭＯＳトランジスタＭ２はディプレッション型であるため、閾値電圧Ｖｔｈ（Ｍ２）はマイナスであり、その分高い電圧が出力される。

このように構成された実施例１に係る電圧クランプ回路１０によれば、第１のＭＯＳトランジスタＭ１が、電源電圧Ｖｄｄに基づいて定電流を出力し、第２のＭＯＳトランジスタＭ２が、第１のＭＯＳトランジスタＭ１と第１および第２のダイオードＤＩ１，ＤＩ２とで発生する電圧に基づく電圧を出力するため、電源電圧Ｖｄｄが所定値未満である場合には、この電源電圧Ｖｄｄの増加に伴い第２のＭＯＳトランジスタＭ２から出力される電圧は線形的に増加する。このため、電源電圧監視ＩＣが作動するために必要とされる任意の電圧を出力することができる。

また、電源電圧Ｖｄｄが所定値以上である場合には、第１および第２のダイオードＤＩ１，ＤＩ２がオンすることにより、出力電圧Ｖｏｕｔは一定値となるため、高電圧印加が可能となる。

さらに、これら第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２の動作耐圧（バイポーラ動作が始まる電圧）に所定値を設定しておけば、約２倍まで電源電圧Ｖｄｄの印加が可能となる。

また、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２は、ｎチャネル型ディプレッション型トランジスタであり、第２のＭＯＳトランジスタＭ２は、ゲートが第１のＭＯＳトランジスタＭ１に接続されているため、電源電圧Ｖｄｄが所定値以下である場合、第１のＭＯＳトランジスタＭ１のソースから第２のＭＯＳトランジスタＭ２のゲートに供給される電流は、この第２のＭＯＳトランジスタＭ２を動作させるためにのみ用いられるため、消費電流は非常に少ない。

一方、電源電圧Ｖｄｄが所定値を超える場合であっても、第２のＭＯＳトランジスタＭ２を通過した電流が電源電圧監視ＩＣを作動させるため、電圧クランプ回路１０としての消費電流は非常に小さく抑えることができる。

そして、第１のＭＯＳトランジスタＭ１、第２のＭＯＳトランジスタＭ２、第１のダイオードＤＩ１および第２のダイオードＤＩ２は、ＳＯＩ基板上に酸化膜を用いて完全分離して配置されているため、各素子間にはＰＮ接合が存在せず、素子間分離用の深い拡散（ウエル拡散）を必要とせず、また、多段積み回路を小さな面積でレイアウトすることができる。

さらに、このように構成された電圧クランプ回路１０を有する集積回路１００によれば、電源電圧Ｖｄｄが低い場合であっても、電源電圧監視ＩＣの作動に必要な任意の電圧を電源電圧監視ＩＣに供給し、かつ、電源電圧Ｖｄｄが高い場合であっても、電源電圧監視ＩＣを正常に作動させることができる電圧を電源電圧監視ＩＣに供給することができる。

なお、上記の実施例１では、第２のＭＯＳトランジスタＭ２のゲート部の拡散電位がＧＮＤレベルとなるように設けられているが、目標となるバイアス電圧を超えて基板のアース電位が不安定である場合には、第１のＭＯＳトランジスタＭ１と同様に、第２のＭＯＳトランジスタＭ２のゲートとソースとを接続させて基板の電位を安定させる構成としてもよい。

また、上記の実施例１では、第１および第２のＭＯＳトランジスタＭ１，Ｍ２は、いずれもｎチャネル型ディプレッション型トランジスタである場合について説明したが、これらをｎチャネル型エンハンスメント型トランジスタとすることも可能である。

このようにｎチャネル型エンハンスメント型トランジスタを用いた構成としても、電源電圧Ｖｄｄが所定値以下である場合には、電源電圧Ｖｄｄの増加に伴い、出力端子ｔ３から出力される出力電圧Ｖｏｕｔは線形的に増加する。そして、電源電圧Ｖｄｄが所定値を超える場合には、電源電圧Ｖｄｄの増加に拘わらず、第２のＭＯＳトランジスタＭ２の出力電圧Ｖｏｕｔは一定値となる。

（変形例）
図４は、実施例１の第３の素子（第１および第２のダイオードＤＩ１，ＤＩ２）がＭＯＳトランジスタである場合の回路図である。

図４に示すように、第３の素子として、第３および第４のＭＯＳトランジスタＭ３，Ｍ４を用いる構成とすることも可能である。

このような構成によれば、電源電圧Ｖｄｄが所定値（第３のＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）と、第４のＭＯＳトランジスタＭ４の閾値電圧Ｖｔｈ（Ｍ４）との合計値）以上である場合には、第３および第４のＭＯＳトランジスタＭ３，Ｍ４が電流を通過させる。

このため、第１のＭＯＳトランジスタＭ１から第２のＭＯＳトランジスタＭ２へ供給される電流は一定値となり、第２のＭＯＳトランジスタＭ２の出力電圧Ｖｏｕｔが一定値（Ｖｔｈ（Ｍ３）＋Ｖｔｈ（Ｍ４）−Ｖｔｈ（Ｍ２）)となる。

次に、本発明の実施形態としての実施例２の集積回路２００について説明する。実施例２の集積回路２００は、電圧クランプ回路を２段に構成したものである。

図５は、実施例２の集積回路２００の回路図である。この集積回路２００は、電圧クランプ回路２０と、電圧クランプ回路２０に接続された電源電圧監視ＩＣと、を有している。

電圧クランプ回路２０は、第１の回路２０Ａ（前段の電圧クランプ回路）と、第２の回路２０Ｂ（後段の電圧クランプ回路）と、から構成されている。

図５に示すように、第１の回路２０Ａは、電源電圧Ｖｄｄが印加される電源端子ｔ２１および電源端子ｔ２２と、電源端子ｔ２１に接続された第１のＭＯＳトランジスタＭ２１Ａ（第１の素子）と、電源端子ｔ２２に接続された第２のＭＯＳトランジスタＭ２２Ａ（第２の素子）と、を有している。

さらに、この第１の回路２０Ａは、第１のＭＯＳトランジスタＭ２１Ａの下流に、第３の素子として、４つのダイオード（第１ないし第４のダイオードＤＩ２１Ａ〜ＤＩ２４Ａ）を有している。

これら第１ないし第４のダイオードＤＩ２１Ａ〜ＤＩ２４Ａのブレークダウン電圧ＢＶ２１Ａ〜ＢＶ２４Ａは同じ値となっている（ＢＶ２１Ａ＝ＢＶ２２Ａ＝ＢＶ２３Ａ＝ＢＶ２４Ａ＝１０Ｖ）。

また、第２の回路２０Ｂは、第１のＭＯＳトランジスタＭ２１Ｂ（第１の素子）と、第２のＭＯＳトランジスタＭ２２Ｂ（第２の素子）と、第１のＭＯＳトランジスタＭ２１Ｂの下流に接続された第１および第２のダイオードＤＩ２１Ｂ，ＤＩ２２Ｂ（第３の素子）と、を有している。

そして、第１の回路２０Ａから供給される出力電圧が第２の回路２０Ｂの入力電圧となるように、第１の回路２０Ａの第２のＭＯＳトランジスタＭ２２Ａの下流に、第２の回路２０Ｂの第１のＭＯＳトランジスタＭ２１Ｂ、第２のＭＯＳトランジスタＭ２２Ｂが接続されている。

さらに、電源電圧監視ＩＣは、図２に示す電源電圧監視ＩＣと同様のものである。

次に、作用について説明する。

電源電圧Ｖｄｄが、所定値（すなわち、ブレークダウン電圧ＢＶ２１Ａ〜ＢＶ２４Ａの合計値（＝４０Ｖ））以下である場合には、電源電圧Ｖｄｄの増加に伴い、第１の回路２０Ａから第２の回路２０Ｂへ供給される電圧は線形的に増加する。

そして、この第２の回路２０Ｂへ供給される電圧が、第１および第２のダイオードＤＩ２１Ｂ，ＤＩ２２Ｂのブレークダウン電圧ＢＶ２１Ｂ，ＢＶ２２Ｂの合計値を超えるまでは、第２の回路２０Ｂへ供給される電圧の増加に伴い、第２の回路２０Ｂから出力される出力電圧Ｖｏｕｔもまた線形的に増加する。

また、第２の回路２０Ｂへ供給される電圧がブレークダウン電圧ＢＶ２１Ｂ，ＢＶ２２Ｂの合計値を超えた場合には、第１および第２のダイオードＤＩ２１Ｂ，ＤＩ２２Ｂがオンするため、第２の回路２０Ｂから出力される出力電圧Ｖｏｕｔは一定量となる。

一方、電源電圧Ｖｄｄが、所定値（＝４０Ｖ）を超える場合には、電源電圧Ｖｄｄの増加に拘わらず、第１の回路２０Ａの第２のＭＯＳトランジスタＭ２２Ａの出力電圧が一定量となる。

この一定量は、第１ないし第４のダイオードＤＩ２１Ａ〜ＤＩ２４Ａのブレークダウン電圧ＢＶ２1Ａ〜ＢＶ２４Ａの合計値（＝４０Ｖ）から第２のＭＯＳトランジスタＭ２２Ａの閾値電圧Ｖｔｈ（Ｍ２２）分低い値となる。

そして、上記と同様に、この第２の回路２０Ｂに供給される一定値の電圧が、ブレークダウン電圧ＢＶ２１Ｂ，ＢＶ２２Ｂの合計値を超えるまでは、第２の回路２０Ｂへ供給される電圧の増加に伴い、第２の回路２０Ｂから出力される出力電圧Ｖｏｕｔもまた線形的に増加し、ブレークダウン電圧ＢＶ２１Ｂ，ＢＶ２２Ｂの合計値を超えたとしても、第２の回路２０Ｂから出力される出力電圧Ｖｏｕｔは一定量となる。

このように構成された実施例２に係る電圧クランプ回路２０によれば、上述した実施例１に係る電圧クランプ回路１０による効果に加えて、第１の回路２０Ａの第１のＭＯＳトランジスタＭ２１Ａ，第２のＭＯＳトランジスタＭ２２Ａと、第２の回路２０Ｂの第１のＭＯＳトランジスタＭ２１Ｂ，第２のＭＯＳトランジスタＭ２２Ｂの動作耐圧に所定値を設定しておけば、約４倍まで電源電圧Ｖｄｄの印加が可能となる。

次に、本発明の実施形態としての実施例３の集積回路３００について説明する。実施例３の集積回路３００は、電圧クランプ回路を３段に構成したものである。

図６は、実施例３の集積回路３００の回路図である。この集積回路３００は、電圧クランプ回路３０と、電圧クランプ回路３０に接続された電源電圧監視ＩＣと、を有している。

電圧クランプ回路３０は、第１の回路３０Ａと、第２の回路３０Ｂと、第３の回路３０Ｃと、から構成されている。

図６に示すように、第１の回路３０Ａは、電源電圧Ｖｄｄが印加される電源端子ｔ３１および電源端子ｔ３２と、電源端子ｔ３１に接続された第１のＭＯＳトランジスタＭ３１Ａ（第１の素子）と、電源端子ｔ３２に接続された第２のＭＯＳトランジスタＭ３２Ａ（第２の素子）と、第１のＭＯＳトランジスタＭ３１Ａの下流に接続された第１および第２のダイオードＤＩ３１Ａ，ＤＩ３２Ａ（第３の素子）と、を有している。

また、第２の回路３０Ｂは、第１のＭＯＳトランジスタＭ３１Ｂ（第１の素子）と、第２のＭＯＳトランジスタＭ３２Ｂ（第２の素子）と、第１のＭＯＳトランジスタＭ３１Ｂの下流に接続された第１および第２のダイオードＤＩ３１Ｂ，ＤＩ３２Ｂ（第３の素子）と、を有している。

さらに、第３の回路３０Ｃは、第１のＭＯＳトランジスタＭ３１Ｃ（第１の素子）と、第２のＭＯＳトランジスタＭ３２Ｃ（第２の素子）と、第１のＭＯＳトランジスタＭ３１Ｃの下流に接続された第１および第２のダイオードＤＩ３１Ｃ，ＤＩ３２Ｃ（第３の素子）と、を有している。

そして、第１の回路３０Ａの出力電圧が第２の回路３０Ｂの入力電圧となるように、第１の回路３０Ａの第２のＭＯＳトランジスタＭ３２Ａの下流に、第２の回路３０Ｂの第１および第２のＭＯＳトランジスタＭ３１Ｂ，Ｍ３２Ｂが接続されている。

同様に、第２の回路３０Ｂの出力電圧が第３の回路３０Ｃの入力電圧となるように、第２の回路３０Ｂの第２のＭＯＳトランジスタＭ３２Ｂの下流に、第３の回路３０Ｃの第１および第２のＭＯＳトランジスタＭ３１Ｃ，Ｍ３２Ｃが接続されている。

さらに、第１の回路３０Ａの第２のダイオードＤＩ３２Ａの下流側に、第２の回路３０Ｂの第２のＭＯＳトランジスタＭ３２Ｂの下流側が接続され、第２の回路３０Ｂの第２のダイオードＤＩ３２Ｂの下流側に、第３の回路３０Ｃの第２のＭＯＳトランジスタＭ３２Ｃの下流側が接続されている。

次に、作用について説明する。

電源電圧Ｖｄｄが、所定値（すなわち、第１の回路３０Ａの第１および第２のダイオードＤＩ３１Ａ，ＤＩ３２Ａのブレークダウン電圧ＢＶ３１Ａ，ＢＶ３２Ａの合計値）以下である場合には、電源電圧Ｖｄｄの増加に伴い、第１の回路３０Ａから第２の回路３０Ｂへ供給される電圧は線形的に増加する。

また、第２の回路３０Ｂに供給される電圧が所定値（すなわち、第２の回路３０Ｂの第１および第２のダイオードＤＩ３１Ｂ，ＤＩ３２Ｂのブレークダウン電圧ＢＶ３１Ｂ，ＢＶ３２Ｂの合計値）以下である場合には、供給される電圧の増加に伴い、第２の回路３０Ｂから第３の回路３０Ｃへ供給される電圧は線形的に増加する。

さらに、上記と同様に、第３の回路３０Ｃに供給される電圧が所定値（すなわち、第３の回路３０Ｃの第１および第２のダイオードＤＩ３１Ｃ，ＤＩ３２Ｃのブレークダウン電圧ＢＶ３１Ｃ，ＢＶ３２Ｃの合計値）以下である場合には、供給される電圧の増加に伴い、第３の回路３０Ｃから出力される出力電圧Ｖｏｕｔは線形的に増加する。

一方、電源電圧Ｖｄｄが、所定値を超える場合には、第１および第２のダイオードＤＩ３１Ａ，ＤＩ３２Ａがオンするため、第１の回路３０Ａから第２の回路３０Ｂへ供給される電圧は一定値となる。

そして、第２の回路３０Ｂに供給される電圧が所定値（すなわち、第２の回路３０Ｂの第１および第２のダイオードＤＩ３１Ｂ，ＤＩ３２Ｂのブレークダウン電圧ＢＶ３１Ｂ，ＢＶ３２Ｂの合計値）を超える場合には、第１および第２のダイオードＤＩ３１Ｂ，ＤＩ３２Ｂがオンするため、第２の回路３０Ｂの第２のＭＯＳトランジスタＭ３２Ｂの下流の電圧は一定値となる。

このとき、第１および第２のダイオードＤＩ３１Ｂ，ＤＩ３２Ｂを通過した電流が第３の回路３０Ｃに出力されるため、第２の回路３０Ｂの第２のＭＯＳトランジスタＭ３２Ｂの下流と、第１の回路３０Ａの第２のダイオードＤＩ３２Ａの下流から供給される電圧の合計が第３の回路３０Ｃへの入力電圧となる。

そして、この第３の回路３０Ｃへの入力電圧が、所定値（すなわち、第３の回路３０Ｃの第１および第２のダイオードＤＩ３１Ｃ，ＤＩ３２Ｃのブレークダウン電圧ＢＶ３１Ｃ，ＢＶ３２Ｃの合計値）を超える場合には、第１および第２のダイオードＤＩ３１Ｃ，ＤＩ３２Ｃがオンするため、第３の回路３０Ｃから出力される出力電圧Ｖｏｕｔは一定量となる。

このように構成された実施例３に係る電圧クランプ回路３０によれば、上述した実施例１に係る電圧クランプ回路１０による効果に加えて、第１の回路３０Ａの第１のＭＯＳトランジスタＭ３１Ａ，第２のＭＯＳトランジスタＭ３２Ａと、第２の回路３０Ｂの第１のＭＯＳトランジスタＭ３１Ｂ，第２のＭＯＳトランジスタＭ３２Ｂと、第３の回路３０Ｃの第１のＭＯＳトランジスタＭ３１Ｃ，第２のＭＯＳトランジスタＭ３２Ｃの動作耐圧に所定値を設定しておけば、約６倍まで電源電圧Ｖｄｄの印加が可能となる。

また、第１の回路３０Ａの第２のダイオードＤＩ３２Ａの下流側に、第２の回路３０Ｂの第２のＭＯＳトランジスタＭ３２Ｂの下流側が接続され、第２の回路３０Ｂの第２のダイオードＤＩ３２Ｂの下流側に、第３の回路３０Ｃの第２のＭＯＳトランジスタＭ３２Ｃの下流側が接続されているため、前段の回路のダイオードを通過した電流を後段の回路の動作に流用することができ、消費電流を抑えることができる。

なお、実施例３では電圧クランプ回路が３段である場合について説明したが、本発明に係る電圧クランプ回路はこのような形態に限定されず、電圧クランプ回路が２段以上の構成に適用可能である。

１０ 電圧クランプ回路
ｔ１ 電源端子
ｔ２ 電源端子
ｔ３ 出力端子
Ｍ１ 第１のＭＯＳトランジスタ
Ｍ２ 第２のＭＯＳトランジスタ
ＤＩ１ 第１のダイオード
ＤＩ２ 第２のダイオード
Ｎ 中間ノード

特開２００１−８６６４１号公報

Claims (7)

1. 電源に接続され、定電流を出力する第１の素子と、所定値以上の電圧が印加された場合に電流を通過させる第３の素子と、前記第１の素子と前記第３の素子とで発生する電圧に基づく電圧を出力する第２の素子と、を有することを特徴とする電圧クランプ回路。
2. 前記第１の素子および前記第２の素子は、ｎチャネル型ディプレッション型トランジスタであることを特徴とする請求項１に記載の電圧クランプ回路。
3. 前記第１の素子は、ゲートとソースとが接続され、前記第２の素子は、ゲートが前記第１の素子のソースに接続され、ドレインが前記電源に接続されていることを特徴とする請求項２に記載の電圧クランプ回路。
4. 請求項１から請求項３のいずれか１項に記載の電圧クランプ回路を複数段備え、前段の電圧クランプ回路の出力電圧が、後段の電圧クランプ回路の入力電圧となることを特徴とする電圧クランプ回路。
5. 前記前段の電圧クランプ回路に設けられた前記第３の素子の下流側に、前記後段の電圧クランプ回路に設けられた前記第２の素子の下流側が接続されていることを特徴とする請求項４に記載の電圧クランプ回路。
6. 前記第１の素子、前記第２の素子および前記第３の素子は、ＳＯＩ基板上に酸化膜を用いて完全分離して配置されたことを特徴とする請求項１から請求項５のいずれか１項に記載の電圧クランプ回路。
7. 請求項１から請求項６のいずれか１項に記載の電圧クランプ回路を有し、前記電圧クランプ回路の出力電圧を電源にして作動することを特徴とする集積回路。

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