KR20070079297A - 반도체 집적 회로 장치 및 전자 장치 - Google Patents

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KR20070079297A
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mos transistor
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미노루 이토
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명에 따르면, 컷오프시의 리크 전류 및 온(on) 저항 모두, 실용상 충분히 작은 전력 제어용 MOS 트랜지스터에 의해 구성되는 전력 제어 기능을 갖는 반도체 집적 회로 장치 및 전자 장치를 제공한다. 본 발명에 있어서, 반도체 집적 회로 장치(300)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 접속된 전력 제어용 Nch MOS 트랜지스터 NT2에 의해 구성되며, 전력 제어용 Nch MOS 트랜지스터 NT2의 기판과 게이트를 전기적으로 접속한다. 게이트와 기판은, 예컨대, 디플리션형의 Nch MOS 트랜지스터에 의한 소스 팔로워를 이용한 전류 리미터(330)를 거쳐 접속하여도 좋다.

Description

반도체 집적 회로 장치 및 전자 장치{SEMICONDUCTOR INTEGRATED CIRCUIT APPARATUS AND ELECTRONIC APPARATUS}
도 1은 종래의 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 도면,
도 2는 종래의 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 도면,
도 3은 종래의 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 도면,
도 4는 종래의 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 도면,
도 5는 종래의 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 도면,
도 6은 본 발명의 실시예 1에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 7은 본 발명의 실시예 2에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 8은 본 발명의 실시예 3에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 9는 상기 실시예 3에 따른 전력 제어용 Nch MOS 트랜지스터의 등가 회로를 나타내는 도면,
도 10은 본 발명의 실시예 4에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 11은 본 발명의 실시예 5에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 12는 본 발명의 실시예 6에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 13은 본 발명의 실시예 7에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 14는 상기 실시예 7에 따른 전력 제어용 Nch MOS 트랜지스터의 등가 회로를 나타내는 도면,
도 15는 본 발명의 실시예 8에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 16은 본 발명의 실시예 9에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 17은 상기 실시예 9에 따른 전력 제어용 Nch MOS 트랜지스터의 등가 회로를 나타내는 도면,
도 18은 본 발명의 실시예 10에 따른 전력 제어 기능을 갖는 반도체 집적 회 로 장치의 구성을 나타내는 회로도,
도 19는 본 발명의 실시예 11에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 20은 상기 실시예 11에 따른 전력 제어용 Nch MOS 트랜지스터의 등가 회로를 나타내는 도면,
도 21은 본 발명의 실시예 12에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 22는 본 발명의 실시예 13에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 23은 본 발명의 실시예 14에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 24는 본 발명의 실시예 15에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 25는 본 발명의 실시예 16에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 26은 본 발명의 실시예 17에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도,
도 27은 본 발명의 실시예 18에 따른 전력 제어 기능을 갖는 전자 장치의 구성을 나타내는 블럭도.
도면의 주요 부분에 대한 부호의 설명
NT1, NT2 : 전력 제어용 Nch MOS 트랜지스터
PT1, PT2 : 전력 제어용 Pch MOS 트랜지스터
NT11, NT12, NT13, NT14 : Nch MOS 트랜지스터
PT11, PT12, PT13, PT14 : Pch MOS 트랜지스터
VDD : 고전위측 전원선
VSS : 저전위측 전원선
VDD1 : 제 1 의사 전원선
VSS1 : 제 2 의사 전원선
본 발명은, 동작시의 전력 제어용 트랜지스터의 전류 공급 능력의 향상과 대기시의 리크 전류의 저감을 도모하는 전력 제어 기능을 갖는 반도체 집적 회로 장치 및 전자 장치에 관한 것이다.
종래, 반도체 집적 회로의 저소비 전력화를 실현하는 방법으로서, MT－CMOS 회로(Multi Threshold－CMOS 회로)를 이용하는 방법이 알려져 있다.
도 1에 종래의 MT－CMOS 회로의 회로 구성을 나타낸다. 종래의 MT－CMOS 회 로는, CMOS 논리 회로와, CMOS 논리 회로의 전원단에 접속된 의사 전원선과 고전위측 전원선(VDD) 사이에 접속된 전력 제어용 Pch MOS 트랜지스터 및 CMOS 논리 회로의 전원단에 접속된 다른 의사 전원선과 저전위측 전원선(VSS) 사이에 접속된 전력 제어용 Nch MOS 트랜지스터의 양쪽 또는 한쪽의 MOS 트랜지스터에 의해 구성되어 있다.
또한, CMOS 논리 회로에 있어서, 고속 동작을 하기 위하여 Pch MOS 트랜지스터 및 Nch MOS 트랜지스터의 임계값 전압의 절대값은 작게 설정되어 있다. 그러나, 저임계값 전압의 MOS 트랜지스터는, 대기 상태에서는 리크 전류가 많아진다고 하는 문제가 발생한다. 그 때문에, 전력 제어용 Pch MOS 트랜지스터 또는 Nch MOS 트랜지스터의 임계값 전압의 절대값을 높게 설정하여, 대기시의 리크 전류를 저감시키는 방법이 개시되어 있다(문헌 1 : 일본 특허 공개 평성 6－29834 호 공보 및 문헌 2 : 일본 특허 공개 평성 5－210976 호 공보 참조).
또한, 도 1에 나타낸 전력 제어용 Pch MOS 트랜지스터 또는 Nch MOS 트랜지스터의 온(on) 저항을 낮추기 위하여, 도 2에 도시하는 바와 같이, 고임계값 전압 Pch MOS 트랜지스터에 VSS보다도 낮은 게이트 전압을 인가하는 방법이 개시되어 있다. 마찬가지로, 고임계값 전압 Nch MOS 트랜지스터에 VDD보다도 높은 게이트 전압을 인가하는 것에 의해서도, 온 저항을 낮출 수 있다(문헌 3 : 일본 특허 공개 평성 8－321763 호 공보 및 문헌 4 : 일본 특허 공개 평성 10－270993 호 공보 참조).
또한, 도 3에 도시하는 바와 같이, 고임계값 전압 Pch MOS 트랜지스터 대신에, 내부 논리 회로와 동일한 임계값 전압, 즉 저임계값 전압을 갖는 전력 제어용 Pch MOS 트랜지스터를 이용하고, 또한 게이트에 VDD보다 높은 전압을 인가한다. 즉, 게이트·소스 사이에 정(正;positive)의 전압을 인가하는 것에 의해, 리크 전류를 저감하는 방법이 개시되어 있다(상기 문헌 3 및 문헌 4 참조).
도 4에서는, 도 3에 부가하여, 게이트에 VSS보다 낮은 전압을 인가함으로써, 온 저항을 더욱 작게 하고 있다(상기 문헌 3 참조).
또한 최근에는, 도 5에 도시하는 바와 같이, 전력 제어용 MOS 트랜지스터의 게이트와 드레인 사이에, 과대한 전압이 인가되지 않도록 하는 기술이 개시되어 있다(상기 문헌 4 참조).
그러나, 이러한 종래의 반도체 집적 회로 장치에 있어서는, 이하와 같은 과제가 존재한다.
상기 문헌 1 및 문헌 2에 기재된 장치에서는, 고임계값 전압의 전력 제어용 MOS 트랜지스터를 사용하고 있기 때문에, 전력 제어용 MOS 트랜지스터의 온 저항을 낮게 설정하는 것이 어렵다. 예를 들어, MOS 트랜지스터의 채널폭을 크게 하면, 온 저항은 내려가지만, 트랜지스터 사이즈가 커지게 되어, 집적 회로의 칩 사이즈가 커져 버린다.
도 2에 도시하는 바와 같이, 게이트·소스 사이에 전원 전압을 초과하는 전압을 인가하는 방법이나, 도 3에 도시하는 바와 같이, 내부 회로와 동일한 임계값 전압을 갖는 전력 제어용 MOS 트랜지스터를 이용하는 방법이나, 그들을 조합시킴으로써 온 저항을 낮추는 것이 제안되어 있지만, 집적 회로 규모가 점점 더 증대됨에 따라서, 전력 제어용 MOS 트랜지스터의 온 저항을 낮추는 것이 더욱 강하게 요망되고 있다.
또한, 도 5에 나타내는 게이트·드레인 사이에 인가되는 전압을 억제하는 회로는, 전력 제어용 MOS 트랜지스터를 2개 직렬로 접속하기 때문에, 온 저항이 전력 제어용 MOS 트랜지스터 1개인 경우에 비해 약 2배로 된다고 하는 문제가 발생한다.
즉, 전력 제어용 MOS 트랜지스터의 컷오프시의 리크 전류를 낮게 억제한 채로, 얼마나 온 저항을 낮출 수 있는가 하는 것이 큰 과제이다.
본 발명의 목적은, 컷오프시의 리크 전류 및 온 저항 모두, 실용상 충분히 작은 전력 제어용 MOS 트랜지스터에 의해 구성되는 전력 제어 기능을 갖는 반도체 집적 회로 장치 및 전자 장치를 제공하는 것이다.
본 발명의 일 관점에 따르면, 복수의 Nch MIS 트랜지스터와 복수의 Pch MIS 트랜지스터로 이루어지는 논리 회로와, 상기 논리 회로의 고전위측 전원 단자부에 접속된 제 1 의사 전원선과, 상기 논리 회로의 저전위측 전원 단자부에 접속된 제 2 의사 전원선과, 상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값보다 작은 임계값 전압을 갖거나, 또는 디플리션형의 제 1 Nch MIS 트랜지스터를 구비하고, 상기 제 1 Nch MIS 트랜지스터의 드레인에 상기 제 2 의사 전원선을 접속함과 아울러, 소스에 상기 저전위측 전원선을 접속하고, 게이트에는 로우 레벨이 상기 저전위측 전원선의 전위보다 낮은 전압을, 하이 레벨이 상기 저전위측 전원선의 전위보다 높은 전압을 인가하는 반도체 집적 회로 장치를 제공한다.
또한, 본 발명의 일 관점에 따르면, 복수의 Nch MIS 트랜지스터와 복수의 Pch MIS 트랜지스터로 이루어지는 논리 회로와, 상기 논리 회로의 고전위측 전원 단자부에 접속된 제 1 의사 전원선과, 상기 논리 회로의 저전위측 전원 단자부에 접속된 제 2 의사 전원선과, 제 1 Nch MIS 트랜지스터를 구비하고, 상기 제 1 Nch MIS 트랜지스터의 드레인에 상기 제 2 의사 전원선을 접속함과 아울러, 소스에 상기 저전위측 전원선을 접속하고, 게이트와 기판을 전기적으로 접속하는 반도체 집적 회로 장치를 제공한다.
또, 본 발명의 일 관점에 따르면, 복수의 Nch MIS 트랜지스터와 복수의 Pch MIS 트랜지스터로 이루어지는 논리 회로와, 상기 논리 회로의 고전위측 전원 단자부에 접속된 제 1 의사 전원선과, 상기 논리 회로의 저전위측 전원 단자부에 접속된 제 2 의사 전원선과, 상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값보다 작은 임계값 전압을 갖거나, 또는 디플리션형의 제 1 Pch MIS 트랜지스터를 구비하고, 상기 제 2 Pch MIS 트랜지스터의 드레인에 상기 제 1 의사 전원선을 접속함과 아울러, 소스에 상기 고전위측 전원선을 접속하고, 게이트에는 하이 레벨이 상기 고전위측 전원선의 전위보다 높은 전압을, 로우 레벨이 상기 고전위측 전원선의 전위보다 낮은 전압을 인가하는 반도체 집적 회로 장치를 제공한다.
또한, 본 발명의 다른 관점에 따르면, 전원 장치와, 상기 전원 장치의 전력 제어 기능을 갖는 반도체 집적 회로 장치를 구비하는 전자 장치로서, 상기 반도체 집적 회로 장치는, 청구항 1에 기재된 반도체 집적 회로 장치에 의해 구성되는 전자 장치를 제공한다.
본 발명의 목적 및 특징 등은 이하의 상세한 설명과 첨부 도면에 의해 더욱 명백해진다.
이하, MIS(Metal Insulated Semiconductor) 트랜지스터의 대표예인 MOS(Metal Oxide Semiconductor) 트랜지스터를 이용한 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.
(실시예 1)
도 6은, 본 발명의 실시예 1에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Nch MOS 트랜지스터 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다.
도 6에 있어서, 반도체 집적 회로 장치(100)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 접속된 전력 제어용 Nch MOS 트랜지스터 NT1(제 1 Nch MIS 트랜지스터)과, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(120)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와, 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12로 구성된다. CMOS 논리 회로(110)는, 기능적으로는, NAND 회로, AND 회로, NOR 회로, OR 회로 등의 조합에 의해 구성되고, 제 1 및 제 2 임계값 전압은, 동작 주파수와 전원 전압에 따라서 최적의 값으로 설정된다. 일반적으로는, 저전원 전압으로 고속 동작시키기 위해서는, 제 1 및 제 2 임계값 전압의 절대값은, 작은 값으로 설정된다.
CMOS 논리 회로(110)의 고전위측 전원 단자부는, 제 1 의사 전원선 VDD1에 접속되고, 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Nch MOS 트랜지스터 NT11, NT12의 제 1 임계값 전압의 절대값보다 작거나, 또는 전력 제어용 Nch MOS 트랜지스터 NT1은 디플리션형(depletion type)으로 설정된다. 즉, 전력 제어용 Nch MOS 트랜지스터 NT1은 제 3 임계값 전압을 갖는 제 1 Nch MIS 트랜지스터로 된다.
전력 제어용 Nch MOS 트랜지스터 NT1은, 드레인이 제 2 의사 전원선 VSS1에 접속되고, 소스 및 기판이 저전위측 전원선 VSS에 접속된다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에는, 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다.
전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가하는 하이 레벨은, 그 Nch MOS 트랜지스터 NT1의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압이라고는 한정되지 않고, 고전위측 전원선 VDD의 전위보다 낮은 전압인 경우도 있을 수 있다.
레벨 변환 회로(120)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(100)의 동작에 대하여 설명한다.
실시예 1에 따른 반도체 집적 회로 장치(100)는, 전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압의 절대값을, CMOS 논리 회로(110)의 Nch MOS 트랜지스터 NT11, NT12의 제 1 임계값 전압의 절대값보다 작게 하거나, 또는 전력 제어용 Nch MOS 트랜지스터 NT1을 디플리션형으로 하고, 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD 이상의 전압을 인가한다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압을 －0.1V(즉, 디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 CMOS 논리 회로(110)의 최저 동작 전압인 0.5V로 한다. 그리고, 레벨 변환 회로(120)를 거쳐 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가되는 전압을, 로우 레벨을 0V가 아니라 부(負;negative)의 전압, 예컨대, －0.5V로 하고, 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 0.5V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Nch MOS 트랜지스터 NT1의 리크 전류를 생각하면, 비록 전력 제어용 Nch MOS 트랜지스터 NT1이 디플리션형의 Nch MOS 트랜지스터이더라도, 게이트·소스 사이에 인가되는 전압이 －0.5V로 충분히 큰 부(負)의 전압이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT1을, 리크 전류를 억제한 컷오프 상태로 할 수 있다.
다음에, 동작시의 전력 제어용 Nch MOS 트랜지스터 NT1의 온 저항에 대하여 종래예와 비교한다.
종래예로서, 전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압을 0.2V로 하고, 전력 제어용 Nch MOS 트랜지스터 NT1에 인가하는 게이트 전압의 하이 레벨을 0.5V, 로우 레벨을 －0.2V로 한다.
전력 제어용 Nch MOS 트랜지스터 NT1의 온 저항은, (VGS－VT)에 반비례하기 때문에, 이하의 수학식 1에 나타내는 관계가 성립한다. 여기서, VGS는 게이트·소스 전압, VT는 임계값 전압이다.
Figure 112007004343016-PAT00001
즉, 실시예 1의 전력 제어용 Nch MOS 트랜지스터 NT1의 온 저항은, 종래예의 전력 제어용 Nch MOS 트랜지스터 NT1의 온 저항의 절반으로 되어, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 증가시킬 수 있다. 바꿔 말하면, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터 NT1의 면적을 약 절반으로 축소할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, 반도체 집적 회로 장치(100)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 접속된 전력 제어용 Nch MOS 트랜지스터 NT1과, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(120)를 구비하고, 전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압의 절대값을, CMOS 논리 회로(110)의 Nch MOS 트랜지스터 NT11, NT12의 임계값 전압의 절대값보다 작게 하거나, 또는 전력 제어용 Nch MOS 트랜지스터 NT1을 디플리션형으로 하고, 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD 이상의 전압을 인가하기 때문에, 리크 전류를 억제하면서 온 저항을 낮출 수 있다.
이와 같이, 전력 제어용 MOS 트랜지스터의 컷오프시의 리크 전류를 낮게 억제한 채로, 온 저항을 종래보다 대폭 낮출 수 있기 때문에, CMOS 논리 회로(110)에의 전류 공급의 안정뿐만 아니라, 전력 제어용 MOS 트랜지스터 NT1의 사이즈 저감을 실현할 수 있어, 결과적으로 반도체 집적 회로(100)의 저소비 전력화와 칩 사이즈의 저감을 실현할 수 있다. 이에 따라, 반도체 집적 회로의 저소비 전력화와 칩 소형화의 양쪽을 동시에 실현할 수 있다.
(실시예 2)
실시예 2는, 전력 제어용 Pch MOS 트랜지스터를 이용한 반도체 집적 회로 장치에 적용하는 예이다.
도 7은 본 발명의 실시예 2에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Pch MOS 트랜지스터 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 6과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명 을 생략한다.
도 7에 있어서, 반도체 집적 회로 장치(200)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 고전위측 전원선 VDD와 제 1 의사 전원선 VDD1 사이에 접속된 전력 제어용 Pch MOS 트랜지스터 PT1(제 1 Pch MIS 트랜지스터)과, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(220)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와, 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12로 구성된다.
CMOS 논리 회로(110)의 고전위측 전원 단자부는, 제 1 의사 전원선 VDD1에 접속되고, 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Pch MOS 트랜지스터 PT1의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Pch MOS 트랜지스터 PT11, PT12의 제 2 임계값 전압의 절대값보다 작거나, 또는, 전력 제어용 Pch MOS 트랜지스터 PT1은 디플리션형으로 설정된다.
전력 제어용 Pch MOS 트랜지스터 PT1은, 드레인이 제 1 의사 전원선 VDD1에 접속되고, 소스 및 기판이 고전위측 전원선 VDD에 접속된다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에는, 하이 레벨로서 고전위측 전원선 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가하는 로우 레벨은, 그 Pch MOS 트랜지스터의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압이라고는 한정되지 않고, 저전위측 전원선 VSS의 전위보다 높은 전압인 경우도 있을 수 있다.
레벨 변환 회로(220)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(200)의 동작에 대하여 설명한다.
실시예 2에 따른 반도체 집적 회로 장치(200)는, 전력 제어용 Pch MOS 트랜지스터 PT1의 임계값 전압의 절대값을, CMOS 논리 회로(110)의 Pch MOS 트랜지스터 PT11, PT12의 제 2 임계값 전압의 절대값보다 작게 하거나, 또는, 전력 제어용 Pch MOS 트랜지스터 PT1을 디플리션형으로 하고, 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT1의 임계값 전압을 0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, VDD를 CMOS 논리 회로의 최저 동작 전압인 0.5V로 한다. 그리고, 레벨 변환 회로(220)를 거쳐 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가되는 전압을, 하이 레벨을 고전위측 전원선 VDD보다 높은 전압, 예컨대, 1.0V로 하고, 로우 레벨을 저전위측 전원선 VSS와 동일한 전압인 0V로 한다.
대기시에 있어서의 전력 제어용 Pch MOS 트랜지스터 PT1의 리크 전류는, 실시예 1과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트·소스 사이에 0.5V로 충분히 큰 정(正)의 전압이 인가되기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT1은, 리크 전류를 억제한 컷오프 상태로 된다.
또한, 동작시의 전력 제어용 Pch MOS 트랜지스터 PT1의 온 저항은, 종래예로서, PT1의 임계값 전압을 －0.2V로 하고, PT1에 인가하는 게이트 전압의 하이 레벨을 0.7V, 로우 레벨을 0V로 한 경우, 실시예 1과 마찬가지로, 종래예의 전력 제어용 Pch MOS 트랜지스터의 온 저항의 절반으로 된다. 따라서, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 증가시킬 수 있다. 바꿔 말하면, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 Pch MOS 트랜지스터 PT1의 면적을 약 절반으로 축소할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, 반도체 집적 회로 장치(200)는, 전력 제어용 Pch MOS 트랜지스터 PT1의 임계값 전압의 절대값을, CMOS 논리 회로(110)의 Pch MOS 트랜지스터 PT11, PT12의 제 2 임계값 전압의 절대값보다 작게 하거나, 또는 전력 제어용 Pch MOS 트랜지스터 PT1을 디플리션형으로 하고, 게이트 전압의 하이 레벨을 고전위측 전원선 VDD의 전위보다 높은 전압, 로우 레벨을 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가하기 때문에, 실시예 1과 마찬가지로, 리크 전류를 억제하면서 온 저항을 낮출 수 있다. 이에 따라, 반도체 집적 회로의 저소비 전력화와 칩 소형화의 양쪽을 동시에 실현할 수 있다.
또, 상기 실시예 1은 Nch측의 반도체 집적 회로 장치이고, 본 실시예는, 이른바 반대 구조인 Pch측의 반도체 집적 회로 장치이다. 전력 제어용 MOS 트랜지스터를 Nch측에 채용하는 실시예 1의 구성 쪽이 온 저항을 보다 낮게 할 수 있기 때문에 유리한 것으로 되어 있다. 그러나, 경우에 따라서는 본 실시예와 같이 Pch측에 채용하는 것도 구조상 필요한 경우도 많다. 이하의 설명에서는, Nch측과 Pch측의 각각에 대하여 전력 제어 기능을 갖는 반도체 집적 회로 장치에 대하여 설명한다.
(실시예 3)
실시예 3은, 게이트와 기판을 전기적으로 접속한 전력 제어용 Nch MOS 트랜지스터 NT2를 이용한 반도체 집적 회로 장치에 적용하는 예이다.
도 8은 본 발명의 실시예 3에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Nch MOS 트랜지스터 NT2 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 6과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 8에 있어서, 반도체 집적 회로 장치(300)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 접속된 전력 제어용 Nch MOS 트랜지스터 NT2(제 1 Nch MIS 트랜지스터)와, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(320)와, 디플리션형의 Nch MOS 트랜지스터 NT21, NT22에 의한 소스 팔로워를 이용한 전류 리미터(330)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와, 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12로 구성된다.
CMOS 논리 회로(110)의 고전위측 전원 단자부는, 제 1 의사 전원선 VDD1에 접속되고, 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Nch MOS 트랜지스터 NT2는, 드레인이 제 2 의사 전원선 VSS1에 접속되고, 소스가 저전위측 전원선 VSS에 접속되며, 기판과 게이트를 전기적으로 접속한 구성을 취한다. 게이트와 기판은, 예컨대, 디플리션형의 Nch MOS 트랜지스터에 의한 소스 팔로워를 이용한 전류 리미터(330)를 거쳐 접속하여도 좋다. 도 6의 전력 제어용 Nch MOS 트랜지스터 NT1과는, 기판과 게이트를 전기적으로 접속한 점이 다르다.
전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Nch MOS 트랜지스터 NT11, NT12의 제 1 임계값 전압의 절대값보다 커도 좋고, 그 이하이거나, 또는 디플리션형이어도 좋다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값이, 제 1 임계값 전압의 절대값보다 충분히 큰 경우, 게이트에는 로우 레벨로서, 저전위측 전원선 VSS의 전위와 동일한 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값이, 제 1 임계값 전압의 절대값과 대략 동일하거나 작은 경우, 또는 전력 제어용 Nch MOS 트랜지스터 NT2가 디플리션형인 경우, 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다.
전력 제어용 Nch MOS 트랜지스터 NT2의 게이트에 인가하는 하이 레벨은, 전 력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 VDD의 전위와 동일하거나 그것보다 높은 전압이라고는 한정되지 않고, VDD의 전위보다 낮은 전압인 경우도 있을 수 있다.
레벨 변환 회로(320)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(300)의 동작에 대하여 설명한다.
실시예 3에 따른 반도체 집적 회로 장치(300)는, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값이, CMOS 논리 회로(110)의 Nch MOS 트랜지스터 NT11, NT12의 제 1 임계값 전압의 절대값과 대략 동일하거나 작은 경우, 또는 디플리션형인 경우, 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위 이상의 전압을 인가한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값이, 제 1 임계값 전압의 절대값보다 충분히 큰 경우, 게이트에는 로우 레벨로서, 저전위측 전원선 VSS의 전위와 동일한 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다. 이상에 부가하여, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트와 기판은, 예컨대, 전류 리미터(330)를 거쳐 전기적으로 접속된다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압을 －0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 CMOS 논리 회로(110)의 최저 동작 전압인 0.5V로 한다. 그리고, 레벨 변환 회로(320)를 거쳐 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트에 인가되는 전압을, 로우 레벨을 0V가 아니라 부의 전압, 예컨대, －0.4V로 하고, 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 0.5V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Nch MOS 트랜지스터 NT2의 리크 전류를 생각하면, 비록 전력 제어용 Nch MOS 트랜지스터 NT2가 디플리션형의 Nch MOS 트랜지스터이더라도, 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 －0.4V로 충분히 큰 부의 전압이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT2를, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 즉, 기판에 －0.4V의 백 바이어스를 인가하는 것에 의해, 임계값 전압이 약 0.1V 변동하여, 0V로 되었다고 하면, 게이트에 －0.4V를 인가하는 것에 의해, 실시예 1의 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 －0.5V를 인가했을 때와 동일한 동작 조건으로 된다.
다음에, 동작시의 전력 제어용 Nch MOS 트랜지스터 NT2의 온 저항에 대하여 실시예 1과 비교한다.
본 실시예에서는, 전력 제어용 Nch MOS 트랜지스터 NT2에 있어서, 게이트와 기판이 전기적으로 접속되어 있기 때문에, 게이트·소스 사이에 0.5V를 인가하면, 기판·소스 사이에도 0.5V가 인가된다. 따라서, Nch MOS 트랜지스터 NT2에 순방향 바이어스가 인가되게 되고, Nch MOS 트랜지스터 NT2의 임계값 전압은 더욱 낮아지게 되어, 전류가 흐르기 쉽게 된다.
즉, 0.5V의 순방향 바이어스에 대하여, 0.1V의 임계값 전압의 변동이 있다고 하면, 실시예 3의 Nch MOS 트랜지스터 NT2의 온 저항은, 실시예 1의 Nch MOS 트랜지스터 NT1의 온 저항에 비해, 약 15％ 작은 값으로 된다.
상기 백 바이어스 인가에 의한 온 저항의 저감 효과에 부가하여, 게이트와 기판을 접속한 것에 의한 구조상의 특징으로서, 이하의 효과를 더 가져온다.
도 9는 전력 제어용 Nch MOS 트랜지스터 NT2의 등가 회로를 나타내는 도면이다.
도 9에 도시하는 바와 같이, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트와 기판이 전기적으로 접속되어 있기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT2의 구조를 디바이스의 깊이 방향으로 본 경우, 전력 제어용 Nch MOS 트랜지스터 NT2에 병렬로, 기생의 BJT(Bipolar Junction Transistor)가 추가된 구조로 된다. 기판 전압이, 예컨대, 약 0.6V 이상으로 되면 기생의 BJT에 의한 온 저항이 효과를 발휘하기 시작하여, 전술한 온 저항의 저감 효과에 부가하여, BJT에 의한 온 저항이 더해져서 전력 제어용 트랜지스터 NT2의 전체(total) 온 저항은 더욱 낮아진다.
예컨대, 전력 제어용 Nch MOS 트랜지스터 NT2에 인가하는 게이트 전압의 하 이 레벨을 고전위측 전원선 VDD보다 높은 전압인 1.0V로 한 경우, BJT의 온 저항이 Nch MOS 트랜지스터의 온 저항의 2배가 된다고 하면, 본 실시예의 Nch MOS 트랜지스터 NT2와 BJT의 전체 온 저항은, 게이트 전압을 1.0V로 했을 때의 실시예 1의 Nch MOS 트랜지스터 NT1의 온 저항의 약 60％ 이하로 되어, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 한층 더 증가시킬 수 있다.
또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터 NT2의 면적을 약 60％ 이하로 축소할 수 있다.
(실시예 4)
실시예 4는, 게이트와 기판을 전기적으로 접속한 전력 제어용 Pch MOS 트랜지스터 PT2를 이용한 반도체 집적 회로 장치에 적용하는 예이다.
도 10은 본 발명의 실시예 4에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Pch MOS 트랜지스터 PT2 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 7과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 10에 있어서, 반도체 집적 회로 장치(400)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 고전위측 전원선 VDD와 제 1 의사 전원선 VDD1 사이에 접속된 전력 제어용 Pch MOS 트랜지스터 PT2(제 1 Pch MIS 트랜지스터)와, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(420)와, 디플리션형의 Pch MOS 트랜지스터 PT21, PT22에 의한 소스 팔로워를 이용한 전류 리미터(430)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와, 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12로 구성된다.
CMOS 논리 회로(110)의 고전위측 전원 단자부는, 제 1 의사 전원선 VDD1에 접속되고, 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Pch MOS 트랜지스터 PT2는, 드레인이 제 1 의사 전원선 VDD1에 접속되고, 소스가 고전위측 전원선 VDD에 접속되며, 기판과 게이트를 전기적으로 접속한 구성을 취한다. 게이트와 기판은, 예컨대, 디플리션형의 Pch MOS 트랜지스터에 의한 소스 팔로워를 이용한 전류 리미터(430)를 거쳐 접속하여도 좋다. 도 7의 전력 제어용 Pch MOS 트랜지스터 PT1과는, 기판과 게이트를 전기적으로 접속한 점이 다르다.
전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Pch MOS 트랜지스터 PT11, PT12의 제 2 임계값 전압 의 절대값보다 커도 좋고, 그 이하이거나, 또는 전력 제어용 Pch MOS 트랜지스터 PT2는 디플리션형이어도 좋다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압의 절대값이, 제 2 임계값 전압의 절대값보다 충분히 큰 경우, 게이트에는 하이 레벨로서, 고전위측 전원선 VDD의 전위와 동일한 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압의 절대값이, 제 2 임계값 전압의 절대값과 대략 동일하거나 작은 경우, 또는 디플리션형인 경우, 게이트에는 하이 레벨로서 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가하는 로우 레벨은, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압이라고는 한정되지 않고, 저전위측 전원선 VSS의 전위보다 높은 전압인 경우도 있을 수 있다.
레벨 변환 회로(420)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(400)의 동작에 대하 여 설명한다.
실시예 4에 따른 반도체 집적 회로 장치(400)는, 실시예 3의 경우와 마찬가지로, 전력 제어용 Pch MOS 트랜지스터에 있어서, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트와 기판이, 전류 리미터(430)를 거쳐 전기적으로 접속되어 있다.
구체적으로는, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압을 0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 CMOS 논리 회로(110)의 최저 동작 전압인 0.5V로 한다. 그리고, 레벨 변환 회로(420)를 거쳐 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가되는 전압을, 하이 레벨을 고전위측 전원선 VDD보다 높은 전압, 예컨대, 0.9V로 하고, 로우 레벨을 저전위측 전원선 VSS와 동일한 전압인 0V로 한다.
대기시에 있어서의 전력 제어용 Pch MOS 트랜지스터 PT2의 리크 전류는, 실시예 3과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 VDD보다 0.4V로 충분히 큰 정의 전압이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT2를, 리크 전류를 억제한 컷오프 상태로 할 수 있다.
또한, 동작시의 전력 제어용 Pch MOS 트랜지스터 PT2의 온 저항은, 실시예 3과 마찬가지로 Pch MOS 트랜지스터 PT2에 순방향 바이어스가 인가되는 것에 의해, Pch MOS 트랜지스터 PT2의 임계값 전압은 더욱 높아지게 되고, 전류가 흐르기 쉽게 되기 때문에, 0.5V의 순방향 바이어스에 대하여, 0.1V의 임계값 전압의 변동이 있다고 하면, 실시예 2의 Pch MOS 트랜지스터 PT1의 온 저항에 비해, 약 15％ 작은 값으로 된다.
또한, 실시예 3에서 설명한 바와 같이, 전력 제어용 Pch MOS 트랜지스터 PT2에 병렬로, 기생의 BJT(Bipolar Junction Transistor)가 추가된 구조로 되기 때문에, 실시예 3과 마찬가지로, 실시예 4에 있어서도, 예컨대, PT2에 인가하는 게이트 전압의 로우 레벨을 VSS보다 낮은 전압인 －0.5V로 한 경우, BJT의 온 저항이 Pch MOS 트랜지스터의 온 저항의 2배로 된다고 하면, Pch MOS 트랜지스터 PT2와 BJT의 전체 온 저항은, 게이트 전압을 －0.5V로 했을 때의 실시예 2의 Pch MOS 트랜지스터 PT1의 온 저항의 약 60％ 이하로 되어, 동작시에 있어서의 CMOS 논리 회로로의 전류 공급 능력을 증가시킬 수 있다.
또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터 PT1의 면적을 약 60％ 이하로 축소할 수 있다.
(실시예 5)
실시예 5는, 실시예 1의 전력 제어용 Pch MOS 트랜지스터 NT1과, 실시예 2의 전력 제어용 Pch MOS 트랜지스터 PT1을 이용하는 예이다.
도 11은 본 발명의 실시예 5에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어 용 Nch MOS 트랜지스터 NT1, 전력 제어용 Pch MOS 트랜지스터 PT1 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 6 및 도 7과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 11에 있어서, 반도체 집적 회로 장치(500)는, CMOS 논리 회로(510)와, CMOS 논리 회로(510)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(510)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 접속된 전력 제어용 Nch MOS 트랜지스터 NT1과, 고전위측 전원선 VDD와 제 1 의사 전원선 VDD1 사이에 접속된 전력 제어용 Pch MOS 트랜지스터 PT1과, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트 및 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(520)를 구비하여 구성된다.
CMOS 논리 회로(510)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12, NT13, NT14와 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12, PT13, PT14에 의해 구성된다. CMOS 논리 회로(510)는, 초기 상태일 때에 논리 회로 출력이 로우 레벨 출력으로 되는 CMOS 논리 회로(510A)와, 초기 상태일 때에 논리 회로 출력이 하이 레벨로 되는 CMOS 논리 회로(510B)로 2분할되는 구성을 취한다.
CMOS 논리 회로(510A)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접 속되고, CMOS 논리 회로(510A)의 저전위측 전원 단자부는 저전위측 전원선 VSS에 접속된다. 또한, CMOS 논리 회로(510B)의 고전위측 전원 단자부는 고전위측 전원선 VDD에 접속되고, CMOS 논리 회로(510B)의 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Nch MOS 트랜지스터 NT1은, 드레인이 제 2 의사 전원선 VSS1에 접속되고, 소스 및 기판이 저전위측 전원선 VSS에 접속된다. 전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압의 절대값은, CMOS 논리 회로(510)를 구성하는 복수의 Nch MOS 트랜지스터 NT11, NT12, NT13, NT14의 제 1 임계값 전압의 절대값보다 작거나, 또는 전력 제어용 Nch MOS 트랜지스터 NT1은 디플리션형으로 설정된다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에는, 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다.
전력 제어용 Pch MOS 트랜지스터 PT1은, 드레인이 제 1 의사 전원선 VDD1에 접속되고, 소스 및 기판이 고전위측 전원선 VDD에 접속된다. 전력 제어용 Pch MOS 트랜지스터 PT1의 임계값 전압의 절대값은, CMOS 논리 회로(510)를 구성하는 복수의 Pch MOS 트랜지스터 PT11, PT12, PT13, PT14의 제 2 임계값 전압의 절대값보다 작거나, 또는 디플리션형으로 설정된다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에는, 하이 레벨로서 고전위측 전원선 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가하는 하이 레벨은, 전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 고전위측 전원선 VDD의 전위보다 낮은 전압인 경우도 있을 수 있다. 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가하는 로우 레벨은, 전력 제어용 Pch MOS 트랜지스터 PT1의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 저전위측 전원선 VSS의 전위보다 높은 전압인 경우도 있을 수 있다.
레벨 변환 회로(520)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Nch MOS 트랜지스터 NT1 및 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(500)의 동작에 대하여 설명한다.
예컨대, CMOS 논리 회로(510)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT1의 임계값 전압을 －0.1V(디플리션형)로 하고, 전력 제어용 Pch MOS 트랜지스터 PT1의 임계값 전압을 0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레벨 변환 회로를 거쳐 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가되는 전압을, 로우 레벨을 －0.5V로 하고, 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 1.0V로 하며, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트에 인가되는 전압을, 하이 레벨을 1.5V로 하고, 로우 레벨을 저전위측 전원선 VSS와 동일한 전압인 0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Nch MOS 트랜지스터 NT1의 리크 전류를 생각하면, 비록 전력 제어용 Nch MOS 트랜지스터 NT1이 디플리션형의 Nch MOS 트랜지스터이더라도, 게이트·소스 사이에 인가되는 전압이 －0.5V로 충분히 큰 부의 전압이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT1을, 리크 전류를 억제한 컷오프 상태로 할 수 있다.
또한, 대기시에 있어서는, 소스가 제 2 의사 전원선 VSS1에 접속된 CMOS 논리 회로(510B)의 Nch MOS 트랜지스터 NT12의 게이트 전압은 VSS 전위로 되기 때문에, 소스 전위가 VSS 전위보다 높아지면, 게이트·소스 사이에 부의 전압이 인가되게 되고, 제 2 의사 전원선 VSS1, 즉 전력 제어용 Nch MOS 트랜지스터 NT1의 드레인 전위는 약 0.2V에서 안정된다. 따라서, 상기 실시예 1에 있어서, VDD와 NT1의 게이트의 하이 레벨을 1.0V로 한 경우에는, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트·드레인 사이에 1.5V의 전압이 인가되지만, 본 실시예의 전력 제어용 Nch MOS 트랜 지스터 NT1의 게이트·드레인 사이에 인가되는 전압은 약 0.7V로 낮게 억제되어, CMOS 논리 회로(510)를 구성하는 MOS 트랜지스터와 동일한 게이트·드레인 내압을 갖는 트랜지스터로 구성할 수 있다.
이상 설명한 바와 같이, 대기시에 있어서 제 2 의사 전원선 VSS1이 고전위측 전원선 VDD의 전위까지 상승하지 않고, 약 0.2V에서 안정되며, 제 1 의사 전원선 VDD1이 저전위측 전원선 VSS의 전위까지 하강하지 않고, 약 0.8V에서 안정되기 때문에, 이 내압 억제 효과에 부가하여, 동작시로 전환되었을 때에 CMOS 논리 회로(510)의 내부 로직의 상태를 재빨리 안정시킬 수 있는 효과도 기대할 수 있다.
또한 마찬가지로, 대기시에 있어서의 전력 제어용 Pch MOS 트랜지스터 PT1의 리크 전류를 생각하면, 게이트·소스 사이에 인가되는 전압이 0.5V로 충분히 큰 정의 전압이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT1을, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 대기시에 있어서는, 소스가 제 1 의사 전원선 VDD1에 접속된 CMOS 논리 회로(510A)의 Pch MOS 트랜지스터 PT14의 게이트 전압은 VDD 전위로 되기 때문에, 소스 전위가 VDD 전위보다 낮아지면, 게이트·소스 사이에 정의 전압이 인가되게 되고, 제 1 의사 전원선 VDD1, 즉 전력 제어용 Pch MOS 트랜지스터 PT1의 드레인 전위는 약 0.8V에서 안정된다. 따라서, 상기 실시예 2에 있어서, 고전위측 전원선 VDD를 1.0V로 하고, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트의 하이 레벨을 1.5V로 한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트·드레인 사이에 1.5V의 전압이 인가되지만, 본 실시예의 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트·드레인 사이에 인가되는 전압은 약 0.7V로 낮게 억제되어, CMOS 논리 회로(510)를 구성하는 MOS 트랜지스터와 동일한 게이트·드레인 내압을 갖는 트랜지스터로 구성할 수 있다.
또한, 동작시의 전력 제어용 Nch MOS 트랜지스터 NT1 및 전력 제어용 Pch MOS 트랜지스터 PT1의 온 저항에 대해서는, 실시예 1 및 실시예 2와 마찬가지로, 종래예에 비해 약 70％로 되어, 동작시에 있어서의 CMOS 논리 회로(510)로의 전류 공급 능력을 증가시킬 수 있다. 또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터 NT1 및 PT1의 면적을 약 70％로 축소할 수 있다.
(실시예 6)
실시예 6은, 실시예 3, 실시예 4 및 실시예 5를 조합한 반도체 집적 회로 장치에 적용하는 예이다.
도 12는 본 발명의 실시예 6에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Nch MOS 트랜지스터 NT2, 전력 제어용 Pch MOS 트랜지스터 PT2 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 8, 도 10 및 도 11과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 12에 있어서, 반도체 집적 회로 장치(600)는, CMOS 논리 회로(510)와, CMOS 논리 회로(510)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(510)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 접속된 전력 제어용 Nch MOS 트랜지스터 NT2와, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트와 기판 사이에 설치된 전류 리미터(330)와, 고전위측 전원선 VDD와 제 1 의사 전원선 VDD1 사이에 접속된 전력 제어용 Pch MOS 트랜지스터 PT2와, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트와 기판 사이에 설치된 전류 리미터(430)와, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트 및 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(620)를 구비하여 구성된다.
CMOS 논리 회로(510)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12, NT13, NT14와 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12, PT13, PT14에 의해 구성된다. CMOS 논리 회로(510)는, 초기 상태일 때에 논리 회로 출력이 로우 레벨 출력으로 되는 CMOS 논리 회로(510A)와, 초기 상태일 때에 논리 회로 출력이 하이 레벨로 되는 CMOS 논리 회로(510B)로 2분할되는 구성을 취한다.
CMOS 논리 회로(510A)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접속되고, 저전위측 전원 단자부는 저전위측 전원선 VSS에 접속된다. 또한, CMOS 논리 회로(510B)의 고전위측 전원 단자부는 고전위측 전원선 VDD에 접속되고, 저전위 측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Nch MOS 트랜지스터 NT2는, 드레인이 제 2 의사 전원선 VSS1에 접속되고, 소스가 저전위측 전원선 VSS에 접속되며, 기판과 게이트를 전기적으로 접속한 구성을 취한다. 게이트와 기판은, 전류 리미터(330)를 거쳐 접속하여도 좋다. 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값은, CMOS 논리 회로(510)를 구성하는 복수의 Nch MOS 트랜지스터 NT11, NT12, NT13, NT14의 제 1 임계값 전압의 절대값보다 커도 좋고, 그 이하이거나, 또는 디플리션형이어도 좋다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값이, 제 1 임계값 전압의 절대값보다 충분히 큰 경우, 게이트에는 로우 레벨로서, 저전위측 전원선 VSS의 전위와 동일한 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압의 절대값이, 제 1 임계값 전압의 절대값과 대략 동일하거나 작은 경우, 또는 전력 제어용 Nch MOS 트랜지스터 NT2가 디플리션형인 경우, 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다.
전력 제어용 Pch MOS 트랜지스터 PT2는, 드레인이 제 1 의사 전원선 VDD1에 접속되고, 소스가 고전위측 전원선 VDD에 접속되며, 기판과 게이트를 전기적으로 접 속한 구성을 취한다. 게이트와 기판은, 전류 리미터를 거쳐 접속하여도 좋다. 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압의 절대값은, CMOS 논리 회로(510)를 구성하는 복수의 Pch MOS 트랜지스터 PT11, PT12, PT13, PT14의 제 2 임계값 전압의 절대값보다 커도 좋고, 그 이하이거나, 또는 디플리션형이어도 좋다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압의 절대값이, 제 2 임계값 전압의 절대값보다 충분히 큰 경우, 게이트에는 하이 레벨로서, 고전위측 전원선 VDD의 전위와 동일한 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압의 절대값이, 제 2 임계값 전압의 절대값과 대략 동일하거나 작은 경우, 또는 디플리션형인 경우, 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
전력 제어용 Nch MOS 트랜지스터 NT2의 게이트에 인가하는 하이 레벨은, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 고전위측 전원선 VDD의 전위보다 낮은 전압인 경우도 있을 수 있다. 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가하는 로우 레벨은, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 저전위측 전원선 VSS의 전위보다 높은 전압인 경우도 있을 수 있다.
레벨 변환 회로(620)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Nch MOS 트랜지스터 NT2 및 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(600)의 동작에 대하여 설명한다.
예컨대, CMOS 논리 회로(510)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT2의 임계값 전압을 －0.1V(디플리션형)로 하고, 전력 제어용 Pch MOS 트랜지스터 PT2의 임계값 전압을 0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레벨 변환 회로를 거쳐 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트에 인가되는 전압을, 로우 레벨을 －0.4V로 하고, 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 1.0V로 하며, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트에 인가되는 전압을, 하이 레벨을 1.4V로 하고, 로우 레벨을 저전위측 전원선 VSS와 동일한 전압인 0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Nch MOS 트랜지스터 NT2의 리크 전류를 생각하면, 비록 전력 제어용 Nch MOS 트랜지스터 NT2가 디플리션형의 Nch MOS 트랜지스터이더라도, 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 －0.4V로 충분히 큰 부의 전압이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT2를, 리크 전류를 억제한 컷오프 상태로 할 수 있다.
또한, 대기시에 있어서는, 소스가 제 2 의사 전원선 VSS1에 접속된 CMOS 논리 회로(510B)의 Nch MOS 트랜지스터의 게이트 전압은 VSS 전위로 되기 때문에, 소스 전위가 VSS 전위보다 높아지면, 게이트·소스 사이에 부의 전압이 인가되게 되고, 제 2 의사 전원선 VSS1, 즉 전력 제어용 Nch MOS 트랜지스터 NT2의 드레인 전위는 약 0.2V에서 안정된다. 따라서, 실시예 1에 있어서, 고전위측 전원선 VDD와 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트의 하이 레벨을 1.0V로 한 경우에는, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트·드레인 사이에 1.5V의 전압이 인가되지만, 본 실시예의 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트·드레인 사이에 인가되는 전압은 약 0.6V로 낮게 억제되어, CMOS 논리 회로(510)를 구성하는 MOS 트랜지스터와 동일한 게이트·드레인 내압을 갖는 트랜지스터로 구성할 수 있다.
또한 마찬가지로, 대기시에 있어서의 전력 제어용 Pch MOS 트랜지스터 PT2의 리크 전류를 생각하면, 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 0.4V로 충분히 큰 정의 전압이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT2를, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 대기시에 있어서는, 소스가 제 1 의사 전원선 VDD1에 접속된 CMOS 논리 회로(510A)의 Pch MOS 트랜지스터의 게이트 전압은 고전위측 전원선 VDD 전위로 되기 때문에, 소스 전위가 고전위측 전원선 VDD 전위보다 낮아지면, 게이트·소스 사이에 정의 전압이 인가되게 되고, 제 1 의사 전원선 VDD1, 즉 전력 제어용 Pch MOS 트랜지스터 PT2의 드레인 전위는 약 0.8V에서 안정된다. 따라서, 실시예 2에 있어서, 고전위측 전원선 VDD를 1.0V로 하고, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트의 하이 레벨을 1.5V로 한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트·드레인 사이에 1.5V의 전압이 인가되지만, 본 실시예의 전력 제어용 Pch MOS 트랜지스터 PT1의 게이트·드레인 사이에 인가되는 전압은 약 0.6V로 낮게 억제되어, CMOS 논리 회로(510)를 구성하는 MOS 트랜지스터와 동일한 게이트·드레인 내압을 갖는 트랜지스터로 구성할 수 있다.
이상 설명한 바와 같이, 대기시에 있어서 제 2 의사 전원선 VSS1이 고전위측 전원선 VDD의 전위까지 상승하지 않고, 약 0.2V에서 안정되며, 제 1 의사 전원선 VDD1이 저전위측 전원선 VSS의 전위까지 하강하지 않고, 약 0.8V에서 안정되기 때문에, 이 내압 억제 효과에 부가하여, 동작시로 전환되었을 때에 CMOS 논리 회로(510)의 내부 로직의 상태를 재빨리 안정시킬 수 있는 효과도 기대할 수 있다.
또한, 동작시의 전력 제어용 Nch MOS 트랜지스터 NT2 및 전력 제어용 Pch MOS 트랜지스터 PT2의 온 저항에 대해서는, 실시예 3 및 실시예 4와 마찬가지로, 실시예 5의 전력 제어용 Nch MOS 트랜지스터 NT1과 전력 제어용 Pch MOS 트랜지스터 PT1의 온 저항의 약 60％ 이하로 되어, 동작시에 있어서의 CMOS 논리 회로(510)로의 전류 공급 능력을 증가시킬 수 있다. 또한, 종래와 동일한 정도의 온 저항으 로 할 수 있으면, 전력 제어용 Nch MOS 트랜지스터 NT2 및 전력 제어용 Pch MOS 트랜지스터 PT2의 면적을 약 60％ 이하로 축소할 수 있다.
(실시예 7)
실시예 7은, 게이트와 기판을 전기적으로 접속한 전력 제어용 Nch MOS 트랜지스터 NT3, NT4가 직렬로 접속된 반도체 집적 회로 장치에 적용하는 예이다. 즉, Nch측의 MOS 트랜지스터의 임계값 전압을 낮게 하여 게이트 전압을 마이너스로 해나가면, 게이트와 드레인의 전압이 점점 높아진다. Nch MOS 트랜지스터에 필요한 내압을 갖게 해두지 않으면 트랜지스터의 신뢰성 향상을 도모할 수 없다. 전력 제어용 Nch MOS 트랜지스터의 온 저항을 낮추면서, 내압을 억제한 예가 본 실시예이다.
도 13은 본 발명의 실시예 7에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예 7은, CMOS 논리 회로, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 8과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 13에 있어서, 반도체 집적 회로 장치(700)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 직렬로 접속된 전력 제어용 Nch MOS 트랜지스터 NT3, NT4와, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(720)와, 전력 제어용 Nch MOS 트랜지스터 NT3의 게이트와 기판 사이에 설치되고, 디플리션형의 Nch MOS 트랜지스터 NT31, NT32에 의한 소스 팔로워를 이용한 전류 리미터(730)와, 전력 제어용 Nch MOS 트랜지스터 NT4의 게이트와 기판 사이에 설치되고, 디플리션형의 Nch MOS 트랜지스터 NT41, NT42에 의한 소스 팔로워를 이용한 전류 리미터(740)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와, 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12에 의해 구성된다. CMOS 논리 회로(110)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접속되고, CMOS 논리 회로(110)의 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Nch MOS 트랜지스터 NT3은, 드레인이 전력 제어용 Nch MOS 트랜지스터 NT4의 소스에 접속되고, 소스가 저전위측 전원선 VSS에 접속되며, 기판과 게이트를 전기적으로 접속한다. 전력 제어용 Nch MOS 트랜지스터 NT4는, 드레인이 제 2 의사 전원선 VSS1에 접속되고, 기판과 게이트를 전기적으로 접속한 구성을 취한다. 상기 전력 제어용 Nch MOS 트랜지스터 NT3과 전력 제어용 Nch MOS 트랜지스 터 NT4 각각의 게이트와 기판은, 예컨대, 디플리션형의 Nch MOS 트랜지스터에 의한 소스 팔로워를 이용한 전류 리미터(730, 740)를 거쳐 접속하여도 좋다.
전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Nch MOS 트랜지스터 NT11, NT12의 제 1 임계값 전압의 절대값 이하이거나, 또는 전력 제어용 Nch MOS 트랜지스터 NT3, NT4는 디플리션형으로 설정된다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT3의 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT4의 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일한 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다.
전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 게이트에 인가하는 하이 레벨은, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압이라고는 한정되지 않고, 고전위측 전원선 VDD의 전위보다 낮은 전압인 경우도 있을 수 있다.
레벨 변환 회로(720)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 게이트에 인가하는 하이 레 벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(700)의 동작에 대하여 설명한다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 임계값 전압을 －0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레벨 변환 회로(720)를 거쳐 전력 제어용 Nch MOS 트랜지스터 NT3의 게이트에 인가되는 전압을, 로우 레벨을 －0.4V로 하고, 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 1.0V로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT4의 게이트에 인가되는 전압을, 로우 레벨을 0V로 하고, 하이 레벨을 1.0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Nch MOS 트랜지스터의 리크 전류를 생각하면, 비록 전력 제어용 Nch MOS 트랜지스터 NT3이 디플리션형의 Nch MOS 트랜지스터이더라도, 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 －0.4V로 충분히 큰 부의 전압이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT3을, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT4의 게이트 및 기판에 인가되는 로우 레벨이 0V이기 때문에, NT4의 소스 전위, 즉 전력 제어용 Nch MOS 트랜지스터 NT3의 드레인 전위는 약 0.4V에서 안정된다. 따라서, 실시예 3과 같이, 전력 제어용 Nch MOS 트랜지스터 NT2만으로 구성한 경우 에는, NT2의 게이트·드레인 사이에 1.4V의 전압이 인가되지만, 전력 제어용 Nch MOS 트랜지스터 NT3과 NT4의 양쪽의 Nch MOS 트랜지스터로 구성한 경우에는, 전력 제어용 Nch MOS 트랜지스터 NT3과 NT4의 게이트·드레인 사이에 인가되는 전압은 1.0V 이하로 낮게 억제되어, CMOS 논리 회로를 구성하는 MOS 트랜지스터와 동일한 게이트·드레인 내압을 갖는 트랜지스터로 구성할 수 있다.
다음에, 동작시의 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 온 저항에 대하여 종래예와 비교한다. 종래예에서는, 전력 제어용 Nch MOS 트랜지스터 NT3과 NT4의 기판은 저전위측 전원선 VSS에 접속되어 있지만, 본 실시예에서는, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 게이트와 기판이 각각 접속되어 있기 때문에, 게이트·소스 사이에 1.0V를 인가하면, 기판·소스 사이에는 약 0.7V가 인가된다. 따라서, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4에 순방향 바이어스가 인가되게 되고, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 임계값 전압은 더 낮아져서, 전류가 흐르기 쉽게 된다.
도 14는 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 등가 회로를 나타내는 도면이다.
도 14에 도시하는 바와 같이, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4에 병렬로, 기생의 BJT가 추가된 구조로 되기 때문에, 기생의 BJT에 의한 온 저항의 효과에 의해, 전력 제어용 트랜지스터의 전체 온 저항은 더욱 낮아진다.
예컨대, 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 게이트에 1.0V를 인가 한 경우, BJT의 온 저항이 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 온 저항의 2배가 된다고 하면, 본 실시예의 전력 제어용 Nch MOS 트랜지스터 NT3, NT4와 BJT의 전체 온 저항은, 게이트 전압을 1.0V로 했을 때의 종래예의 전력 제어용 Nch MOS 트랜지스터 NT3, NT4의 전체 온 저항의 약 60％ 이하로 되어, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 증가시킬 수 있다.
또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터 NT3, NT4의 면적을 약 60％ 이하로 축소할 수 있다.
(실시예 8)
실시예 8은, 게이트와 기판을 전기적으로 접속한 전력 제어용 Pch MOS 트랜지스터 PT3, PT4가 직렬로 접속된 반도체 집적 회로 장치에 적용하는 예이다.
도 15는 본 발명의 실시예 8에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예 8은, CMOS 논리 회로, 전력 제어용 Pch MOS 트랜지스터 PT3, PT4 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 9와 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 15에 있어서, 반도체 집적 회로 장치(800)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 고전위측 전원선 VDD와 제 1 의사 전원선 VDD1 사이에 직렬로 접속된 전력 제어용 Pch MOS 트랜지스터 PT3, PT4와, 전력 제어용 Pch MOS 트랜지스터 PT3, PT4의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(820)와, 전력 제어용 Pch MOS 트랜지스터 PT3의 게이트와 기판 사이에 설치되고, 디플리션형의 Pch MOS 트랜지스터 PT31, PT32에 의한 소스 팔로워를 이용한 전류 리미터(830)와, 전력 제어용 Pch MOS 트랜지스터 PT4의 게이트와 기판 사이에 설치되고, 디플리션형의 Pch MOS 트랜지스터 PT41, PT42에 의한 소스 팔로워를 이용한 전류 리미터(840)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와, 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12에 의해 구성된다. CMOS 논리 회로(110)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접속되고, CMOS 논리 회로(110)의 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Pch MOS 트랜지스터 PT3은, 드레인이 전력 제어용 Pch MOS 트랜지스터 PT4의 소스에 접속되고, 소스가 고전위측 전원선 VDD에 접속되며, 기판과 게이트를 전기적으로 접속한다. 전력 제어용 Pch MOS 트랜지스터 PT4는, 드레인이 제 1 의사 전원선 VDD1에 접속되고, 기판과 게이트를 전기적으로 접속한 구성을 취한다. 상기 전력 제어용 Pch MOS 트랜지스터 PT3과 PT4 각각의 게이트와 기판은, 예컨대, 디플리션형의 Pch MOS 트랜지스터에 의한 소스 팔로워를 이용한 전류 리미터(830, 840)를 거쳐 접속하여도 좋다.
전력 제어용 Pch MOS 트랜지스터 PT3, PT4의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Pch MOS 트랜지스터 PT11, PT12의 제 2 임계값 전압의 절대값 이하이거나, 또는 디플리션형으로 설정된다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT3의 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가하며, 전력 제어용 Pch MOS 트랜지스터 PT4의 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일한 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
전력 제어용 Pch MOS 트랜지스터 PT3, PT4의 게이트에 인가하는 로우 레벨은, 전력 제어용 Pch MOS 트랜지스터 PT3, PT4의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압이라고는 한정되지 않고, 저전위측 전원선 VSS의 전위보다 높은 전압인 경우도 있을 수 있다.
레벨 변환 회로(820)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Pch MOS 트랜지스터 PT3, PT4의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(800)의 동작에 대하여 설명한다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT3, PT4의 임계값 전압을 0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레벨 변환 회로(820)를 거쳐 전력 제어용 Pch MOS 트랜지스터 PT3의 게이트에 인가되는 전압을, 하이 레벨을 1.4V로 하고, 로우 레벨을 저전위측 전원선 VSS와 동일한 전압인 0V로 한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT4의 게이트에 인가되는 전압을, 하이 레벨을 1.0V로 하고, 로우 레벨을 0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Pch MOS 트랜지스터의 리크 전류는, 실시예 7과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT3의 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 고전위측 전원선 VDD보다 0.4V로 충분히 큰 정의 전압이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT3을, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT4의 게이트 및 기판에 인가되는 하이 레벨이 1.0V이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT4의 소스 전위, 즉 전력 제어용 Pch MOS 트랜지스터 PT3의 드레인 전위는 약 0.6V에서 안정된다. 따라서, 실시예 4와 같이, 전력 제어용 Pch MOS 트랜지스터 PT2만으로 구성한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트·드 레인 사이에 1.4V의 전압이 인가되지만, PT3과 PT4의 양쪽의 Pch MOS 트랜지스터로 구성한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT3과 PT4의 게이트·드레인 사이에 인가되는 전압이 1.0V 이하로 낮게 억제되게 된다.
또한, 동작시의 전력 제어용 Pch MOS 트랜지스터 PT3, PT4의 온 저항은, 실시예 7과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT3, PT4에 순방향 바이어스가 인가되게 되고, 전력 제어용 Pch MOS 트랜지스터의 임계값 전압은 더 높아져서, 전류가 흐르기 쉽게 된다.
또한, 실시예 7과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT3, PT4에 병렬로, 기생의 BJT가 추가된 구조로 되기 때문에, 기생의 BJT에 의한 온 저항의 효과에 의해, 전력 제어용 트랜지스터의 전체 온 저항은 약 60％ 이하로 되어, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 증가시킬 수 있다.
또, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터의 면적을 약 60％ 이하로 축소할 수 있다.
(실시예 9)
실시예 9는, 게이트와 기판을 전기적으로 접속한 전력 제어용 Nch MOS 트랜지스터 NT5, NT6이 직렬로 접속되고, 전류 리미터를 하나로 한 반도체 집적 회로 장치에 적용하는 예이다.
도 16은 본 발명의 실시예 9에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어 용 Nch MOS 트랜지스터 NT5, NT6 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 13과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 16에 있어서, 반도체 집적 회로 장치(900)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 직렬로 접속된 전력 제어용 Nch MOS 트랜지스터 NT5, NT6과, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(920)와, 전력 제어용 Nch MOS 트랜지스터 NT5 및 전력 제어용 Nch MOS 트랜지스터 NT6의 게이트와 기판 사이에 설치되고, 고전위측 전원선 VDD를 게이트에 인가한 Nch MOS 트랜지스터 NT51과 저전위측 전원선 VSS를 게이트에 인가한 Pch MOS 트랜지스터 PT51의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터(950)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와, 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12에 의해 구성된다. CMOS 논리 회로(110)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접속되고, CMOS 논리 회로(110)의 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Nch MOS 트랜지스터 NT5는, 드레인이 전력 제어용 Nch MOS 트랜지스터 NT6의 소스에 접속되고, 소스가 저전위측 전원선 VSS에 접속된다. 전력 제어용 Nch MOS 트랜지스터 NT6은, 드레인이 제 2 의사 전원선 VSS1에 접속되고, 전력 제어용 Nch MOS 트랜지스터 NT5의 기판과 전력 제어용 Nch MOS 트랜지스터 NT6의 기판을 전력 제어용 Nch MOS 트랜지스터 NT6의 게이트에 접속한 구성을 취한다. 게이트와 기판은, 예컨대, 고전위측 전원선 VDD를 게이트에 인가한 Nch MOS 트랜지스터 NT51과 저전위측 전원선 VSS를 게이트에 인가한 Pch MOS 트랜지스터 PT51의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터를 거쳐 접속하여도 좋다.
전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Nch MOS 트랜지스터 NT11, NT12의 제 1 임계값 전압의 절대값 이하이거나, 또는 전력 제어용 Nch MOS 트랜지스터 NT5, NT6은 디플리션형으로 설정된다. 전력 제어용 Nch MOS 트랜지스터 NT5의 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가하며, 전력 제어용 Nch MOS 트랜지스터 NT6의 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일한 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다.
전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 게이트에 인가하는 하이 레벨은, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압이라고는 한정되지 않고, 고전위측 전원선 VDD의 전위보다 낮은 전압인 경우도 있을 수 있다.
레벨 변환 회로(920)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(900)의 동작에 대하여 설명한다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 임계값 전압을 －0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레벨 변환 회로(920)를 거쳐 전력 제어용 Nch MOS 트랜지스터 NT5의 게이트에 인가되는 전압을, 로우 레벨을 －0.5V로 하고, 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 1.0V로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT6의 게이트에 인가되는 전압을, 로우 레벨을 0V로 하고, 하이 레벨을 1.0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Nch MOS 트랜지스터의 리크 전류를 생각하면, 비록 전력 제어용 Nch MOS 트랜지스터 NT5가 디플리션형의 Nch MOS 트랜지스터이더라도, 게이트·소스 사이에 인가되는 전압이 －0.5V로 충분히 큰 부의 전압이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT5를, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT6의 게이트 및 기판에 인가되는 로우 레벨이 0V이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT6의 소스 전위, 즉 전력 제어용 Nch MOS 트랜지스터 NT5의 드레인 전위는 약 0.4V에서 안정된다. 따라서, 실시예 3과 같이, 전력 제어용 Nch MOS 트랜지스터 NT2만으로 구성한 경우에는, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트·드레인 사이에 1.4V의 전압이 인가되지만, 전력 제어용 Nch MOS 트랜지스터 NT5와 NT6의 양쪽의 Nch MOS 트랜지스터로 구성한 경우에는, 전력 제어용 Nch MOS 트랜지스터 NT5와 NT6의 게이트·드레인 사이에 인가되는 전압이 1.0V 이하로 낮게 억제되고, CMOS 논리 회로(110)를 구성하는 MOS 트랜지스터와 동일한 게이트·드레인 내압을 갖는 트랜지스터로 구성할 수 있다.
또한, 동작시의 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 온 저항에 대하여 종래예와 비교한다. 종래예에서는, 전력 제어용 Nch MOS 트랜지스터 NT5와 NT6의 기판은 저전위측 전원선 VSS에 접속되어 있지만, 본 실시예에서는, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 기판이 전력 제어용 Nch MOS 트랜지스터 NT6의 게이트에 접속되어 있기 때문에, 게이트·소스 사이에 1.0V를 인가하면, 기판·소스 사이에는 약 0.7V가 인가된다. 따라서, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6에 순방향 바이어스가 인가되게 되고, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 임계값 전압은 더 낮아져서, 전류가 흐르기 쉽게 된다.
도 17은 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 등가 회로를 나타내는 도면이다.
도 17에 도시하는 바와 같이, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6에 병렬로, 기생의 BJT가 추가되고, 또한 전력 제어용 Nch MOS 트랜지스터 NT5의 소스와 NT6의 드레인 사이에도 기생의 BJT가 추가된 구조로 된다. 즉, 기생의 BJT가 3개 생성된다. 이 때문에, 기생의 BJT에 의한 온 저항의 상승(相乘) 효과에 의해, 전력 제어용 트랜지스터의 전체 온 저항은 더욱 낮아진다. 전력 제어용 Nch MOS 트랜지스터 NT5의 소스와 전력 제어용 Nch MOS 트랜지스터 NT6의 드레인 사이의 기생 BJT의 에미터·콜렉터 간의 베이스 길이를 짧게 함으로써, 증폭율을 크게 하면 전류 공급 능력을 더욱 증가시키는 큰 효과를 얻을 수 있다.
예컨대, 전력 제어용 Nch MOS 트랜지스터 NT5, NT6에 인가하는 게이트 전압의 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 1.0V로 한 경우, BJT의 온 저항이 Nch MOS 트랜지스터의 온 저항의 2배가 된다고 하면, 본 실시예의 전력 제어용 Nch MOS 트랜지스터 NT5, NT6과 BJT의 전체 온 저항은, 게이트 전압을 1.0V로 했을 때의 종래예의 전력 제어용 Nch MOS 트랜지스터 NT5, NT6의 전체 온 저항의 약 절반 이하로 되어, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 증가시킬 수 있다.
또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터의 면적을 약 절반 이하로 축소할 수 있다.
(실시예 10)
실시예 10은, 게이트와 기판을 전기적으로 접속한 전력 제어용 Pch MOS 트랜지스터 PT5, PT6이 직렬로 접속되고, 전류 리미터를 하나로 한 반도체 집적 회로 장치에 적용하는 예이다.
도 18은 본 발명의 실시예 10에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Pch MOS 트랜지스터 PT5, PT6 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 15와 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 18에 있어서, 반도체 집적 회로 장치(1000)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 고전위측 전원선 VDD와 제 1 의사 전원선 VDD1 사이에 직렬로 접속된 전력 제어용 Pch MOS 트랜지스터 PT5, PT6과, 전력 제어용 Pch MOS 트랜지스터 PT5, PT6의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(1020)와, 전력 제어용 Pch MOS 트랜지스터 PT5 및 전력 제어용 Pch MOS 트랜지스터 PT6의 게이트와 기판 사이에 설치되고, 고전위측 전원선 VDD를 게이트에 인가한 Nch MOS 트랜지스터 NT52와 저전위측 전원선 VSS를 게이트에 인가한 Pch MOS 트랜지스터 PT52의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터(1050)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12에 의해 구성된다. CMOS 논리 회로(110)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접속되고, CMOS 논리 회로(110)의 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Pch MOS 트랜지스터 PT5는, 드레인이 전력 제어용 Pch MOS 트랜지스터 PT6의 소스에 접속되고, 소스가 고전위측 전원선 VDD에 접속된다. 전력 제어용 Pch MOS 트랜지스터 PT6은, 드레인이 제 1 의사 전원선 VDD1에 접속되고, 전력 제어용 Pch MOS 트랜지스터 PT5의 기판과 전력 제어용 Pch MOS 트랜지스터 PT6의 기판을 PT6의 게이트에 접속한 구성을 취한다. 게이트와 기판은, 예컨대, 고전위측 전원선 VDD를 게이트에 인가한 Nch MOS 트랜지스터와 저전위측 전원선 VSS를 게이 트에 인가한 Pch MOS 트랜지스터의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터를 거쳐 접속하여도 좋다.
전력 제어용 Pch MOS 트랜지스터 PT5, PT6의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Pch MOS 트랜지스터 PT11, PT12의 제 2 임계값 전압의 절대값 이하이거나, 또는 전력 제어용 Pch MOS 트랜지스터 PT5, PT6은 디플리션형으로 설정된다. PT5의 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가하며, PT6의 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일한 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
전력 제어용 Pch MOS 트랜지스터 PT5, PT6의 게이트에 인가하는 로우 레벨은, 전력 제어용 Pch MOS 트랜지스터 PT5, PT6의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압이라고는 한정되지 않고, 저전위측 전원선 VSS의 전위보다 높은 전압인 경우도 있을 수 있다.
레벨 변환 회로(1020)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Pch MOS 트랜지스터 PT5, PT6의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(1000)의 동작에 대하여 설명한다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT5, PT6의 임계값 전압을 0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레벨 변환 회로(1020)를 거쳐 전력 제어용 Pch MOS 트랜지스터 PT5의 게이트에 인가되는 전압을, 하이 레벨을 1.5V로 하고, 로우 레벨을 저전위측 전원선 VSS와 동일한 전압인 0V로 한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT6의 게이트에 인가되는 전압을, 하이 레벨을 1.0V로 하고, 로우 레벨을 0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Pch MOS 트랜지스터의 리크 전류는, 실시예 9와 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT5의 게이트·소스 사이에 인가되는 전압이 고전위측 전원선 VDD보다 0.5V로 충분히 큰 정의 전압이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT5를, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT6의 게이트 및 기판에 인가되는 하이 레벨이 1.0V이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT6의 소스 전위, 즉 전력 제어용 Pch MOS 트랜지스터 PT5의 드레인 전위는 약 0.6V에서 안정된다. 따라서, 실시예 4와 같이, 전력 제어용 Pch MOS 트랜지스터 PT2만으로 구성한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트·드레인 사이에 1.4V의 전압이 인가되지만, 전력 제어용 Pch MOS 트랜지스터 PT5와 PT6의 양쪽의 Pch MOS 트랜지스터로 구성한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT5와 PT6의 게이트·드레인 사이에 인가되는 전압이 1.0V 이하로 낮게 억제되게 된다.
또한, 동작시의 전력 제어용 Pch MOS 트랜지스터 PT5, PT6의 온 저항은, 실시예 9와 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT5, PT6에 순방향 바이어스가 인가되게 되고, Pch MOS 트랜지스터의 임계값 전압은 더 높아져서, 전류가 흐르기 쉽게 된다.
또한, 실시예 9와 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT5, PT6에 병렬로, 기생의 BJT가 추가되고, 또한 전력 제어용 Pch MOS 트랜지스터 PT5의 소스와 전력 제어용 Pch MOS 트랜지스터 PT6의 드레인 사이에도 기생의 BJT가 추가된 구조로 되기 때문에, 기생의 BJT에 의한 온 저항의 효과에 의해, 전력 제어용 트랜지스터의 전체 온 저항은 약 절반 이하로 낮아지고, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 증가시킬 수 있다.
또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터의 면적을 약 절반 이하로 축소할 수 있다.
(실시예 11)
실시예 11은, 게이트와 기판을 전기적으로 접속한 전력 제어용 Nch MOS 트랜지스터 NT7, NT8이 직렬로 접속되고, 전류 리미터를 하나로 한 반도체 집적 회로 장치에 적용하는 예이다. 또한, 전류 리미터를 구성하는 MOS 트랜지스터의 게이트 는 저전위측 전원선 VSS에 고정시킨다.
도 19는 본 발명의 실시예 11에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 16과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 19에 있어서, 반도체 집적 회로 장치(1100)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 직렬로 접속된 전력 제어용 Nch MOS 트랜지스터 NT7, NT8과, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(1120)와, 전력 제어용 Nch MOS 트랜지스터 NT7 및 전력 제어용 Nch MOS 트랜지스터 NT8의 게이트와 기판 사이에 설치되고, 저전위측 전원선 VSS를 게이트에 인가한 Nch MOS 트랜지스터 NT51과 Pch MOS 트랜지스터 PT51의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터(950)를 구비하여 구성된다.
본 실시예는, 실시예 9와 전류 리미터(950)에의 전원선의 접속이 다르다. 즉, 도 16의 반도체 집적 회로 장치(900)의 전류 리미터(950)는, 전류 리미터(950) 를 구성하는 Nch MOS 트랜지스터 NT51의 게이트에 고전위측 전원선 VDD를 접속하고, Pch MOS 트랜지스터 PT51의 게이트에 저전위측 전원선 VSS를 접속하고 있었지만, 본 실시예의 반도체 집적 회로 장치(1100)의 전류 리미터(950)는, Nch MOS 트랜지스터 NT51의 게이트와 Pch MOS 트랜지스터 PT51의 게이트를 모두 저전위측 전원선 VSS에 접속한다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12에 의해 구성된다. CMOS 논리 회로(110)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접속되고, CMOS 논리 회로(110)의 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Nch MOS 트랜지스터 NT7은, 드레인이 전력 제어용 Nch MOS 트랜지스터 NT8의 소스에 접속되고, 소스가 저전위측 전원선 VSS에 접속된다. 전력 제어용 Nch MOS 트랜지스터 NT8은, 드레인이 제 2 의사 전원선 VSS1에 접속되고, 전력 제어용 Nch MOS 트랜지스터 NT7의 기판과 전력 제어용 Nch MOS 트랜지스터 NT8의 기판을 NT7의 게이트에 접속한 구성을 취한다. 게이트와 기판은, 예컨대, 저전위측 전원선 VSS를 게이트에 인가한 Nch MOS 트랜지스터와 Pch MOS 트랜지스터의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터(950)를 거쳐 접속하여도 좋다.
전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Nch MOS 트랜지스터 NT11, NT12의 제 1 임계값 전압의 절대값 이하이거나, 또는 전력 제어용 Nch MOS 트랜지스터 NT7, NT8은 디플리션형으로 설정된다. 전력 제어용 Nch MOS 트랜지스터 NT7의 게이트에는 로우 레벨로서 VSS의 전위보다 낮은 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가하며, 전력 제어용 Nch MOS 트랜지스터 NT8의 게이트에는 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일한 전압을 인가하고, 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압을 인가한다.
전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 게이트에 인가하는 하이 레벨은, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 고전위측 전원선 VDD의 전위와 동일하거나 그것보다 높은 전압이라고는 한정되지 않고, 고전위측 전원선 VDD의 전위보다 낮은 전압인 경우도 있을 수 있다.
레벨 변환 회로(1120)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(1100)의 동작에 대하 여 설명한다.
예컨대, CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 임계값 전압을 －0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레벨 변환 회로(1120)를 거쳐 전력 제어용 Nch MOS 트랜지스터 NT7의 게이트에 인가되는 전압을, 로우 레벨을 －0.4V로 하고, 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 1.0V로 한다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT8의 게이트에 인가되는 전압을, 로우 레벨을 0V로 하고, 하이 레벨을 1.0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Nch MOS 트랜지스터의 리크 전류를 생각하면, 비록 전력 제어용 Nch MOS 트랜지스터 NT7이 디플리션형의 Nch MOS 트랜지스터이더라도, 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 －0.4V로 충분히 큰 부의 전압이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT7을, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 전력 제어용 Nch MOS 트랜지스터 NT8의 게이트 및 기판에 인가되는 로우 레벨이 0V이기 때문에, 전력 제어용 Nch MOS 트랜지스터 NT8의 소스 전위, 즉 전력 제어용 Nch MOS 트랜지스터 NT7의 드레인 전위는 약 0.3V에서 안정된다. 따라서, 실시예 3과 같이, 전력 제어용 Nch MOS 트랜지스터 NT2만으로 구성한 경우에는, 전력 제어용 Nch MOS 트랜지스터 NT2의 게이트·드레인 사이에 1.4V의 전압이 인가되지만, 전력 제어용 Nch MOS 트랜지스터 NT7과 NT8의 양쪽의 Nch MOS 트랜지스터로 구성한 경우에는, 전력 제어용 Nch MOS 트랜지스터 NT7과 NT8의 게이트·드레인 사이에 인가되는 전압이 1.0V 이하로 낮게 억제되어, CMOS 논리 회로(110)를 구성하는 MOS 트랜지스터와 동일한 게이트·드레인 내압을 갖는 트랜지스터로 구성할 수 있다.
다음에, 동작시의 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 온 저항에 대하여 종래예와 비교한다. 종래예에서는, 전력 제어용 Nch MOS 트랜지스터 NT7과 NT8의 기판은 저전위측 전원선 VSS에 접속되어 있지만, 본 실시예에서는, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 기판이 전력 제어용 Nch MOS 트랜지스터 NT7의 게이트에 접속되어 있기 때문에, 게이트·소스 사이에 1.0V를 인가하면, 기판·소스 사이에는 약 0.7V가 인가된다. 따라서, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8에 순방향 바이어스가 인가되게 되고, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 임계값 전압은 더 낮아져서, 전류가 흐르기 쉽게 된다.
도 20은 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 등가 회로를 나타내는 도면이다.
도 20에 도시하는 바와 같이, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8에 병렬로, 기생의 BJT가 추가되고, 또한 전력 제어용 Nch MOS 트랜지스터 NT7의 소스와 NT8의 드레인 사이에도 기생의 BJT가 추가된 구조로 된다. 즉, 기생의 BJT가 3개 생성된다. 이 때문에, 기생의 BJT에 의한 온 저항의 상승 효과에 의해, 전력 제어용 트랜지스터의 전체 온 저항은 더욱 낮아진다. 전력 제어용 Nch MOS 트랜지 스터 NT7의 소스와 전력 제어용 Nch MOS 트랜지스터 NT8의 드레인 사이의 기생 BJT의 에미터·콜렉터 간의 베이스 길이를 짧게 함으로써, 증폭율을 크게 하면 큰 효과를 얻을 수 있다.
예컨대, 전력 제어용 Nch MOS 트랜지스터 NT7, NT8에 인가하는 게이트 전압의 하이 레벨을 고전위측 전원선 VDD와 동일한 전압인 1.0V로 한 경우, BJT의 온 저항이 Nch MOS 트랜지스터의 온 저항의 2배가 된다고 하면, 본 실시예의 전력 제어용 Nch MOS 트랜지스터 NT7, NT8과 BJT의 전체 온 저항은, 게이트 전압을 1.0V로 했을 때의 종래예의 전력 제어용 Nch MOS 트랜지스터 NT7, NT8의 전체 온 저항의 약 절반 이하로 되어, 동작시에 있어서의 CMOS 논리 회로(110)로의 전류 공급 능력을 증가시킬 수 있다.
또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터의 면적을 약 절반 이하로 축소할 수 있다.
본 실시예에서는, 아날로그 스위치를 구성하는 전류 리미터(950)의 Nch MOS 트랜지스터 NT51과 Pch MOS 트랜지스터 PT51의 게이트를 저전위측 전원선 VSS, 즉 로우 레벨에 고정하고 있다. 이것은, Nch MOS 트랜지스터 NT51의 게이트에 고내압(高耐壓)을 인가하지 않도록 하기 위함이다.
(실시예 12)
실시예 12는, 게이트와 기판을 전기적으로 접속한 전력 제어용 Pch MOS 트랜 지스터 PT7, PT8이 직렬로 접속되고, 전류 리미터를 하나로 한 반도체 집적 회로 장치에 적용하는 예이다. 또한, 전류 리미터를 구성하는 MOS 트랜지스터의 게이트는 고전위측 전원선 VDD에 고정시킨다.
도 21은 본 발명의 실시예 12에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 본 실시예는, CMOS 논리 회로, 전력 제어용 Pch MOS 트랜지스터 PT7, PT8 및 레벨 변환 회로를 구비하는 반도체 집적 회로 장치에 적용한 예이다. 도 18과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
도 21에 있어서, 반도체 집적 회로 장치(1200)는, CMOS 논리 회로(110)와, CMOS 논리 회로(110)의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(110)의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 고전위측 전원선 VDD와 제 1 의사 전원선 VDD1 사이에 직렬로 접속된 전력 제어용 Pch MOS 트랜지스터 PT7, PT8과, 전력 제어용 Pch MOS 트랜지스터 PT7, PT8의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(1220)와, 전력 제어용 Pch MOS 트랜지스터 PT7 및 전력 제어용 Pch MOS 트랜지스터 PT8의 게이트와 기판 사이에 설치되고, 고전위측 전원선 VDD를 게이트에 인가한 Nch MOS 트랜지스터 NT52와 Pch MOS 트랜지스터 PT52의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터(1050)를 구비하여 구성된다.
CMOS 논리 회로(110)는, 실시예 1과 마찬가지로, 제 1 임계값 전압을 갖는 복수의 Nch MOS 트랜지스터 NT11, NT12와 제 2 임계값 전압을 갖는 복수의 Pch MOS 트랜지스터 PT11, PT12에 의해 구성된다. CMOS 논리 회로(110)의 고전위측 전원 단자부는 제 1 의사 전원선 VDD1에 접속되고, CMOS 논리 회로(110)의 저전위측 전원 단자부는 제 2 의사 전원선 VSS1에 접속된다.
전력 제어용 Pch MOS 트랜지스터 PT7은, 드레인이 전력 제어용 Pch MOS 트랜지스터 PT8의 소스에 접속되고, 소스가 고전위측 전원선 VDD에 접속된다. 전력 제어용 Pch MOS 트랜지스터 PT8은, 드레인이 제 1 의사 전원선 VDD1에 접속되고, 전력 제어용 Pch MOS 트랜지스터 PT7의 기판과 전력 제어용 Pch MOS 트랜지스터 PT8의 기판을 PT7의 게이트를 접속한 구성을 취한다. 게이트와 기판은, 예컨대, 고전위측 전원선 VDD를 게이트에 인가한 Nch MOS 트랜지스터와 Pch MOS 트랜지스터의 소스끼리, 드레인끼리를 접속한 아날로그 스위치를 이용한 전류 리미터(1050)를 거쳐 접속하여도 좋다.
전력 제어용 Pch MOS 트랜지스터 PT7, PT8의 임계값 전압의 절대값은, CMOS 논리 회로(110)를 구성하는 복수의 Pch MOS 트랜지스터 PT11, PT12의 제 2 임계값 전압의 절대값 이하이거나, 또는 전력 제어용 Pch MOS 트랜지스터 PT7, PT8은 디플리션형으로 설정된다. 전력 제어용 Pch MOS 트랜지스터 PT7의 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위보다 높은 전압을 인가하고, 로우 레벨로서 저전 위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가하며, 전력 제어용 Pch MOS 트랜지스터 PT8의 게이트에는 하이 레벨로서 고전위측 전원선 VDD의 전위와 동일한 전압을 인가하고, 로우 레벨로서 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압을 인가한다.
전력 제어용 Pch MOS 트랜지스터 PT7, PT8의 게이트에 인가하는 로우 레벨은, 전력 제어용 Pch MOS 트랜지스터 PT7, PT8의 임계값 전압과 온 저항의 설정값에 의해 결정되며, 반드시 저전위측 전원선 VSS의 전위와 동일하거나 그것보다 낮은 전압이라고는 한정되지 않고, 저전위측 전원선 VSS의 전위보다 높은 전압인 경우도 있을 수 있다.
레벨 변환 회로(1220)는, 제어 입력 신호 CTR을 수신하여, 신호 전압 레벨을 변환하고, 전력 제어용 Pch MOS 트랜지스터 PT7, PT8의 게이트에 인가하는 하이 레벨과 로우 레벨의 신호를 출력한다.
이하, 전술한 바와 같이 구성된 반도체 집적 회로 장치(1200)의 동작에 대하여 설명한다.
CMOS 논리 회로(110)를, 임계값 전압이 0.2V인 Nch MOS 트랜지스터와 임계값 전압이 －0.2V인 Pch MOS 트랜지스터로 구성한 것으로 한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT7, PT8의 임계값 전압을 0.1V(디플리션형)로 한다. 또한, 저전위측 전원선 VSS를 0V로 하고, 고전위측 전원선 VDD를 1.0V로 한다. 그리고, 레 벨 변환 회로를 거쳐 전력 제어용 Pch MOS 트랜지스터 PT7의 게이트에 인가되는 전압을, 하이 레벨을 1.4V로 하고, 로우 레벨을 저전위측 전원선 VSS와 동일한 전압인 0V로 한다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT8의 게이트에 인가되는 전압을, 하이 레벨을 1.0V로 하고, 로우 레벨을 0V로 한다.
여기서, 대기시에 있어서의 전력 제어용 Pch MOS 트랜지스터의 리크 전류는, 실시예 11과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT7의 게이트·소스 사이 및 기판·소스 사이에 인가되는 전압이 고전위측 전원선 VDD보다 0.4V로 충분히 큰 정의 전압이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT7을, 리크 전류를 억제한 컷오프 상태로 할 수 있다. 또한, 전력 제어용 Pch MOS 트랜지스터 PT8의 게이트 및 기판에 인가되는 하이 레벨이 1.0V이기 때문에, 전력 제어용 Pch MOS 트랜지스터 PT8의 소스 전위, 즉 전력 제어용 Pch MOS 트랜지스터 PT7의 드레인 전위는 약 0.7V에서 안정된다. 따라서, 실시예 4와 같이, 전력 제어용 Pch MOS 트랜지스터 PT2만으로 구성한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT2의 게이트·드레인 사이에 1.4V의 전압이 인가되지만, 전력 제어용 Pch MOS 트랜지스터 PT7과 PT8의 양쪽의 Pch MOS 트랜지스터로 구성한 경우에는, 전력 제어용 Pch MOS 트랜지스터 PT7과 PT8의 게이트·드레인 사이에 인가되는 전압이 1.0V 이하로 낮게 억제되게 된다.
또한, 동작시의 전력 제어용 Pch MOS 트랜지스터 PT7, PT8의 온 저항은, 실시예 11과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT7, PT8에 순방향 바이어 스가 인가되게 되고, 전력 제어용 Pch MOS 트랜지스터의 임계값 전압은 더 높아져서, 전류가 흐르기 쉽게 된다.
또한, 실시예 11과 마찬가지로, 전력 제어용 Pch MOS 트랜지스터 PT7, PT8에 병렬로, 기생의 BJT가 추가되고, 또한 전력 제어용 Pch MOS 트랜지스터 PT7의 소스와 PT8의 드레인 사이에도 기생의 BJT가 추가된 구조로 되기 때문에, 기생의 BJT에 의한 온 저항의 효과에 의해, 전력 제어용 트랜지스터의 전체 온 저항은 약 절반 이하로 낮아지고, 동작시에 있어서의 CMOS 논리 회로로의 전류 공급 능력을 증가시킬 수 있다.
또한, 종래와 동일한 정도의 온 저항으로 할 수 있으면, 전력 제어용 MOS 트랜지스터의 면적을 약 절반 이하로 축소할 수 있다.
전술한 각 실시예는, CMOS 논리 회로 전체에 대하여 전력 제어용 MOS 트랜지스터를 적용한 예였다. 그러나, CMOS 논리 회로의 내부 로직 중 필요한 로직 또는 트랜지스터에만, 상기 각 전력 제어용 MOS 트랜지스터를 적용하는 것도 가능하다. 이하, 그 예에 대하여 실시예 13 내지 실시예 17에 의해 설명한다.
(실시예 13)
실시예 13은, 논리 회로 중, 임계 경로(critical path) 부분의 회로에만, 실시예 1에서 설명한 전력 제어용 Nch MOS 트랜지스터 NT1을 접속한 것이다.
도 22는 본 발명의 실시예 13에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 도 6과 동일한 구성 부분에는 동일 부호 를 부여하여 중복 개소의 설명을 생략한다.
도 22에 있어서, 반도체 집적 회로 장치(1300)는, CMOS 논리 회로(1310)와, CMOS 논리 회로(1310) 중, 임계 경로 부분의 회로(1311∼1313)(해칭부 참조)만의 고전위측 전원 단자부에 접속된 제 1 의사 전원선 VDD1과, CMOS 논리 회로(1310) 중, 임계 경로 부분의 회로(1311∼1313)만의 저전위측 전원 단자부에 접속된 제 2 의사 전원선 VSS1과, 제 2 의사 전원선 VSS1과 저전위측 전원선 VSS 사이에 접속된 전력 제어용 Nch MOS 트랜지스터 NT1과, 전력 제어용 Nch MOS 트랜지스터 NT1의 게이트에 인가하는 신호 전압 레벨을 변환하는 레벨 변환 회로(120)를 구비하여 구성된다. 또한, CMOS 논리 회로(1310)에는, 래치 회로(1350∼1352)가 접속되어, 신호의 입출력 타이밍이 조정된다.
CMOS 논리 회로(1310)는, 임계 경로 부분의 회로(1311∼1313)(해칭부 참조)와, 임계 경로가 문제로 되지 않는 회로(1321, 1322)를 갖는다. 이들 회로는, 기능적으로는, NAND 회로, AND 회로, NOR 회로, OR 회로 등이다.
CMOS 논리 회로(1310) 중에서, 타이밍이 엄격한 임계 경로 부분의 회로(1311∼1313)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값은, 임계 경로가 아닌 부분의 회로(1321, 1322)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값보다 작은 값으로 설정된다.
본 실시예에 따르면, 대기시에, 전원 리크 전류를 발생하는 임계 경로 부분의 회로(1311∼1313)의 전원 리크 전류를 차단할 수 있다. 전력 제어용 Nch MOS 트랜지스터 NT1의 대기시에 있어서의 리크 전류나 동작시의 온 저항에 관해서는, 실시예 1과 동일하기 때문에, 생략한다. 임계 경로 부분의 회로(1311∼1313)만 전원 차단하는 경우에는, 회로 부하가 경감되기 때문에, 전원 제어용 Nch MOS 트랜지스터 NT1의 온 저항을 약간 높게 하더라도 CMOS 논리 회로(1310)가 오동작하는 일은 없다. 따라서, 전원 제어용 Nch MOS 트랜지스터 NT1의 면적도 작게 설정할 수 있는 이점이 있다. 또한, 논리 회로 블럭 전체로 전원 제어하는 경우와, 논리 회로 블럭 중에서 임계값 전압을 작게 하여 고속 동작시키고자 하는(단, 리크 전류는 증대되는 경향이 있음) 회로만 전원 제어하는 경우의 2가지 방법이 적응적으로 채용되는데, 본 실시예에서는 그 후자(後者)의 경우에 적용할 수 있다.
마찬가지로, CMOS 논리 회로(1310) 중, 임계 경로 부분의 회로(1311∼1313)에만, 도 7의 실시예 2에서 설명한 전력 제어용 Pch MOS 트랜지스터 PT1을 접속하는 것도 가능하며, 마찬가지의 효과를 얻을 수 있다.
또, CMOS 논리 회로(1310) 중, 임계 경로 부분의 회로(1311∼1313)에만 전원 제어용 Nch MOS 트랜지스터 NT1을 접속하는 경우에 대하여 설명하였지만, 임계 경로 부분의 회로에만 적용하는 것에 한정되지 않고, 어떠한 회로 또는 트랜지스터에 접속하느냐／접속하지 않느냐는 임의적이다. 이것은, 이하의 실시예 14 내지 실시예 21에 대해서도 마찬가지이다.
(실시예 14)
실시예 14는, 상기 실시예 13의 경우와 마찬가지로, 논리 회로 중, 임계 경 로 부분의 회로(1311∼1313)에만, 실시예 3에서 설명한 전력 제어용 Nch MOS 트랜지스터 NT2를 접속한 것이다.
도 23은 본 발명의 실시예 14에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 도 6 및 도 23과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
반도체 집적 회로 장치(1400)의 CMOS 논리 회로(1310) 중에서, 타이밍이 엄격한 임계 경로 부분의 회로(1311∼1313)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값은, 임계 경로가 아닌 부분의 회로(1321, 1322)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값보다 작은 값으로 설정된다.
본 실시예에 따르면, 대기시에, 전원 리크 전류를 발생하는 임계 경로 부분의 회로의 전원 리크 전류를 차단할 수 있다. 전력 제어용 Nch MOS 트랜지스터 NNT2의 대기시에 있어서의 리크 전류나 동작시의 온 저항에 관해서는, 실시예 3과 동일하기 때문에, 생략한다. 임계 경로 부분의 회로(1311∼1313)만 전원 차단하는 경우에는, 회로 부하가 경감되기 때문에, 전원 제어용 Nch MOS 트랜지스터 NT2의 온 저항을 약간 높게 하더라도 CMOS 논리 회로(1310)가 오동작하는 일은 없다. 따라서, 전원 제어용 Nch MOS 트랜지스터 NT2의 면적도 작게 설정할 수 있는 이점이 있다. 또한, 논리 회로 블럭 중에서 임계값 전압을 작게 하여 고속 동작시키고자 하는 회로만 전원 제어하는 경우에 적용하면 바람직하다.
마찬가지로, CMOS 논리 회로(1310) 중, 임계 경로 부분의 회로(1311∼1313)에만, 실시예 4에서 설명한 전력 제어용 Pch MOS 트랜지스터 PT2를 접속하는 것도 가능하다.
(실시예 15)
실시예 15는, 논리 회로 중, 임계 경로 부분의 회로(1311∼1313)에만, 실시예 7에서 설명한 전력 제어용 Nch MOS 트랜지스터 NT3, NT4를 접속한 것이다.
도 24는 본 발명의 실시예 15에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 도 13 및 도 23과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
반도체 집적 회로 장치(1500)의 CMOS 논리 회로(1310) 중에서, 타이밍이 엄격한 임계 경로 부분의 회로(1311∼1313)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값은, 임계 경로가 아닌 부분의 회로(1321, 1322)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값보다 작은 값으로 설정된다.
본 실시예에 따르면, 대기시에, 전원 리크 전류를 발생하는 임계 경로 부분의 회로(1311∼1313)의 전원 리크 전류를 차단할 수 있다. 전원 제어용 Nch MOS 트랜지스터 NT3, NT4의 대기시에 있어서의 리크 전류나 동작시의 온 저항에 관해서는, 실시예 7과 동일하기 때문에, 생략한다. 임계 경로 부분의 회로(1311∼1313)만 전원 차단하는 경우에는, 회로 부하가 경감되기 때문에, 전원 제어용 Nch MOS 트랜지스터 NT3, NT4의 온 저항을 약간 높게 하더라도 CMOS 논리 회로(1310)가 오동작하는 일은 없다. 따라서, 전원 제어용 Nch MOS 트랜지스터 NT3, NT4의 면적도 작게 설정할 수 있는 이점이 있다.
마찬가지로, CMOS 논리 회로(1310) 중, 임계 경로 부분의 회로(1311∼1313)에만, 실시예 8에서 설명한 전력 제어용 Pch MOS 트랜지스터 PT3, PT4를 접속하는 것도 가능하다.
(실시예 16)
실시예 16은, 논리 회로 중, 임계 경로 부분의 회로(1311∼1313)에만, 실시예 9에서 설명한 전력 제어용 Nch MOS 트랜지스터 NT5, NT6을 접속한 것이다.
도 25는 본 발명의 실시예 16에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 도 16 및 도 23과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
반도체 집적 회로 장치(1600)의 CMOS 논리 회로(1310) 중에서, 타이밍이 엄격한 임계 경로 부분의 회로를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값은, 임계 경로가 아닌 부분의 회로를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값보다 작은 값으로 설정된다.
본 실시예에 따르면, 대기시에, 전원 리크 전류를 발생하는 임계 경로 부분의 회로(1311∼1313)의 전원 리크 전류를 차단할 수 있다. NT5, NT6의 대기시에 있어서의 리크 전류나 동작시의 온 저항에 관해서는, 실시예 9와 동일하기 때문에, 생략한다. 임계 경로 부분의 회로(1311∼1313)만 전원 차단하는 경우에는, 회로 부하가 경감되기 때문에, 전원 제어용 Nch MOS 트랜지스터 NT5, NT6의 온 저항을 약간 높게 하더라도 CMOS 논리 회로(1310)가 오동작하는 일은 없다. 따라서, 전원 제어용 Nch MOS 트랜지스터 NT5, NT6의 면적도 작게 설정할 수 있는 이점이 있다.
마찬가지로, CMOS 논리 회로(1310) 중, 임계 경로 부분의 회로(1311∼1313)에만, 실시예 10에서 설명한 전력 제어용 Pch MOS 트랜지스터 PT5, PT6을 접속하는 것도 가능하다.
(실시예 17)
실시예 17은, 논리 회로 중, 임계 경로 부분의 회로(1311∼1313)에만, 실시예 11에서 설명한 전력 제어용 Nch MOS 트랜지스터 NT7, NT8을 접속한 것이다.
도 26은 본 발명의 실시예 17에 따른 전력 제어 기능을 갖는 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 도 19 및 도 23과 동일한 구성 부분에는 동일 부호를 부여하여 중복 개소의 설명을 생략한다.
반도체 집적 회로 장치(1700)의 CMOS 논리 회로(1310) 중에서, 타이밍이 엄격한 임계 경로 부분의 회로(1311∼1313)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값은, 임계 경로가 아닌 부분의 회로(1321, 1322)를 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값보다 작은 값으로 설정된다.
실시예 15는, 대기시에, 전원 리크 전류를 발생하는 임계 경로 부분의 회로(1311∼1313)의 전원 리크 전류를 차단할 수 있다. NT7, NT8의 대기시에 있어서의 리크 전류나 동작시의 온 저항에 관해서는, 실시예 11과 동일하기 때문에, 생략한다. 임계 경로 부분의 회로(1311∼1313)만 전원 차단하는 경우에는, 회로 부하가 경감되기 때문에, 전원 제어용 Nch MOS 트랜지스터 NT7, NT8의 온 저항을 약간 높게 하더라도 CMOS 논리 회로(1310)가 오동작하는 일은 없다. 따라서, 전원 제어용 Nch MOS 트랜지스터 NT7, NT8의 면적도 작게 설정할 수 있는 이점이 있다.
마찬가지로, CMOS 논리 회로 중, 임계 경로 부분의 회로(1311∼1313)에만, 실시예 12에서 설명한 전력 제어용 Pch MOS 트랜지스터 PT7, PT8을 접속하는 것도 가능하다.
또한, 실시예 1 내지 실시예 17까지의 CMOS 논리 회로를 구성하는 Pch MOS 트랜지스터의 기판을 공통으로 하여, VBP11로 하고, 마찬가지로 Nch MOS 트랜지스터의 기판을 공통으로 하여, VBN11로 한다. 그리고, 통상 동작시, 즉, 전력 제어용 MOS 트랜지스터가 온 상태일 때, CMOS 논리 회로의 기판 전압을 제어하여, MOS 트랜지스터의 임계값 전압의 조정을 함으로써, 소비 전력을 저감할 수 있다. 또한, LSI 출하 검사의 1 항목인 CMOS 논리 회로의 IDDQ(정지 전원 전류) 테스트를 할 때, CMOS 논리 회로의 기판 전압을 제어함으로써 MOS 트랜지스터의 임계값 전압을 높게 한다. 그 결과, CMOS 논리 회로 본래의 전원 리크 전류가 낮아져서, 제조상에서 발생한 결함 불량에 의한 리크 전류를 정밀도 좋게 측정할 수 있다.
(실시예 18)
도 27은 본 발명의 실시예 18에 따른 전력 제어 기능을 갖는 전자 장치의 구성을 나타내는 블럭도이다.
도 27에 있어서, 전자 장치(2000)는, 전원 장치(2010)와, 전력 제어 기능을 갖는 반도체 집적 회로 장치(2020)를 구비하여 구성된다.
전력 제어 기능을 갖는 반도체 집적 회로 장치(2020)에는, 상기 각 실시예 1 내지 실시예 17에서 상술한 전력 제어 기능을 갖는 반도체 집적 회로 장치(100∼1700) 중 어느 하나를 적용할 수 있다.
전원 장치(2010)는, 전지나 AC－DC 변환기 등의 전력 공급원(2011)과, 전력 공급원(2011)이 발생하는 전원 전압을 입력하는 전원 입력 단자(2012, 2013)와, 전원 전압을 온·오프하는 전원 스위치(2014)와, 전력 공급원(2011)의 전원 전압을 전력 제어 기능을 갖는 반도체 집적 회로 장치(2020)가 필요로 하는 전압으로 변환 또는 발생시켜 전압을 공급하는 전압 제어 장치(2015)로 구성되어 있다.
전력 공급원으로서 전지를 이용한 전자 장치(2000)는, 사용 시간이 긴 포터블 기기로서 매우 유효하다. 또한, 전력 공급원으로서, AC－DC 변환기를 이용한 전자 장치로도, 전력 절약화의 효과를 충분히 기대할 수 있다.
이상의 설명은 본 발명이 바람직한 실시예의 예증이며, 본 발명의 범위는 이것에 한정되는 것은 아니다.
또한, 본 실시예에서는 반도체 집적 회로 장치라는 명칭을 사용하였지만, 이것은 설명의 편의에 따른 것이며, 임계값 전압 제어 회로 장치, 반도체 집적 회로, 논리 회로 등이어도 물론 무방하다.
또한, 상기 반도체 집적 회로 장치를 구성하는 각 회로부, 예컨대 레벨 변환 회로 등의 종류, 수 및 접속 방법 등은 전술한 실시예에 한정되지 않는다.
상기 각 실시예는, 기판이 전기적으로 분리된 복수의 회로 블럭마다, 실시하 는 것도 가능하다.
또한, 통상의 실리콘 기판 상에 구성된 MOS 트랜지스터뿐만 아니라, SOI(Silicon On Insulator) 구조의 MOS 트랜지스터에 의해 구성된 반도체 집적 회로에 대해서도 실시할 수 있다.
예컨대, 통상의 실리콘 기판 상에 구성된 MOS 트랜지스터뿐만 아니라, 전원 제어용 Nch MOS 트랜지스터 NT2∼NT8 및 전원 제어용 Pch MOS 트랜지스터 PT2 내지 PT8을 SOI 구조의 실리콘 기판 상에 형성하면, 래치업을 일으키지 않는다고 하는 이점이 있다. 또한, 모든 MOS 트랜지스터가 SOI 구조의 실리콘 기판 상에 형성된 반도체 집적 회로에 대하여 실시하는 것도 가능하다.
이상과 같이, 본 발명에 따르면, 전력 제어용 MOS 트랜지스터의 컷오프시의 리크 전류를 낮게 억제한 채로, 온 저항을 종래보다 대폭 낮출 수 있기 때문에, 논리 회로로의 전류 공급의 안정뿐만 아니라, 전력 제어용 MOS 트랜지스터의 사이즈 저감을 실현할 수 있어, 결과적으로 반도체 집적 회로 및 전자 장치의 저소비 전력화와 반도체 집적 회로의 칩 사이즈의 저감을 실현할 수 있다.
따라서, 본 발명에 따른 트랜지스터의 임계값 전압을 제어하는 반도체 집적 회로 장치 및 전자 장치는, 컷오프시의 리크 전류를 억제하면서, 온 저항을 종래보다 대폭 낮출 수 있는 전력 제어용 MOS 트랜지스터를 이용하여, 전력 제어를 할 수 있기 때문에, 논리 회로로의 전류 공급의 안정화와 칩 사이즈의 저감을 실현할 수 있다. 따라서, 반도체 집적 회로 및 전자 장치의 저소비 전력화와 반도체 집적 회로의 칩 소형화의 양쪽을 동시에 실현하는 수단으로서 매우 유효하다.
이상, 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 상기한 실시예에 한정되는 것은 아니며, 특허 청구의 범위에 기재한 요지 내에서 여러 가지로 변형·변경이 가능하다.
본 출원은 2006년 2월 1일 출원된 일본 특허 공개 제 2006－25124 호에 기초한 것으로, 그 내용을 모두 여기 포함시켜 둔다.

Claims (27)

  1. 복수의 Nch MIS 트랜지스터와 복수의 Pch MIS 트랜지스터로 이루어지는 논리 회로와,
    상기 논리 회로의 고전위측 전원 단자부에 접속된 제 1 의사 전원선과,
    상기 논리 회로의 저전위측 전원 단자부에 접속된 제 2 의사 전원선과,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값보다 작은 임계값 전압을 갖거나, 또는 디플리션형의 제 1 Nch MIS 트랜지스터
    를 구비하고,
    상기 제 1 Nch MIS 트랜지스터의 드레인에 상기 제 2 의사 전원선을 접속함과 아울러, 소스에 상기 저전위측 전원선을 접속하고, 게이트에는 로우 레벨이 상기 저전위측 전원선의 전위보다 낮은 전압을, 하이 레벨이 상기 저전위측 전원선의 전위보다 높은 전압을 인가하는
    반도체 집적 회로 장치.
  2. 복수의 Nch MIS 트랜지스터와 복수의 Pch MIS 트랜지스터로 이루어지는 논리 회로와,
    상기 논리 회로의 고전위측 전원 단자부에 접속된 제 1 의사 전원선과,
    상기 논리 회로의 저전위측 전원 단자부에 접속된 제 2 의사 전원선과,
    제 1 Nch MIS 트랜지스터
    를 구비하고,
    상기 제 1 Nch MIS 트랜지스터의 드레인에 상기 제 2 의사 전원선을 접속함과 아울러, 소스에 상기 저전위측 전원선을 접속하고, 게이트와 기판을 전기적으로 접속하는
    반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 제 1 Nch MIS 트랜지스터의 임계값 전압의 절대값이, 상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값보다 크고, 또한, 상기 제 1 Nch MIS 트랜지스터의 게이트에 인가하는 신호의 하이 레벨이 상기 고전위측 전원선의 전위 이상, 로우 레벨이 상기 저전위측 전원선의 전위와 동일한
    반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 제 1 Nch MIS 트랜지스터의 임계값 전압의 절대값이, 상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하이거나, 또는 디플리션형이며, 또한, 상기 제 1 Nch MIS 트랜지스터의 게이트에 인가하는 신호의 하이 레벨이 상기 저전 위측 전원선의 전위보다 높고, 로우 레벨이 상기 저전위측 전원선의 전위보다 낮은 것을 특징으로 하는
    반도체 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 제 1 Nch MIS 트랜지스터의 게이트에, 하이 레벨로서 상기 고전위측 전원선의 전위 이상의 전압의 신호를 인가하는
    반도체 집적 회로 장치.
  6. 제 1 항에 있어서,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하의 임계값 전압을 갖거나, 또는 디플리션형의 제 2 Nch MIS 트랜지스터를 더 구비하고,
    상기 제 1 Nch MIS 트랜지스터의 드레인과 상기 제 2 의사 전원선 사이에, 상기 제 2 Nch MIS 트랜지스터를 접속하고, 상기 제 2 Nch MIS 트랜지스터의 게이트와 기판을 전기적으로 접속하는
    반도체 집적 회로 장치.
  7. 제 1 항에 있어서,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하의 임계값 전압을 갖거나, 또는 디플리션형의 제 2 Nch MIS 트랜지스터를 더 구비하고,
    상기 제 1 Nch MIS 트랜지스터의 드레인에 상기 제 2 Nch MIS 트랜지스터의 소스를 접속함과 아울러, 소스에 상기 저전위측 전원선을 접속하며,
    상기 제 2 Nch MIS 트랜지스터의 드레인에 상기 제 2 의사 전원선을 접속하고,
    상기 제 1 Nch MIS 트랜지스터의 기판과 상기 제 2 Nch MIS 트랜지스터의 기판을 상기 제 2 Nch MIS 트랜지스터의 게이트에 접속하는
    반도체 집적 회로 장치.
  8. 제 1 항에 있어서,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하의 임계값 전압을 갖거나, 또는 디플리션형의 제 2 Nch MIS 트랜지스터를 더 구비하고,
    상기 제 1 Nch MIS 트랜지스터의 드레인에 상기 제 2 Nch MIS 트랜지스터의 소스를 접속함과 아울러, 소스에 상기 저전위측 전원선을 접속하며,
    상기 제 2 Nch MIS 트랜지스터의 드레인에 상기 제 2 의사 전원선을 접속하고,
    상기 제 1 Nch MIS 트랜지스터의 기판과 상기 제 2 Nch MIS 트랜지스터의 기판을 상기 제 1 Nch MIS 트랜지스터의 게이트에 접속하는
    반도체 집적 회로 장치.
  9. 제 1 항에 있어서,
    상기 제 1 의사 전원선이 고전위측 전원선에 접속되는
    반도체 집적 회로 장치.
  10. 복수의 Nch MIS 트랜지스터와 복수의 Pch MIS 트랜지스터로 이루어지는 논리 회로와,
    상기 논리 회로의 고전위측 전원 단자부에 접속된 제 1 의사 전원선과,
    상기 논리 회로의 저전위측 전원 단자부에 접속된 제 2 의사 전원선과,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값보다 작은 임계값 전압을 갖거나, 또는 디플리션형의 제 1 Pch MIS 트랜지스터
    를 구비하고,
    상기 제 2 Pch MIS 트랜지스터의 드레인에 상기 제 1 의사 전원선을 접속함과 아울러, 소스에 상기 고전위측 전원선을 접속하고, 게이트에는 하이 레벨이 상기 고전위측 전원선의 전위보다 높은 전압을, 로우 레벨이 상기 고전위측 전원선의 전위보다 낮은 전압을 인가하는
    반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    복수의 Nch MIS 트랜지스터와 복수의 Pch MIS 트랜지스터로 이루어지는 논리 회로와,
    상기 논리 회로의 고전위측 전원 단자부에 접속된 제 1 의사 전원선과,
    상기 논리 회로의 저전위측 전원 단자부에 접속된 제 2 의사 전원선과,
    제 1 Pch MIS 트랜지스터
    를 구비하고,
    상기 제 1 Pch MIS 트랜지스터의 드레인에 상기 제 1 의사 전원선을 접속함과 아울러, 소스에 고전위측 전원선을 접속하고, 게이트와 기판을 전기적으로 접속하는
    반도체 집적 회로 장치.
  12. 제 10 항에 있어서,
    상기 제 1 Pch MIS 트랜지스터의 임계값 전압의 절대값이, 상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값보다 크고, 또한, 상기 제 1 Pch MIS 트랜 지스터의 게이트에 인가하는 신호의 로우 레벨이 상기 저전위측 전원선의 전위 이하, 하이 레벨이 상기 고전위측 전원선의 전위와 동일한
    반도체 집적 회로 장치.
  13. 제 10 항에 있어서,
    상기 제 1 Pch MIS 트랜지스터의 임계값 전압의 절대값이, 상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하이거나, 또는 디플리션형이며, 또한, 상기 제 1 Pch MIS 트랜지스터의 게이트에 인가하는 신호의 하이 레벨이 상기 고전위측 전원선의 전위보다 높고, 로우 레벨이 상기 고전위측 전원선의 전위보다 낮은
    반도체 집적 회로 장치.
  14. 제 10 항에 있어서,
    상기 제 1 Pch MIS 트랜지스터의 게이트에, 로우 레벨로서 저전위측 전원선의 전위 이하의 전압의 신호를 인가하는
    반도체 집적 회로 장치.
  15. 제 10 항에 있어서,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하의 임계값 전압을 갖거나, 또는 디플리션형의 제 2 Pch MIS 트랜지스터를 더 구비하고,
    상기 제 1 Nch MIS 트랜지스터의 드레인과 상기 제 1 의사 전원선 사이에, 상기 제 2 Pch MIS 트랜지스터를 접속하고, 상기 제 2 Pch MIS 트랜지스터의 게이트와 기판을 전기적으로 접속하는
    반도체 집적 회로 장치.
  16. 제 10 항에 있어서,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하의 임계값 전압을 갖거나, 또는 디플리션형의 제 2 Pch MIS 트랜지스터를 더 구비하고,
    상기 제 1 Pch MIS 트랜지스터의 드레인에 상기 제 2 Pch MIS 트랜지스터의 소스를 접속함과 아울러, 소스에 상기 고전위측 전원선을 접속하며,
    상기 제 2 Pch MIS 트랜지스터의 드레인에 상기 제 1 의사 전원선을 접속하고,
    상기 제 1 Pch MIS 트랜지스터의 기판과 상기 제 2 Pch MIS 트랜지스터의 기판을 상기 제 2 Pch MIS 트랜지스터의 게이트에 접속하는
    반도체 집적 회로 장치.
  17. 제 10 항에 있어서,
    상기 논리 회로의 MIS 트랜지스터의 임계값 전압의 절대값 이하의 임계값 전압을 갖거나, 또는 디플리션형의 제 2 Pch MIS 트랜지스터를 더 구비하고,
    상기 제 1 Pch MIS 트랜지스터의 드레인에 상기 제 2 Pch MIS 트랜지스터의 소스를 접속함과 아울러, 소스에 상기 고전위측 전원선을 접속하며,
    상기 제 2 Pch MIS 트랜지스터의 드레인에 상기 제 1 의사 전원선을 접속하고,
    상기 제 1 Pch MIS 트랜지스터의 기판과 상기 제 2 Pch MIS 트랜지스터의 기판을 상기 제 1 Pch MIS 트랜지스터의 게이트에 접속하는
    반도체 집적 회로 장치.
  18. 제 10 항에 있어서,
    상기 제 2 의사 전원선이 저전위측 전원선에 접속되는
    반도체 집적 회로 장치.
  19. 제 1 항에 있어서,
    상기 논리 회로는, 초기 상태일 때에 출력이 로우 레벨로 되는 제 1 논리 회 로와, 초기 상태일 때에 출력이 하이 레벨로 되는 제 2 논리 회로를 구비하고,
    상기 제 1 논리 회로의 고전위측 전원 단자부를 상기 제 1 의사 전원선에 접속하고, 상기 제 1 논리 회로의 저전위측 전원 단자부를 저전위측 전원선에 접속함과 아울러,
    상기 제 2 논리 회로의 고전위측 전원 단자부를 상기 고전위측 전원선에 접속하고, 상기 제 2 논리 회로의 저전위측 전원 단자부를 상기 제 2 의사 전원선에 접속하는
    반도체 집적 회로 장치.
  20. 제 1 항에 있어서,
    상기 논리 회로는, 임계 경로의 게이트 회로는 제 1 임계값 전압을 갖는 Nch MIS 트랜지스터 및 제 2 임계값 전압을 갖는 Pch MIS 트랜지스터에 의해 구성되고,
    임계 경로가 아닌 게이트 회로는 상기 제 1 임계값 전압의 절대값보다 높은 임계값 전압의 절대값을 갖는 Nch MIS 트랜지스터 및 상기 제 2 임계값 전압의 절대값보다 높은 임계값 전압의 절대값을 갖는 Pch MIS 트랜지스터에 의해 구성되며,
    상기 임계 경로의 게이트 회로의 고전위측 전원 단자부를 상기 제 1 의사 전원선에 접속하고, 상기 임계 경로의 게이트 회로의 저전위측 전원 단자부를 상기 제 2 의사 전원선에 접속하는
    반도체 집적 회로 장치.
  21. 제 1 항에 있어서,
    상기 논리 회로는, Pch MIS 트랜지스터의 기판, 및／또는 Nch MIS 트랜지스터의 기판에 접속되고,
    상기 제 1 또는 제 2 Nch MIS 트랜지스터 또는 상기 제 1 또는 제 2 Pch MIS 트랜지스터 중 어느 하나의 MIS 트랜지스터가 도통 상태에 있어서, 상기 논리 회로의 Pch MIS 트랜지스터, Nch MIS 트랜지스터의 임계값 전압을 높게, 또는 낮게 하는 전압을 공급할 수 있는 기판 단자를 갖는
    반도체 집적 회로 장치.
  22. 제 1 항에 있어서,
    상기 제 1 또는 제 2 Nch MIS 트랜지스터 또는 상기 제 1 또는 제 2 Pch MIS 트랜지스터 중 어느 하나의 MIS 트랜지스터의 게이트와 기판 사이에 전류 리미터를 접속하는
    반도체 집적 회로 장치.
  23. 제 22 항에 있어서,
    상기 전류 리미터는, 쌍방향의 소스 팔로워에 의해 구성되는
    반도체 집적 회로 장치.
  24. 제 22 항에 있어서,
    상기 전류 리미터는, 아날로그 스위치에 의해 구성되는
    반도체 집적 회로 장치.
  25. 제 1 항에 있어서,
    상기 제 1 Nch MIS 트랜지스터 또는 상기 제 1 Pch MIS 트랜지스터가, SOI(Silicon on Insulator) 구조의 실리콘 기판 상에 형성되어 있는
    반도체 집적 회로 장치.
  26. 제 1 항에 있어서,
    모든 상기 MIS 트랜지스터가, SOI 구조의 실리콘 기판 상에 형성되어 있는
    반도체 집적 회로 장치.
  27. 전원 장치와, 상기 전원 장치의 전력 제어 기능을 갖는 반도체 집적 회로 장 치를 구비하는 전자 장치에 있어서,
    상기 반도체 집적 회로 장치는, 청구항 1에 기재된 반도체 집적 회로 장치에 의해 구성되는
    전자 장치.
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