CN108304021B - 箝位电路 - Google Patents

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    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Abstract

本发明公开了一种箝位电路,第一PMOS晶体管的源极与电源电压端VDD相连接,第一电阻至第四电阻依次串联后连接在第一PMOS晶体管的漏极与地之间,第一电阻与第二电阻的连接端作为电路的输出端VRG,第二电阻与第三电阻的连接端与所述运算放大器的反向输入端相连接,运算放大器的正向输入端输入电压VREF,运算放大器的输出端与所述PMOS晶体管的栅极相连接;所述NMOS晶体管和第二PMOS晶体管相串联,该NMOS晶体管的漏极与所述电路的输出端VRG相连接,其栅极与电源电压端VDD相连接;第二PMOS晶体管的漏极接地,其栅极与第三电阻和第四电阻的连接端相连接。本发明能够保证系统正常工作。

Description

箝位电路

技术领域

本发明涉及半导体集成电路领域,特别是涉及一种箝位电路。

背景技术

箝位电路是一种常用的电子电路,其作用就是将输入电压变成峰值钳制在某一预定的电平上的输出电压,而不改变输入信号的波形。

图1所示的是一种现有的箝位电路,其由一个运算放大器I0,一个PMOS晶体管MP0,三个电阻R1~R3组成。运算放大器I0的正向输入端输入电压VREF,运算放大器I0的输出端与PMOS晶体管MP0栅极相连接,PMOS晶体管MP0的源极与电源电压端VDD相连接,PMOS晶体管MP0的漏极与电阻R1的一端相连接,电阻R1的另一端与电阻R2的一端相连接,且其连接端作为电路的输出端VRG;电阻R2的另一端与电阻R3的一端及运算放大器I0的反向输入端相连接。电阻R3的另一端接地。

上述箝位电路通过PMOS管MP0和运算放大器I0,将VRG稳压至于x*VREF,其中,1<x<2,“*”表示乘号。当电源电压VDD上由于噪声产生纹波时,由于运算放大器I0的反应速度比较慢,反馈不起作用,输出电压VRG会随着电源电压VDD产生同样的纹波,并可能会超过电路能容忍的最大值Vmax(结合图2所示),造成电路不工作。

发明内容

本发明要解决的技术问题是提供一种箝位电路,能够保证系统正常工作。

为解决上述技术问题,本发明的箝位电路,由一运算放大器,两个PMOS晶体管,四个电阻,一个NMOS晶体管组成;

第一PMOS晶体管的源极与电源电压端VDD相连接,第一电阻至第四电阻依次串联后连接在第一PMOS晶体管的漏极与地之间,第一电阻与第二电阻的连接端作为电路的输出端VRG,第二电阻与第三电阻的连接端与所述运算放大器的反向输入端相连接,运算放大器的正向输入端输入电压VREF,运算放大器的输出端与所述第一PMOS晶体管的栅极相连接;

所述NMOS晶体管和第二PMOS晶体管相串联,该NMOS晶体管的漏极与所述电路的输出端VRG相连接,其栅极与电源电压端VDD相连接;第二PMOS晶体管的漏极接地,其栅极与第三电阻和第四电阻的连接端相连接。

采用本发明的箝位电路灵活可控,易于调节,能够保证系统正常工作。当电源电压VDD的纹波较高时,输出电压VRG也会随着抖动,当输出电压VRG超过一定的值时,所述NMOS晶体管和第二PMOS晶体管会开启,从而起到对输出电压VRG箝位的功能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1是现有的箝位电路原理图;

图2是图1的波形图;

图3是改进后的箝位电路原理一实施例原理图;

图4是图3的波形图。

具体实施方式

为使得本发明的发明目的、特征、优点能够更加的明显和易懂,下面将结合本发明中的附图,对本发明中的技术方案进行清楚、完整地描述。

结合图3所示,在下面的实施例中,本发明改进后的箝位电路由一运算放大器IO,PMOS晶体管MP0、MP1,电阻R1~R4,NMOS晶体管MN0组成。

所述运算放大器IO的正向输入端输入电压VREF,输出端与PMOS晶体管MP0的栅极相连接。PMOS晶体管MP0的源极和NMOS晶体管MN0的栅极与电源电压端VDD相连接。

PMOS晶体管MP0的漏极与电阻R1的一端相连接,电阻R1的另一端与电阻R2的一端和NMOS晶体管MN0的漏极相连接,其连接的节点作为电路的输出端VRG。

电阻R2的另一端与电阻R3的一端和所述运算放大器IO的反向输入端相连接。

电阻R3的另一端与电阻R4的一端和PMOS晶体管MP1的栅极相连接,PMOS晶体管MP1的源极与所述NMOS晶体管MN0的源极相连接。

电阻R4的另一端与PMOS晶体管MP1的漏极接地。

采用上述箝位电路,通过PMOS晶体管MP1的箝位作用,将输出电压VRG的最大值,箝位至Vrp+Vtp。NMOS晶体管MN0的作用是保证当电源电压VDD在纹波下比较高的时候,箝位电路才工作,正常工作时,VDD<Vtn+Vtp+Vrp,NMOS晶体管MN0关断,箝位电路不起作用。当输出电压VRG超过Vrp+Vtp时,电源电压VDD也会比较高,NMOS晶体管MN0和PMOS晶体管MP1导通,将输出电压VRG的电荷泄放,使得输出电压VRG被箝位至Vrp+Vtp(结合图4),这样输出电压VRG的电压不超过Vmax(电压最大值),而保证系统正常工作。

图2反映的是现有箝位电路工作时,当电源电压VDD抖动时,输出电压VRG也会发生抖动,并且峰值会超过系统工作所能允许的最大值Vmax;图4反映的是在有本发明的箝位电路时,当电源电压VDD抖动时,输出电压VRG也会发生抖动,但由于箝位电路的作用,最高值被箝位至Vrp+Vtp,低于Vmax,从而系统能够正常工作。

其中,Vrp是图3中电阻R3与电阻R4连接端的电压,Vtp是图3中PMOS晶体管MP1的阈值电压,Vtn是图3中NMOS晶体管MN0的阈值电压

以上通过具体实施方式对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (4)

1.一种箝位电路,其特征在于:由一运算放大器,两个PMOS晶体管,四个电阻,一个NMOS晶体管组成;
第一PMOS晶体管的源极与电源电压端VDD相连接,第一电阻至第四电阻依次串联后连接在第一PMOS晶体管的漏极与地之间,第一电阻与第二电阻的连接端作为电路的输出端VRG,第二电阻与第三电阻的连接端与所述运算放大器的反向输入端相连接,运算放大器的正向输入端输入电压VREF,运算放大器的输出端与所述第一PMOS晶体管的栅极相连接;
所述NMOS晶体管和第二PMOS晶体管相串联,该NMOS晶体管的漏极与所述电路的输出端VRG相连接,其栅极与电源电压端VDD相连接;第二PMOS晶体管的漏极接地,其栅极与第三电阻和第四电阻的连接端相连接。
2.如权利要求1所述的电路,其特征在于:通过所述第二PMOS晶体管的箝位作用,将输出电压VRG的最大值,箝位至Vrp+Vtp;其中,Vrp为所述第三电阻和第四电阻的连接端的电压,Vtp为第二PMOS晶体管的阈值电压。
3.如权利要求1所述的电路,其特征在于:所述NMOS晶体管作用是保证当电源电压VDD在纹波下比较高的时候,箝位电路才工作,正常工作时,VDD<Vtn+Vtp+Vrp,NMOS晶体管关断,箝位电路不起作用;
其中,Vtn为所述NMOS晶体管的阈值电压,Vtp为所述第二PMOS晶体管的阈值电压,Vrp为所述第三电阻和第四电阻的连接端的电压。
4.如权利要求1-3任一所述的电路,其特征在于:当输出电压VRG超过VRp+Vtp时,所述NMOS晶体管和第二PMOS晶体管导通,将输出电压VRG的电荷泄放,使得输出电压VRG被箝位至Vrp+Vtp,这样输出电压VRG的电压不超过最大值Vmax,而保证系统正常工作;其中,Vrp为所述第三电阻和第四电阻的连接端的电压,Vtp为第二PMOS晶体管的阈值电压。
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