JPH08213619A - 過大な入力電圧に対する負荷の保護回路を含む装置及び過大な入力電圧に対する負荷の保護方法 - Google Patents
過大な入力電圧に対する負荷の保護回路を含む装置及び過大な入力電圧に対する負荷の保護方法Info
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- JPH08213619A JPH08213619A JP7292197A JP29219795A JPH08213619A JP H08213619 A JPH08213619 A JP H08213619A JP 7292197 A JP7292197 A JP 7292197A JP 29219795 A JP29219795 A JP 29219795A JP H08213619 A JPH08213619 A JP H08213619A
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- Emergency Protection Circuit Devices (AREA)
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- Protection Of Static Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 過大な電圧から負荷を保護するための改善
された保護回路を含む装置及び改善された負荷の保護方
法を提供すること。 【解決手段】 本発明による保護回路は負荷に直列に
接続されたデプレッション型ＭＯＳＦＥＴを含むことを
主な特徴とする。実施例に応じて、このＭＯＳＦＥＴの
ゲートは、ソース、グランド、ソース電圧とグランドと
の間の基準電圧に接続され得る。或いは、過電圧発生時
にゲートの接続先を切り替えるようにすることもでき
る。ゲート電圧を負帰還によって制御してもよい。
された保護回路を含む装置及び改善された負荷の保護方
法を提供すること。 【解決手段】 本発明による保護回路は負荷に直列に
接続されたデプレッション型ＭＯＳＦＥＴを含むことを
主な特徴とする。実施例に応じて、このＭＯＳＦＥＴの
ゲートは、ソース、グランド、ソース電圧とグランドと
の間の基準電圧に接続され得る。或いは、過電圧発生時
にゲートの接続先を切り替えるようにすることもでき
る。ゲート電圧を負帰還によって制御してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、負荷（特に半導体
デバイスを含む負荷）を過大な電圧または極性が逆の電
圧から保護するための回路に関する。本発明は、特に、
車両に於いて発生する“ロードダンプ（ｌｏａｄ ｄｕ
ｍｐ）”と呼ばれる状態から負荷を保護するための回路
に関する。
デバイスを含む負荷）を過大な電圧または極性が逆の電
圧から保護するための回路に関する。本発明は、特に、
車両に於いて発生する“ロードダンプ（ｌｏａｄ ｄｕ
ｍｐ）”と呼ばれる状態から負荷を保護するための回路
に関する。
【０００２】
【従来の技術】半導体デバイス、特に集積回路を含むデ
バイスは、“逆極性電圧”にさらされると破壊されるこ
とがある。このような逆極性の電圧は、例えば、正電圧
が加えられるように設計された端子に負電圧が加えられ
た場合に発生する。このような状態は、車両などで、端
子にバッテリーを不注意で逆に接続した場合に発生す
る。逆極性電圧が加えられると、半導体デバイス内のＰ
Ｎ接合が順バイアスされて大きな電流が流れ、過熱によ
ってアルミニウム線が溶け、デバイスが永久的に損傷さ
れることがある。
バイスは、“逆極性電圧”にさらされると破壊されるこ
とがある。このような逆極性の電圧は、例えば、正電圧
が加えられるように設計された端子に負電圧が加えられ
た場合に発生する。このような状態は、車両などで、端
子にバッテリーを不注意で逆に接続した場合に発生す
る。逆極性電圧が加えられると、半導体デバイス内のＰ
Ｎ接合が順バイアスされて大きな電流が流れ、過熱によ
ってアルミニウム線が溶け、デバイスが永久的に損傷さ
れることがある。
【０００３】消費電力が小さいときは、図１Ａ及び図１
Ｂに示されているように、この問題はショットキーダイ
オードを負荷に直列に接続することによって解消され
る。ダイオード１０はモジュール１１内のＰＮ接合を表
している。バッテリーの極性が逆の場合（図１Ｂ）、ダ
イオード１０は順バイアスされるおそれがあるが、ショ
ットキーダイオード１２が逆バイアスされ電流が阻止さ
れることによって、モジュール１１は保護される。バッ
テリーが適切に接続されている場合（図１Ａ）、ショッ
トキーダイオード１２は順バイアスされ、そこで消費さ
れる電力はわずかである。
Ｂに示されているように、この問題はショットキーダイ
オードを負荷に直列に接続することによって解消され
る。ダイオード１０はモジュール１１内のＰＮ接合を表
している。バッテリーの極性が逆の場合（図１Ｂ）、ダ
イオード１０は順バイアスされるおそれがあるが、ショ
ットキーダイオード１２が逆バイアスされ電流が阻止さ
れることによって、モジュール１１は保護される。バッ
テリーが適切に接続されている場合（図１Ａ）、ショッ
トキーダイオード１２は順バイアスされ、そこで消費さ
れる電力はわずかである。
【０００４】消費電力がより大きい場合、米国特許出願
第０８／０６７，３７３号明細書に記載されているよう
に、逆極性につながれたバッテリーから保護するため、
パワーＭＯＳＦＥＴと専用制御回路を用いることができ
る。この特許出願は、本出願に引証として加えられる。
この方法は、技術的には魅力的な問題解決法であるが、
回路内にパワーＭＯＳＦＥＴを組み込むことはコストの
増加につながる。
第０８／０６７，３７３号明細書に記載されているよう
に、逆極性につながれたバッテリーから保護するため、
パワーＭＯＳＦＥＴと専用制御回路を用いることができ
る。この特許出願は、本出願に引証として加えられる。
この方法は、技術的には魅力的な問題解決法であるが、
回路内にパワーＭＯＳＦＥＴを組み込むことはコストの
増加につながる。
【０００５】過大なバッテリー電圧に対する処置を考え
ると、問題は一層複雑になる。過大な電圧は様々な状況
で発生し得るが、車両に於いては、以下の２つの場合が
特に重要である。まず、車両をジャンプスタートする
と、電圧が通常のバッテリー電圧の約２倍（即ち２４
Ｖ）にまで達することがある。バッテリーにつながって
いる多くのＩＣの動作範囲は、レギュレータＩＣも含め
て、６Ｖ乃至１８Ｖであるため、２４Ｖに達する電圧は
問題である。２４Ｖの電圧では、ＩＣ中の接合の中には
アバランシェブレークダウン（ａｖａｌａｎｃｈｅ ｂ
ｒｅａｋｄｏｗｎ）を起こすものもあり得る。アバラン
シェブレークダウンによって生成されるエネルギー及び
電流に耐えることができない場合ＩＣは破壊される。
ると、問題は一層複雑になる。過大な電圧は様々な状況
で発生し得るが、車両に於いては、以下の２つの場合が
特に重要である。まず、車両をジャンプスタートする
と、電圧が通常のバッテリー電圧の約２倍（即ち２４
Ｖ）にまで達することがある。バッテリーにつながって
いる多くのＩＣの動作範囲は、レギュレータＩＣも含め
て、６Ｖ乃至１８Ｖであるため、２４Ｖに達する電圧は
問題である。２４Ｖの電圧では、ＩＣ中の接合の中には
アバランシェブレークダウン（ａｖａｌａｎｃｈｅ ｂ
ｒｅａｋｄｏｗｎ）を起こすものもあり得る。アバラン
シェブレークダウンによって生成されるエネルギー及び
電流に耐えることができない場合ＩＣは破壊される。
【０００６】“ロードダンプ”と呼ばれる状態では、よ
り困難な問題が発生する。これは図２Ａ乃至図２Ｃに示
されている。ロードダンプは、通常、バッテリーを充電
するべく最大電流で動作している発電機が、機械的な振
動またはショックによってバッテリーの接続端子からは
ずれてしまった場合に発生する。その結果、回路が開状
態（図２Ａに於いてスイッチ２０によって図示）とな
り、符号２１及び符号２２で示されているような回路内
の様々なコイルを流れる電流が急激に減少する。当然、
発電機自身もインダクタンス成分を含んでいる。よく知
られた関係式
り困難な問題が発生する。これは図２Ａ乃至図２Ｃに示
されている。ロードダンプは、通常、バッテリーを充電
するべく最大電流で動作している発電機が、機械的な振
動またはショックによってバッテリーの接続端子からは
ずれてしまった場合に発生する。その結果、回路が開状
態（図２Ａに於いてスイッチ２０によって図示）とな
り、符号２１及び符号２２で示されているような回路内
の様々なコイルを流れる電流が急激に減少する。当然、
発電機自身もインダクタンス成分を含んでいる。よく知
られた関係式
【０００７】Ｖ＝Ｌ×ｄＩ／ｄｔ
【０００８】によると、これによって、数百Ｖのオーダ
の非常に高い電圧が発生し得る。このような電圧では、
ほとんどのＩＣが破壊されてしまう。
の非常に高い電圧が発生し得る。このような電圧では、
ほとんどのＩＣが破壊されてしまう。
【０００９】この問題を改善するため、図２Ａの回路で
は、トランソーブ（ｔｒａｎｓｏｒｂ）として知られて
いるツェナーダイオード２３が負荷２４に並列に接続さ
れている。ツェナーダイオード２３は、通常、電圧を３
０Ｖ程度にクランプしたりするのに用いられる。しかし
ながら、実際には、ツェナーダイオード２３が“発火”
するには数十ｎｓ（ナノ秒）を要し、その間にバッテリ
ーラインの電圧は５０Ｖ乃至１００Ｖに上昇してしま
う。また、ツェナーダイオードと負荷との間の距離が離
れていると、ロードダンプによって生じた過大な電圧を
ダイオードがクランプする能力が低下してしまう。
は、トランソーブ（ｔｒａｎｓｏｒｂ）として知られて
いるツェナーダイオード２３が負荷２４に並列に接続さ
れている。ツェナーダイオード２３は、通常、電圧を３
０Ｖ程度にクランプしたりするのに用いられる。しかし
ながら、実際には、ツェナーダイオード２３が“発火”
するには数十ｎｓ（ナノ秒）を要し、その間にバッテリ
ーラインの電圧は５０Ｖ乃至１００Ｖに上昇してしま
う。また、ツェナーダイオードと負荷との間の距離が離
れていると、ロードダンプによって生じた過大な電圧を
ダイオードがクランプする能力が低下してしまう。
【００１０】その結果、ロードダンプは、車両のバッテ
リーラインに現れる５０Ｖ乃至１００Ｖの過渡的な電圧
と考えられる。しかし、このような状態は数百ｍｓの間
持続することがあり、半導体のダイ、パッケージ、その
他の半導体部品は、約１００ｍｓ内に熱平衡状態に達す
るため、ロードダンプはバッテリーラインに発生する５
０Ｖ乃至１００Ｖの準直流電圧として考えなければなら
ない。
リーラインに現れる５０Ｖ乃至１００Ｖの過渡的な電圧
と考えられる。しかし、このような状態は数百ｍｓの間
持続することがあり、半導体のダイ、パッケージ、その
他の半導体部品は、約１００ｍｓ内に熱平衡状態に達す
るため、ロードダンプはバッテリーラインに発生する５
０Ｖ乃至１００Ｖの準直流電圧として考えなければなら
ない。
【００１１】図２Ａに於いて、Ｖbatt′はバッテリー２
５の両端の電圧を表し、Ｖbattは車両内のバッテリーラ
インの電圧を表す。図２Ｂには、時刻ｔ＝０に発電機が
切り離されたものとして、Ｖbatt′とＶbattの挙動が示
されている。図示されているように、Ｖbattは約６０Ｖ
まで急激に増加した後、ツェナーダイオード２３がブレ
ークダウンすることによって頭打ちになる。図２Ｃに
は、開路状態が発生する前後の発電機を流れる電流（Ｉ
gen）とツェナーダイオード２３を流れる電流（Ｉdiod
e）の挙動が示されている。
５の両端の電圧を表し、Ｖbattは車両内のバッテリーラ
インの電圧を表す。図２Ｂには、時刻ｔ＝０に発電機が
切り離されたものとして、Ｖbatt′とＶbattの挙動が示
されている。図示されているように、Ｖbattは約６０Ｖ
まで急激に増加した後、ツェナーダイオード２３がブレ
ークダウンすることによって頭打ちになる。図２Ｃに
は、開路状態が発生する前後の発電機を流れる電流（Ｉ
gen）とツェナーダイオード２３を流れる電流（Ｉdiod
e）の挙動が示されている。
【００１２】図３Ａに示されているように、モジュール
（または集積回路）内の最大電圧を制限するのに、直列
抵抗３０と第２ツェナーダイオード３１がよく用いられ
る。図３Ｂに示されているように、負荷２４にかかる電
圧ＶDDは、ツェナーダイオード３１のブレークダウン電
圧ＢＶzに制限される。また、図３Ｃに示されているよ
うに、モジュール内を流れる電流ＩDDは、（６０−ＢＶ
z）／Ｒseriesに制限される。ここでＲseriesは抵抗３
０の抵抗値を表す。
（または集積回路）内の最大電圧を制限するのに、直列
抵抗３０と第２ツェナーダイオード３１がよく用いられ
る。図３Ｂに示されているように、負荷２４にかかる電
圧ＶDDは、ツェナーダイオード３１のブレークダウン電
圧ＢＶzに制限される。また、図３Ｃに示されているよ
うに、モジュール内を流れる電流ＩDDは、（６０−ＢＶ
z）／Ｒseriesに制限される。ここでＲseriesは抵抗３
０の抵抗値を表す。
【００１３】別の方法では、図４Ａに示されているよう
に、抵抗の代わりにＰＮＰトランジスタが用いられる。
バイポーラトランジスタ４０は、そのベースに電流源４
１が接続された電流源として働く。電流源４１によって
供給される電流が小さい値に維持されていれば、バイポ
ーラトランジスタ４０のコレクタ電流も制限され、トラ
ンジスタ４０がロードダンプによって生じる電圧のほと
んどを担うこととなる。図４Ｂに示されているように、
ロードダンプ発生時、負荷にかかる電圧ＶDDは一定であ
るが、一方トランジスタ４０のコレクタ−エミッタ間電
圧ＶCEはツェナーダイオード２３のブレークダウン電圧
からＶDDを差し引いた値にまで上昇する。図４Ｃに示さ
れているように、トランジスタ４０のベース電流ＩBと
コレクタ電流Ｉcは一定値を保つ。
に、抵抗の代わりにＰＮＰトランジスタが用いられる。
バイポーラトランジスタ４０は、そのベースに電流源４
１が接続された電流源として働く。電流源４１によって
供給される電流が小さい値に維持されていれば、バイポ
ーラトランジスタ４０のコレクタ電流も制限され、トラ
ンジスタ４０がロードダンプによって生じる電圧のほと
んどを担うこととなる。図４Ｂに示されているように、
ロードダンプ発生時、負荷にかかる電圧ＶDDは一定であ
るが、一方トランジスタ４０のコレクタ−エミッタ間電
圧ＶCEはツェナーダイオード２３のブレークダウン電圧
からＶDDを差し引いた値にまで上昇する。図４Ｃに示さ
れているように、トランジスタ４０のベース電流ＩBと
コレクタ電流Ｉcは一定値を保つ。
【００１４】抵抗によって電流を制限する方法（図３
Ａ）に関わる問題は、負荷が軽い場合にＶDDが大きくな
る（即ち、抵抗３０の両端の電圧降下が小さくなる）と
いうことである。それによって、ツェナーダイオード３
１がブレークダウンし、抵抗３０を流れる電流の概ね全
てがこのダイオード３１を流れる。この場合、電力損失
はＶbatt2に比例することが示される。バッテリーが１
８Ｖに完全に充電されている場合、このような損失はか
なり大きい。このため、実際上、抵抗によって電流を制
限する方法は、電流負荷が小さく抵抗３０を大きくでき
る場合に限定される。
Ａ）に関わる問題は、負荷が軽い場合にＶDDが大きくな
る（即ち、抵抗３０の両端の電圧降下が小さくなる）と
いうことである。それによって、ツェナーダイオード３
１がブレークダウンし、抵抗３０を流れる電流の概ね全
てがこのダイオード３１を流れる。この場合、電力損失
はＶbatt2に比例することが示される。バッテリーが１
８Ｖに完全に充電されている場合、このような損失はか
なり大きい。このため、実際上、抵抗によって電流を制
限する方法は、電流負荷が小さく抵抗３０を大きくでき
る場合に限定される。
【００１５】ＢＶzがバッテリーの通常動作範囲よりも
高く設定され、通常動作中のＩＣの電力消費を小さくす
るようになっている場合、ツェナーダイオード３１に直
列に含まれる抵抗によって、ロードダンプ発生時に電圧
が許容範囲を越えて上昇することがある。ＢＶzを高く
すると、ブレークダウン時のツェナーダイオード３１の
抵抗値もより高くなるからである。
高く設定され、通常動作中のＩＣの電力消費を小さくす
るようになっている場合、ツェナーダイオード３１に直
列に含まれる抵抗によって、ロードダンプ発生時に電圧
が許容範囲を越えて上昇することがある。ＢＶzを高く
すると、ブレークダウン時のツェナーダイオード３１の
抵抗値もより高くなるからである。
【００１６】この方法に関する別の問題点は、電流がバ
ッテリー電圧に比例して上昇するということである。そ
のため、６０Ｖのバッテリー電圧では、電流は通常時の
６倍も大きくなる。ツェナーダイオード３１の電圧が一
定とすると、ＩＣ内の電力消費は同じ割合で増加し、抵
抗３０における電力消費は３６倍になる。このため、抵
抗３０をＩＣ内に組み込むことはできず、高価な電力用
巻線抵抗を使用しなければならない。
ッテリー電圧に比例して上昇するということである。そ
のため、６０Ｖのバッテリー電圧では、電流は通常時の
６倍も大きくなる。ツェナーダイオード３１の電圧が一
定とすると、ＩＣ内の電力消費は同じ割合で増加し、抵
抗３０における電力消費は３６倍になる。このため、抵
抗３０をＩＣ内に組み込むことはできず、高価な電力用
巻線抵抗を使用しなければならない。
【００１７】自動車産業では、ＰＮＰ線形レギュレータ
を用いた方法（図４Ａ）が最もよく使用されている。し
かしながら、この方法はいくつかの理由により余り好ま
しくない。即ち、入力電圧と出力電圧が大きく異なる場
合、線形レギュレータはあまり効率がよくない。また、
高電圧用ＰＮＰバイポーラトランジスタは、電流利得が
小さいため、ベース電流が主要な電力消費源となってし
まう。負荷に伝達される電力はバイポーラトランジスタ
の飽和時のコレクタ−エミッタ間電圧（この値は小電流
の場合でも０．３Ｖより概ね大きい）によって制限され
る。レギュレータと負荷との間に長い結線を用いること
は好ましくないため、各負荷は専用のレギュレータを持
つ必要があるが、それによってコストも増加する。ま
た、バイポーラトランジスタは温度上昇に伴いより多く
の電流を流す性質があるため、熱に関する保護が困難で
ある。
を用いた方法（図４Ａ）が最もよく使用されている。し
かしながら、この方法はいくつかの理由により余り好ま
しくない。即ち、入力電圧と出力電圧が大きく異なる場
合、線形レギュレータはあまり効率がよくない。また、
高電圧用ＰＮＰバイポーラトランジスタは、電流利得が
小さいため、ベース電流が主要な電力消費源となってし
まう。負荷に伝達される電力はバイポーラトランジスタ
の飽和時のコレクタ−エミッタ間電圧（この値は小電流
の場合でも０．３Ｖより概ね大きい）によって制限され
る。レギュレータと負荷との間に長い結線を用いること
は好ましくないため、各負荷は専用のレギュレータを持
つ必要があるが、それによってコストも増加する。ま
た、バイポーラトランジスタは温度上昇に伴いより多く
の電流を流す性質があるため、熱に関する保護が困難で
ある。
【００１８】バイポーラトランジスタのベース駆動に関
する要求は、大きな問題となり得る。βを１０とする
と、２Ａの電流に対しては２００ｍＡのベース電流が必
要である。ベース駆動に関する電力損失は、この電流を
全てバッテリー電圧から供給することによって生じる
（この損失は、バイポーラトランジスタのベース−エミ
ッタ間接合と、グランドに接続された電流吸収回路（図
４Ａに於いて電流源４１として図示）とに分けられ
る）。バイポーラトランジスタに於ける全電力損失は、
ベース駆動に関する損失とＩc×ＶCEとを足しあわせた
ものであり、即ち、
する要求は、大きな問題となり得る。βを１０とする
と、２Ａの電流に対しては２００ｍＡのベース電流が必
要である。ベース駆動に関する電力損失は、この電流を
全てバッテリー電圧から供給することによって生じる
（この損失は、バイポーラトランジスタのベース−エミ
ッタ間接合と、グランドに接続された電流吸収回路（図
４Ａに於いて電流源４１として図示）とに分けられ
る）。バイポーラトランジスタに於ける全電力損失は、
ベース駆動に関する損失とＩc×ＶCEとを足しあわせた
ものであり、即ち、
【００１９】 Ｐloss＝（ＩB×Ｖbatt）＋Ｉc（Ｖbatt−ＶDD） ≒Ｉc［（１＋１／β）Ｖbatt−ＶDD］
【００２０】となる。
【００２１】負荷電流を２Ａ、出力電圧を５Ｖとする
と、１８Ｖのバッテリー電圧に対する電力損失は約３０
Ｗとなり、ベース駆動に関する値だけでは３．６Ｗとな
る。バッテリー電圧が６Ｖの場合、Ｉc×ＶCEによる損
失は２Ｗにまで減少するが、ベース駆動損失は２００ｍ
Ａ×６Ｖ＝１．２Ｗにしか減少しない。従って、ベース
駆動に関する損失が５０％以上を占めることとなる。
と、１８Ｖのバッテリー電圧に対する電力損失は約３０
Ｗとなり、ベース駆動に関する値だけでは３．６Ｗとな
る。バッテリー電圧が６Ｖの場合、Ｉc×ＶCEによる損
失は２Ｗにまで減少するが、ベース駆動損失は２００ｍ
Ａ×６Ｖ＝１．２Ｗにしか減少しない。従って、ベース
駆動に関する損失が５０％以上を占めることとなる。
【００２２】負荷を流れる電流は小さく制限されるが、
ロードダンプ状態に於いて消費される電力は、なお非常
に大きい。更に、バイポーラトランジスタのベースに於
ける望ましくない電力損失の問題の他に、このトランジ
スタは、ＢＶceo即ちバイポーラトランジスタが支える
電圧が最大定格より大きくなるように、その定格電圧に
関して設計しなければならない。例えば、１００Ｖの製
品は、１７０ＶのＢＶcbo接合ブレークダウン電圧を必
要とする。高温で動作させるときには、更に安全マージ
ンが必要とされる。この電圧の問題は、βが小さい理由
の一つとなっている。即ち、バイポーラトランジスタの
ベース駆動損失を低減するには、デバイスの高温に於け
る安定性を犠牲にしなければならない。
ロードダンプ状態に於いて消費される電力は、なお非常
に大きい。更に、バイポーラトランジスタのベースに於
ける望ましくない電力損失の問題の他に、このトランジ
スタは、ＢＶceo即ちバイポーラトランジスタが支える
電圧が最大定格より大きくなるように、その定格電圧に
関して設計しなければならない。例えば、１００Ｖの製
品は、１７０ＶのＢＶcbo接合ブレークダウン電圧を必
要とする。高温で動作させるときには、更に安全マージ
ンが必要とされる。この電圧の問題は、βが小さい理由
の一つとなっている。即ち、バイポーラトランジスタの
ベース駆動損失を低減するには、デバイスの高温に於け
る安定性を犠牲にしなければならない。
【００２３】
【発明が解決しようとする課題】従って、本発明の目的
は、上述したような問題点を解決するため、過大な電圧
から負荷を保護するための改善された保護回路を含む装
置及び過大な電圧から負荷を保護するための改善された
方法を提供することにある。
は、上述したような問題点を解決するため、過大な電圧
から負荷を保護するための改善された保護回路を含む装
置及び過大な電圧から負荷を保護するための改善された
方法を提供することにある。
【００２４】
【課題を解決するための手段】本発明によると、ロード
ダンプに対する回路の保護は、保護されるべき負荷にデ
プレッション型ＭＯＳＦＥＴを直列に接続することによ
ってなされる。デプレッション型ＭＯＳＦＥＴは、ゲー
ト−ソース間電圧Ｖgsが０の場合に導通状態にあり、Ｖ
gsがピンチオフ電圧になると非導通となるＭＯＳＦＥＴ
である。ピンチオフ電圧はＮチャネルデバイスでは負電
圧である（即ち、ゲートがソースに対して負にバイアス
される）。また、ＰチャネルＭＯＳＦＥＴでは、ピンチ
オフ電圧は正電圧である（即ち、ゲート電圧をソース電
圧より上昇させることによってピンチオフが達成され
る）。
ダンプに対する回路の保護は、保護されるべき負荷にデ
プレッション型ＭＯＳＦＥＴを直列に接続することによ
ってなされる。デプレッション型ＭＯＳＦＥＴは、ゲー
ト−ソース間電圧Ｖgsが０の場合に導通状態にあり、Ｖ
gsがピンチオフ電圧になると非導通となるＭＯＳＦＥＴ
である。ピンチオフ電圧はＮチャネルデバイスでは負電
圧である（即ち、ゲートがソースに対して負にバイアス
される）。また、ＰチャネルＭＯＳＦＥＴでは、ピンチ
オフ電圧は正電圧である（即ち、ゲート電圧をソース電
圧より上昇させることによってピンチオフが達成され
る）。
【００２５】第１グループの実施例では、デプレッショ
ン型ＭＯＳＦＥＴのゲートはそのＭＯＳＦＥＴのソース
に接続されるか、或いはソース電圧とグランドとの間の
ある基準電圧に接続される。このグループに於ける最後
の実施例では、ＭＯＳＦＥＴのゲートは、ＭＯＳＦＥＴ
のソースとグランドとの間に接続されたツェナーダイオ
ードのカソードに接続される。
ン型ＭＯＳＦＥＴのゲートはそのＭＯＳＦＥＴのソース
に接続されるか、或いはソース電圧とグランドとの間の
ある基準電圧に接続される。このグループに於ける最後
の実施例では、ＭＯＳＦＥＴのゲートは、ＭＯＳＦＥＴ
のソースとグランドとの間に接続されたツェナーダイオ
ードのカソードに接続される。
【００２６】第２グループの実施例では、デプレッショ
ン型ＭＯＳＦＥＴのゲートは、ＭＯＳＦＥＴのソースが
予め定められた値に達すると、第１のレベルから第２の
レベルに切り替えられる。この予め定められた値は、ロ
ードダンプ状態に於けるソース電圧に関連して設定され
る。このグループの実施例は、デプレッション型ＭＯＳ
ＦＥＴを流れる電流がロードダンプの間概ね低減される
という利点を有する。
ン型ＭＯＳＦＥＴのゲートは、ＭＯＳＦＥＴのソースが
予め定められた値に達すると、第１のレベルから第２の
レベルに切り替えられる。この予め定められた値は、ロ
ードダンプ状態に於けるソース電圧に関連して設定され
る。このグループの実施例は、デプレッション型ＭＯＳ
ＦＥＴを流れる電流がロードダンプの間概ね低減される
という利点を有する。
【００２７】第３グループの実施例では、デプレッショ
ン型ＭＯＳＦＥＴのゲート電圧を制御するのに負帰還が
用いられる。
ン型ＭＯＳＦＥＴのゲート電圧を制御するのに負帰還が
用いられる。
【００２８】
【発明の実施の形態】本発明に従う実施例は、保護され
るべき負荷に直列に接続されたデプレッション型ＭＯＳ
ＦＥＴを含む。
るべき負荷に直列に接続されたデプレッション型ＭＯＳ
ＦＥＴを含む。
【００２９】図５は、負荷５１に直列に接続されたＭＯ
ＳＦＥＴ５０を含む基本回路を図示している。ＭＯＳＦ
ＥＴ５０のドレインとグランドとの間のダイオードＤ１
は、例えば７０Ｖといった比較的高いブレークダウン電
圧を有する。ＭＯＳＦＥＴ５０のソースとグランドとの
間に、負荷５１と並列に接続された第２のダイオードＤ
２は、通常、例えば８Ｖ（５Ｖ回路に対して）または１
８Ｖ（１５Ｖ回路に対して）といった比較的低いブレー
クダウン電圧を有する。ダイオードＤ１とＤ２は、回路
に絶対に必要というわけではないが、様々な利点を有す
る。集積化に於いてはダイオードＤ１とＤ２を除外する
ことはできないだろう。ダイオードＤ１は、集積化され
たＤＭＯＳトランジスタのドレインと基板との間の接合
に関連し、一方ダイオードＤ２はＣＭＯＳトランジスタ
対内または静電気放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ：ＥＳＤ）保護回路内に存在し得
る。回路に組み込まれている場合、ダイオードＤ１はロ
ードダンプの間の好ましくない導通が避けられるよう
に、ロードダンプ電圧より大きなアバランシェブレーク
ダウン電圧を有していなければならない。ロードダンプ
の間に導通状態になると、ダイオードＤ１は極めて破壊
されやすい。
ＳＦＥＴ５０を含む基本回路を図示している。ＭＯＳＦ
ＥＴ５０のドレインとグランドとの間のダイオードＤ１
は、例えば７０Ｖといった比較的高いブレークダウン電
圧を有する。ＭＯＳＦＥＴ５０のソースとグランドとの
間に、負荷５１と並列に接続された第２のダイオードＤ
２は、通常、例えば８Ｖ（５Ｖ回路に対して）または１
８Ｖ（１５Ｖ回路に対して）といった比較的低いブレー
クダウン電圧を有する。ダイオードＤ１とＤ２は、回路
に絶対に必要というわけではないが、様々な利点を有す
る。集積化に於いてはダイオードＤ１とＤ２を除外する
ことはできないだろう。ダイオードＤ１は、集積化され
たＤＭＯＳトランジスタのドレインと基板との間の接合
に関連し、一方ダイオードＤ２はＣＭＯＳトランジスタ
対内または静電気放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ：ＥＳＤ）保護回路内に存在し得
る。回路に組み込まれている場合、ダイオードＤ１はロ
ードダンプの間の好ましくない導通が避けられるよう
に、ロードダンプ電圧より大きなアバランシェブレーク
ダウン電圧を有していなければならない。ロードダンプ
の間に導通状態になると、ダイオードＤ１は極めて破壊
されやすい。
【００３０】通常、デプレッション型ＭＯＳＦＥＴ５０
のピンチオフ電圧Ｖpは−１Ｖ乃至−４Ｖの範囲にあ
る。通常動作時、ダイオードＤ２はブレークダウンして
おらず、ＭＯＳＦＥＴ５０のデバイスサイズとＶpが適
切に選ばれていると仮定すると、ＭＯＳＦＥＴ５０は抵
抗として振る舞う。ロードダンプが発生すると、ＭＯＳ
ＦＥＴ５０のソース電圧が上昇し、ダイオードＤ２のブ
レークダウン電圧に達する。その後さらに入力電圧が上
昇し続けると、ＭＯＳＦＥＴ５０が増加した電圧を支
え、飽和し、電流制限を始める。いったんＭＯＳＦＥＴ
５０が電流制限モードになると、ＭＯＳＦＥＴ５０で消
費される電力の増加は、電圧上昇分だけとなる。従っ
て、飽和したＭＯＳＦＥＴ５０に於いて消費される電力
は入力電圧の線形関数となる。
のピンチオフ電圧Ｖpは−１Ｖ乃至−４Ｖの範囲にあ
る。通常動作時、ダイオードＤ２はブレークダウンして
おらず、ＭＯＳＦＥＴ５０のデバイスサイズとＶpが適
切に選ばれていると仮定すると、ＭＯＳＦＥＴ５０は抵
抗として振る舞う。ロードダンプが発生すると、ＭＯＳ
ＦＥＴ５０のソース電圧が上昇し、ダイオードＤ２のブ
レークダウン電圧に達する。その後さらに入力電圧が上
昇し続けると、ＭＯＳＦＥＴ５０が増加した電圧を支
え、飽和し、電流制限を始める。いったんＭＯＳＦＥＴ
５０が電流制限モードになると、ＭＯＳＦＥＴ５０で消
費される電力の増加は、電圧上昇分だけとなる。従っ
て、飽和したＭＯＳＦＥＴ５０に於いて消費される電力
は入力電圧の線形関数となる。
【００３１】図６に示されている実施例では、ＭＯＳＦ
ＥＴ５０のゲートはグランドに接続されている。この実
施例では、ＭＯＳＦＥＴ５０のＶpは、例えば−８Ｖで
あり、ＶDDが８Ｖに達することができるようになってい
る。図６に示されている回路は、デプレッション型ＭＯ
ＳＦＥＴ５０のサイズに対して過大な負荷電流が要求さ
れない限り、ピンチオフ電圧に近い値（即ち、−Ｖp）
にＶDDを制限する性質を有する。
ＥＴ５０のゲートはグランドに接続されている。この実
施例では、ＭＯＳＦＥＴ５０のＶpは、例えば−８Ｖで
あり、ＶDDが８Ｖに達することができるようになってい
る。図６に示されている回路は、デプレッション型ＭＯ
ＳＦＥＴ５０のサイズに対して過大な負荷電流が要求さ
れない限り、ピンチオフ電圧に近い値（即ち、−Ｖp）
にＶDDを制限する性質を有する。
【００３２】別の方法として、ＭＯＳＦＥＴ５０のゲー
トが、図７に示されているように、グランドとＭＯＳＦ
ＥＴのソース電圧との間の基準電圧につながっていても
良い。あるいは、図８に示されているように、ツェナー
ダイオードＤ３のカソードにつながっていても良い。図
８の実施例では、電圧ＶDDはツェナーダイオードＤ３の
プレイクダウン電圧とＭＯＳＦＥＴ５０のピンチオフ電
圧の絶対値との和に等しい最大値に効果的に制限され
る。
トが、図７に示されているように、グランドとＭＯＳＦ
ＥＴのソース電圧との間の基準電圧につながっていても
良い。あるいは、図８に示されているように、ツェナー
ダイオードＤ３のカソードにつながっていても良い。図
８の実施例では、電圧ＶDDはツェナーダイオードＤ３の
プレイクダウン電圧とＭＯＳＦＥＴ５０のピンチオフ電
圧の絶対値との和に等しい最大値に効果的に制限され
る。
【００３３】デプレッション型ＭＯＳＦＥＴ５０に対す
る閾値の最適な決定は、デバイスサイズと必要とされる
負荷電流の範囲とに依存する。デプレッション型ＭＯＳ
ＦＥＴ５０が閾値電圧Ｖt＝−Ｖpを有すると仮定する
と、飽和電流は以下の式で与えられる。
る閾値の最適な決定は、デバイスサイズと必要とされる
負荷電流の範囲とに依存する。デプレッション型ＭＯＳ
ＦＥＴ５０が閾値電圧Ｖt＝−Ｖpを有すると仮定する
と、飽和電流は以下の式で与えられる。
【００３４】Ｉd（sat）＝ｋＶp2
【００３５】ここでｋ＝μＣoxＷ／Ｌであり、μはＭＯ
ＳＦＥＴのキャリアの移動度、Ｃoxはゲートの静電容
量、Ｗはゲート幅、Ｌはチャネル長さである。同様に、
ＭＯＳＦＥＴ５０のオン抵抗は、
ＳＦＥＴのキャリアの移動度、Ｃoxはゲートの静電容
量、Ｗはゲート幅、Ｌはチャネル長さである。同様に、
ＭＯＳＦＥＴ５０のオン抵抗は、
【００３６】Ｒds＝１／（ｋＶp）
【００３７】となる。
【００３８】電流があまり大きくない通常動作の場合、
ＭＯＳＦＥＴ５０は線形領域にあり、抵抗値Ｒdsを有す
る直列抵抗のように振る舞う。ＭＯＳＦＥＴの両端の電
圧降下は、
ＭＯＳＦＥＴ５０は線形領域にあり、抵抗値Ｒdsを有す
る直列抵抗のように振る舞う。ＭＯＳＦＥＴの両端の電
圧降下は、
【００３９】 Ｖnormal＝ＩnormalＲds＝Ｉnormal／ｋＶp
【００４０】となる。
【００４１】ロードダンプの間はＭＯＳＦＥＴ５０を流
れる電流は飽和し、ＭＯＳＦＥＴ５０は定電流源とな
る。負荷５１を流れる電流はロードダンプ電圧に比例し
て増加はしない。通常電流に対する飽和電流の増加は、
以下の式によって表される。
れる電流は飽和し、ＭＯＳＦＥＴ５０は定電流源とな
る。負荷５１を流れる電流はロードダンプ電圧に比例し
て増加はしない。通常電流に対する飽和電流の増加は、
以下の式によって表される。
【００４２】 Ｉd（sat）／Ｉnormal＝ｋＶp2／（ｋＶpＶnormal） ＝Ｖp／Ｖnormal
【００４３】これは、デプレッション型のデバイスで
は、ロードダンプ時の電流の増加率はデプレッション型
のデバイスを通常動作時により高い電流密度で動作させ
ることによってより小さくなることを意味している。従
って、図５乃至図８に示されている回路では、通常動作
時のＭＯＳＦＥＴ５０に於ける電力損失と、ロードダン
プ時のＭＯＳＦＥＴ５０を流れる電流の増加との間にド
レードオフの関係がある。
は、ロードダンプ時の電流の増加率はデプレッション型
のデバイスを通常動作時により高い電流密度で動作させ
ることによってより小さくなることを意味している。従
って、図５乃至図８に示されている回路では、通常動作
時のＭＯＳＦＥＴ５０に於ける電力損失と、ロードダン
プ時のＭＯＳＦＥＴ５０を流れる電流の増加との間にド
レードオフの関係がある。
【００４４】図９Ａは、抵抗による方法（図３Ａ）、バ
イポーラトランジスタによる方法（図４Ａ）、及びデプ
レッション型ＭＯＳＦＥＴによる方法（図５乃至図８）
に対する電流の挙動を電圧の関数として表したものであ
る。これらの３つの場合の全てに於いて、電流はバッテ
リー電圧がダイオードＤ２のブレークダウン電圧（即ち
２０Ｖ）を越えるまでは増加しない。ＭＯＳＦＥＴ５０
と抵抗３０とが同じ線形抵抗となるように選択されてい
るとすると、ＭＯＳＦＥＴ５０が飽和し電流を制限する
ようになるまでは電流は直線的に増加する。抵抗３０を
流れる電流は直線的に増加し続ける。ＰＮＰトランジス
タ４０は、ベース電流の存在のためデバイスを流れる全
電流がより大きいという点を除いては、ＭＯＳＦＥＴ３
０と同じように振る舞う。
イポーラトランジスタによる方法（図４Ａ）、及びデプ
レッション型ＭＯＳＦＥＴによる方法（図５乃至図８）
に対する電流の挙動を電圧の関数として表したものであ
る。これらの３つの場合の全てに於いて、電流はバッテ
リー電圧がダイオードＤ２のブレークダウン電圧（即ち
２０Ｖ）を越えるまでは増加しない。ＭＯＳＦＥＴ５０
と抵抗３０とが同じ線形抵抗となるように選択されてい
るとすると、ＭＯＳＦＥＴ５０が飽和し電流を制限する
ようになるまでは電流は直線的に増加する。抵抗３０を
流れる電流は直線的に増加し続ける。ＰＮＰトランジス
タ４０は、ベース電流の存在のためデバイスを流れる全
電流がより大きいという点を除いては、ＭＯＳＦＥＴ３
０と同じように振る舞う。
【００４５】図９Ｂは、同じデバイスに対して、電力損
失を電圧の関数として表したものである。これらの３つ
のデバイス全てに対して、電力損失は、ツェナーダイオ
ードのブレークダウン電圧までは直線的に増加するが、
バイポーラトランジスタ４０に於ける電力損失は幾分か
大きい。その後、電力損失は幾何級数的に（二乗特性
で）増加し始める。バイポーラトランジスタ３０とＭＯ
ＳＦＥＴ５０では、電流が飽和すると電力はまた直線的
に増加し始める。一方、抵抗３０を流れる電流は幾何級
数的に増加し続ける。
失を電圧の関数として表したものである。これらの３つ
のデバイス全てに対して、電力損失は、ツェナーダイオ
ードのブレークダウン電圧までは直線的に増加するが、
バイポーラトランジスタ４０に於ける電力損失は幾分か
大きい。その後、電力損失は幾何級数的に（二乗特性
で）増加し始める。バイポーラトランジスタ３０とＭＯ
ＳＦＥＴ５０では、電流が飽和すると電力はまた直線的
に増加し始める。一方、抵抗３０を流れる電流は幾何級
数的に増加し続ける。
【００４６】図１０Ａ及び図１０Ｂには、ロードダンプ
が発生するとＭＯＳＦＥＴ５０のゲートが切り替えられ
るようになっている改善された実施例が示されている。
図１０Ａの回路は、基準電圧ＶREFに接続された負入力
端子と、ツェナーダイオードＤ４のアノードに接続され
た正入力端子とを有する比較器７０を含んでいる。比較
器７０からの出力はインバータ７１に入力され、インバ
ータ７１の出力はＭＯＳＦＥＴ５０のゲートに接続され
ている。
が発生するとＭＯＳＦＥＴ５０のゲートが切り替えられ
るようになっている改善された実施例が示されている。
図１０Ａの回路は、基準電圧ＶREFに接続された負入力
端子と、ツェナーダイオードＤ４のアノードに接続され
た正入力端子とを有する比較器７０を含んでいる。比較
器７０からの出力はインバータ７１に入力され、インバ
ータ７１の出力はＭＯＳＦＥＴ５０のゲートに接続され
ている。
【００４７】ＶDDがツェナーダイオードＤ４のブレーク
ダウン電圧よりも低いときは、比較器７０の正入力はグ
ランドに接続され、インバータ７１はＶDDに等しい電圧
をＭＯＳＦＥＴ５０のゲートに対して出力する。この状
態では、回路は、ＭＯＳＦＥＴ５０のゲートとソースが
短絡されている図５に示した回路と等価である。
ダウン電圧よりも低いときは、比較器７０の正入力はグ
ランドに接続され、インバータ７１はＶDDに等しい電圧
をＭＯＳＦＥＴ５０のゲートに対して出力する。この状
態では、回路は、ＭＯＳＦＥＴ５０のゲートとソースが
短絡されている図５に示した回路と等価である。
【００４８】ロードダンプが発生すると、ＶDDが上昇し
てツェナーダイオードＤ４がブレークダウンし、抵抗７
２と共に分圧回路を形成する。比較器７０の正入力の電
圧が上昇してＶREFを越えると、比較器７０は、インバ
ータ７０がＭＯＳＦＥＴ５０のゲートにグランド電位を
供給するように電圧を出力する。
てツェナーダイオードＤ４がブレークダウンし、抵抗７
２と共に分圧回路を形成する。比較器７０の正入力の電
圧が上昇してＶREFを越えると、比較器７０は、インバ
ータ７０がＭＯＳＦＥＴ５０のゲートにグランド電位を
供給するように電圧を出力する。
【００４９】この場合、ＭＯＳＦＥＴ５０の飽和電流
は、以下の式で表される値まで低減される。
は、以下の式で表される値まで低減される。
【００５０】Ｉd（sat）＝ｋ（Ｖp−ＢＶzener）2
【００５１】ここで、ＢＶzenerはツェナーダイオード
Ｄ４のブレークダウン電圧である。１８Ｖといった高い
バッテリー電圧に於いてもツェナーダイオードＤ２をブ
レークダウンさせたくない場合は、ツェナーダイオード
Ｄ４が１５Ｖのブレークダウン電圧を有するようにして
もよい。
Ｄ４のブレークダウン電圧である。１８Ｖといった高い
バッテリー電圧に於いてもツェナーダイオードＤ２をブ
レークダウンさせたくない場合は、ツェナーダイオード
Ｄ４が１５Ｖのブレークダウン電圧を有するようにして
もよい。
【００５２】別の方法として、図１０Ｂに示されている
回路を用いて、ロードダンプの間、ＭＯＳＦＥＴ５０の
ゲートを中間的なバイアス電圧値に切り替えても良い。
この回路では、インバータ７１はロードダンプが発生す
るとＭＯＳＦＥＴ５０のゲートに対し予め定められた基
準電圧ＶREFを供給する。以下の式は、デプレッション
型ＭＯＳＦＥＴ５０のＶgsをロードダンプ状態に於ける
望ましい最大電流値Ｉmaxの関数として表したものであ
る。
回路を用いて、ロードダンプの間、ＭＯＳＦＥＴ５０の
ゲートを中間的なバイアス電圧値に切り替えても良い。
この回路では、インバータ７１はロードダンプが発生す
るとＭＯＳＦＥＴ５０のゲートに対し予め定められた基
準電圧ＶREFを供給する。以下の式は、デプレッション
型ＭＯＳＦＥＴ５０のＶgsをロードダンプ状態に於ける
望ましい最大電流値Ｉmaxの関数として表したものであ
る。
【００５３】
【数１】
【００５４】図１１Ａと図１１Ｂは、それぞれ、ＭＯＳ
ＦＥＴ５０を流れる電流とＭＯＳＦＥＴ５０で消費され
る電力を、ゲートが固定されている場合（図５乃至図
８）と、ゲートが切り替えられる場合（図１０Ａ及び図
１０Ｂ）に対して示したものである。ゲートが切り替え
られる場合に対する曲線に現れているバンプは、切り替
えに時間がかかることによるものである。図１０Ａ及び
図１０Ｂに示されている回路の変形として、電圧の検出
をデプレッション型ＭＯＳＦＥＴ５０のドレイン側で行
っても良いが、この場合、検出回路がロードダンプに耐
えられなければならない。
ＦＥＴ５０を流れる電流とＭＯＳＦＥＴ５０で消費され
る電力を、ゲートが固定されている場合（図５乃至図
８）と、ゲートが切り替えられる場合（図１０Ａ及び図
１０Ｂ）に対して示したものである。ゲートが切り替え
られる場合に対する曲線に現れているバンプは、切り替
えに時間がかかることによるものである。図１０Ａ及び
図１０Ｂに示されている回路の変形として、電圧の検出
をデプレッション型ＭＯＳＦＥＴ５０のドレイン側で行
っても良いが、この場合、検出回路がロードダンプに耐
えられなければならない。
【００５５】図１２に示されている回路では、ＶDDの増
加を抑えるように、差動増幅器９０によってＭＯＳＦＥ
Ｔ５０のゲートに負帰還電圧が加えられる。差動増幅器
９０の正入力端子は、基準電圧ＶREFに接続され、差動
増幅器９０の負入力端子はＶDDに接続されている。コン
デンサＣ１は回路が振動しないようにフィルタリング機
能を果たすものである。ロードダンプの間、差動増幅器
９０はＭＯＳＦＥＴ５０のゲートに負電圧を供給し、そ
れによってＭＯＳＦＥＴ５０を流れる電流を減少させ、
ＶDDの増加を制限する。デプレッション型ＭＯＳＦＥＴ
５０のゲート駆動電圧は、正の電源供給ラインの電圧を
超えることはないため、このデバイスを駆動するのにチ
ャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）は不要であ
る。更に、ＭＯＳＦＥＴ５０は通常オン状態にあり、従
って、最初の電源投入時、ゲートを駆動する制御回路が
動作状態になる前に始動電流を供給することができる。
加を抑えるように、差動増幅器９０によってＭＯＳＦＥ
Ｔ５０のゲートに負帰還電圧が加えられる。差動増幅器
９０の正入力端子は、基準電圧ＶREFに接続され、差動
増幅器９０の負入力端子はＶDDに接続されている。コン
デンサＣ１は回路が振動しないようにフィルタリング機
能を果たすものである。ロードダンプの間、差動増幅器
９０はＭＯＳＦＥＴ５０のゲートに負電圧を供給し、そ
れによってＭＯＳＦＥＴ５０を流れる電流を減少させ、
ＶDDの増加を制限する。デプレッション型ＭＯＳＦＥＴ
５０のゲート駆動電圧は、正の電源供給ラインの電圧を
超えることはないため、このデバイスを駆動するのにチ
ャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）は不要であ
る。更に、ＭＯＳＦＥＴ５０は通常オン状態にあり、従
って、最初の電源投入時、ゲートを駆動する制御回路が
動作状態になる前に始動電流を供給することができる。
【００５６】本発明のロードダンプに対する保護回路
は、極性が逆に接続されたバッテリーに対して回路素子
を保護するためのデバイスと共に用いることもできる。
図１３Ａ乃至図１３Ｃの実施例では、ダイオードＤ５が
回路に追加されており、そのアノードはＶbattに接続さ
れ、そのカソードはＭＯＳＦＥＴ５０のドレインに接続
されている。図１３Ａに示されている基本的なロードダ
ンプ回路は、図５に示した回路に対応しており、図１３
Ａに示されている回路は図１０Ｂに示した回路に対応し
ており、図１３Ｃに示されている回路は図１２に示した
回路に対応している。ダイオードＤ５がない場合、バッ
テリーが逆極性につながれた状態によってダイオードＤ
１に過大な電流が流れるであろう。
は、極性が逆に接続されたバッテリーに対して回路素子
を保護するためのデバイスと共に用いることもできる。
図１３Ａ乃至図１３Ｃの実施例では、ダイオードＤ５が
回路に追加されており、そのアノードはＶbattに接続さ
れ、そのカソードはＭＯＳＦＥＴ５０のドレインに接続
されている。図１３Ａに示されている基本的なロードダ
ンプ回路は、図５に示した回路に対応しており、図１３
Ａに示されている回路は図１０Ｂに示した回路に対応し
ており、図１３Ｃに示されている回路は図１２に示した
回路に対応している。ダイオードＤ５がない場合、バッ
テリーが逆極性につながれた状態によってダイオードＤ
１に過大な電流が流れるであろう。
【００５７】本発明による特定の好適実施例について説
明してきたが、理解されるように、本発明の広範囲に渡
る原理は、様々な構成、構造に於いて実施され得る。例
えば、開示された実施例はＮチャネルＭＯＳＦＥＴを含
み、負荷の正側に接続されているが、極性を変えること
もできるし、ＰチャネルＭＯＳＦＥＴを用いることも可
能である。本発明は、そのような変形変更を全て含むも
のである。本発明は、特許請求の範囲によって画定され
る。
明してきたが、理解されるように、本発明の広範囲に渡
る原理は、様々な構成、構造に於いて実施され得る。例
えば、開示された実施例はＮチャネルＭＯＳＦＥＴを含
み、負荷の正側に接続されているが、極性を変えること
もできるし、ＰチャネルＭＯＳＦＥＴを用いることも可
能である。本発明は、そのような変形変更を全て含むも
のである。本発明は、特許請求の範囲によって画定され
る。
【００５８】尚、本出願は、“Ｅｌｅｃｔｒｏｓｔａｔ
ｉｃ Ｄｉｓｃｈａｒｇｅ Ｐｒｏｔｅｃｔｉｏｎ Ｄ
ｅｖｉｃｅ Ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃ
ｕｉｔ”というタイトルの米国特許出願第０８／３２
６，１７２号（代理人整理番号ＳＩＬ７０１６）と関連
しており、この特許出願は本出願に引証として加えられ
る。
ｉｃ Ｄｉｓｃｈａｒｇｅ Ｐｒｏｔｅｃｔｉｏｎ Ｄ
ｅｖｉｃｅ Ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃ
ｕｉｔ”というタイトルの米国特許出願第０８／３２
６，１７２号（代理人整理番号ＳＩＬ７０１６）と関連
しており、この特許出願は本出願に引証として加えられ
る。
【図１】図１はＡ及びＢからなり、逆極性のバッテリー
に対するショットキーダイオードを含む従来の保護回路
である。
に対するショットキーダイオードを含む従来の保護回路
である。
【図２】図２はＡ乃至Ｃからなり、図２Ａはロードダン
プに於いて生じる現象を説明するための模式的な回路図
であり、図２Ｂは、図２Ａに示した回路に於けるロード
ダンプの前及びロードダンプの間の負荷の両端の電圧を
表すグラフであり、図２Ｃは、図２Ａ示した回路に於け
るロードダンプの前後に於ける発電機を流れる電流と保
護用ツェナーダイオードを流れる電流を表したグラフで
ある。
プに於いて生じる現象を説明するための模式的な回路図
であり、図２Ｂは、図２Ａに示した回路に於けるロード
ダンプの前及びロードダンプの間の負荷の両端の電圧を
表すグラフであり、図２Ｃは、図２Ａ示した回路に於け
るロードダンプの前後に於ける発電機を流れる電流と保
護用ツェナーダイオードを流れる電流を表したグラフで
ある。
【図３】図３はＡ乃至Ｃからなり、図３Ａは、直列抵抗
とツェナーダイオード電圧クランプ素子とを含む従来の
ロードダンプ保護回路を表した図であり、図３Ｂは、図
３Ａに示した回路に於けるロードダンプの前及びロード
ダンプの間の負荷の両端の電圧挙動を表したグラフであ
り、図３Ｃは、図３Ａの回路に於けるロードダンプの前
後のツェナーダイオード電圧制御素子を流れる電流を表
したグラフである。
とツェナーダイオード電圧クランプ素子とを含む従来の
ロードダンプ保護回路を表した図であり、図３Ｂは、図
３Ａに示した回路に於けるロードダンプの前及びロード
ダンプの間の負荷の両端の電圧挙動を表したグラフであ
り、図３Ｃは、図３Ａの回路に於けるロードダンプの前
後のツェナーダイオード電圧制御素子を流れる電流を表
したグラフである。
【図４】図４はＡ乃至Ｃからなり、図４Ａは、バイポー
ラトランジスタを含む従来のロードダンプに対する保護
回路の回路図であり、図４Ｂは、図４Ａに示した回路に
於けるロードダンプの前及びロードダンプの間の負荷の
両端の電圧を表した図であり、図４Ｃは、図４Ａに示し
た回路に於けるロードダンプの前及びロードダンプの間
の負荷を流れる電流を表したグラフである。
ラトランジスタを含む従来のロードダンプに対する保護
回路の回路図であり、図４Ｂは、図４Ａに示した回路に
於けるロードダンプの前及びロードダンプの間の負荷の
両端の電圧を表した図であり、図４Ｃは、図４Ａに示し
た回路に於けるロードダンプの前及びロードダンプの間
の負荷を流れる電流を表したグラフである。
【図５】図５は、本発明による保護回路を図示したもの
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のソースはそのＭＯＳＦＥＴのゲートに接続されてい
る。
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のソースはそのＭＯＳＦＥＴのゲートに接続されてい
る。
【図６】図６は、本発明による保護回路を図示したもの
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲートはグランドに接続されている。
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲートはグランドに接続されている。
【図７】図７は、本発明による保護回路を図示したもの
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲートはソース電圧とグランドとの間の基準電圧に接
続されている。
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲートはソース電圧とグランドとの間の基準電圧に接
続されている。
【図８】図８は、本発明による保護回路を図示したもの
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲートはグランドとソースとの間に接続されたツェナ
ーダイオードのカソードに接続されている。
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲートはグランドとソースとの間に接続されたツェナ
ーダイオードのカソードに接続されている。
【図９】図９はＡ及びＢからなり、図９Ａは、図３Ａ及
び図４Ａに示した回路に於ける電流と比較して図５乃至
図８に示した実施例のデプレッション型ＭＯＳＦＥＴを
流れる電流の挙動を電圧の増加に対して表した図であ
り、図９Ｂは、図３Ａ及び図４Ａに示した回路に於いて
消費される電力と比較して図５乃至図８に示した実施例
のデプレッション型ＭＯＳＦＥＴに於ける電力消費を電
圧の増加に対して表した図である。
び図４Ａに示した回路に於ける電流と比較して図５乃至
図８に示した実施例のデプレッション型ＭＯＳＦＥＴを
流れる電流の挙動を電圧の増加に対して表した図であ
り、図９Ｂは、図３Ａ及び図４Ａに示した回路に於いて
消費される電力と比較して図５乃至図８に示した実施例
のデプレッション型ＭＯＳＦＥＴに於ける電力消費を電
圧の増加に対して表した図である。
【図１０】図１０はＡ及びＢからなり、それぞれ、本発
明による別の保護回路を表したものであり、図１０Ａの
実施例ではデプレッション型ＭＯＳＦＥＴのゲートはロ
ードダンプ状態の間ソース電圧からグランド電位に切り
替えられるようになっており、図１０Ｂの実施例ではデ
プレッション型ＭＯＳＦＥＴのゲートはロードダンプ状
態の間ソース電圧から基準電圧に切り替えられるように
なっている。
明による別の保護回路を表したものであり、図１０Ａの
実施例ではデプレッション型ＭＯＳＦＥＴのゲートはロ
ードダンプ状態の間ソース電圧からグランド電位に切り
替えられるようになっており、図１０Ｂの実施例ではデ
プレッション型ＭＯＳＦＥＴのゲートはロードダンプ状
態の間ソース電圧から基準電圧に切り替えられるように
なっている。
【図１１】図１１はＡ及びＢからなり、図１１Ａは、本
発明の実施例に於いて、ゲートが切り替えられる場合と
切り替えられない場合について、ＭＯＳＦＥＴを流れる
電流値を電圧の関数として表し比較したグラフであり、
図１１Ｂは、本発明の実施例に於いて、ゲートが切り替
えられる場合と切り替えられない場合について、ＭＯＳ
ＦＥＴに於いて消費される電力を電圧の関数として表し
比較したグラフである。
発明の実施例に於いて、ゲートが切り替えられる場合と
切り替えられない場合について、ＭＯＳＦＥＴを流れる
電流値を電圧の関数として表し比較したグラフであり、
図１１Ｂは、本発明の実施例に於いて、ゲートが切り替
えられる場合と切り替えられない場合について、ＭＯＳ
ＦＥＴに於いて消費される電力を電圧の関数として表し
比較したグラフである。
【図１２】図１２は、更に別の保護回路を図示したもの
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲート電圧が負帰還によって制御される。
であり、この実施例ではデプレッション型ＭＯＳＦＥＴ
のゲート電圧が負帰還によって制御される。
【図１３】図１３はＡ乃至Ｃからなり、それぞれ入力電
圧の極性の反転に対しても負荷を保護することのできる
保護回路を図示している。
圧の極性の反転に対しても負荷を保護することのできる
保護回路を図示している。
１０ ダイオード １１ モジュール（ＩＣ） １２ ショットキーダイオード ２０ ロードダンプの発生を表すスイッチ ２１、２２ コイル ２３ ツェナーダイオード ２４ 負荷 ２５ バッテリー ３０ 抵抗 ３１ ツェナーダイオード ４０ バイポーラトランジスタ ４１ 電流源 ５０ ＭＯＳＦＥＴ ５１ 負荷 ７０ 比較器 ７１ インバータ ７２ 抵抗 ９０ 差動増幅器 ＢＶz ブレークダウン電圧 Ｃ１ コンデンサ Ｄ１ ダイオード Ｄ２ ダイオード Ｄ３ ツェナーダイオード Ｄ４ ツェナーダイオード Ｄ５ ダイオード Ｖbatt′ バッテリー電圧 Ｖbatt バッテリーラインの電圧 ＶDD 負荷にかかる電圧 ＩB ベース電流 Ｉc コレクタ電流 Ｉdiode ツェナーダイオードを流れる電流 ＩDD モジュール内を流れる電流 Ｉgen 発電機電流 Ｒseries 抵抗値 ＶCE コレクタ−エミッタ間電圧 Ｖp ピンチオフ電圧 ＶREF 基準電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｈ
Claims (21)
- 【請求項１】 入力電圧源と、前記入力電圧の過大な
値から保護すべき負荷とを含む装置であって、 当該装置は保護回路を含み、 前記保護回路が、ドレインが前記保護回路の入力に接続
され、ソースが前記保護回路の出力に接続され、ゲート
がある値の電圧に接続されたデプレッション型ＭＯＳＦ
ＥＴを含み、 前記入力電圧が過大な値になると前記デプレッション型
ＭＯＳＦＥＴが飽和し、それによって前記負荷が過大な
電流から保護されるようになっていることを特徴とする
過大な入力電圧に対する負荷の保護回路を含む装置。 - 【請求項２】 前記デプレッション型ＭＯＳＦＥＴの
前記ゲートが前記デプレッション型ＭＯＳＦＥＴのソー
スに接続されていることを特徴とする請求項１に記載の
装置。 - 【請求項３】 前記デプレッション型ＭＯＳＦＥＴの
前記ゲートがグランドに接続されていることを特徴とす
る請求項１に記載の装置。 - 【請求項４】 前記入力電圧が通常動作レベルにある
とき、前記デプレッション型ＭＯＳＦＥＴがその飽和電
流の近くで動作するように、前記デプレッション型ＭＯ
ＳＦＥＴと前記負荷が適合されていることを特徴とする
請求項１に記載の装置。 - 【請求項５】 切り替え回路を更に含み、前記入力電
圧が過大な値に達すると、前記切り替え回路によって前
記デプレッション型ＭＯＳＦＥＴのゲートがグランドに
接続されることを特徴とする請求項１に記載の装置。 - 【請求項６】 切り替え回路を更に含み、前記入力電
圧が過大な値に達すると、前記切り替え回路によって前
記デプレッション型ＭＯＳＦＥＴのゲートが基準電圧に
接続され、前記入力電圧が通常レベルにあるとき前記基
準電圧が前記デプレッション型ＭＯＳＦＥＴのソース電
圧とグランドとの間のあるレベルにあることを特徴とす
る請求項１に記載の装置。 - 【請求項７】 切り替え回路を更に含み、前記入力電
圧が過大な値に達すると、前記切り替え回路によって前
記デプレッション型ＭＯＳＦＥＴのゲートが前記ＭＯＳ
ＦＥＴのソース電圧より低い電圧に接続されることを特
徴とする請求項１に記載の装置。 - 【請求項８】 前記切り替え回路がツェナーダイオー
ドと比較器とを含み、前記比較器の出力信号が前記デプ
レッション型ＭＯＳＦＥＴの前記ゲートの電圧を供給す
るのに用いられることを特徴とする請求項７に記載の装
置。 - 【請求項９】 前記デプレッション型ＭＯＳＦＥＴの
前記ゲートが、前記入力電圧が過大な値に達すると、グ
ランドに接続されることを特徴とする請求項８に記載の
装置。 - 【請求項１０】 前記デプレッション型ＭＯＳＦＥＴ
の前記ゲートが、前記入力電圧が過大な値に達すると、
グランドより高い基準電圧に接続されることを特徴とす
る請求項８に記載の装置。 - 【請求項１１】 前記デプレッション型ＭＯＳＦＥＴ
と直列に接続されたダイオードを更に含み、前記ダイオ
ードが前記負荷を逆流する電流を防ぐように接続されて
いることを特徴とする請求項１に記載の装置。 - 【請求項１２】 車両であって、 バッテリーと、 負荷と、 前記負荷を当該車両のロードダンプ状態から保護する保
護回路とを含み、 前記保護回路がデプレッション型ＭＯＳＦＥＴを含むこ
とを特徴とする車両。 - 【請求項１３】 前記デプレッション型ＭＯＳＦＥＴ
のソースが前記デプレッション型ＭＯＳＦＥＴのゲート
に接続されていることを特徴とする請求項１２に記載の
車両。 - 【請求項１４】 前記保護回路が、前記ロードダンプ
状態の間、前記デプレッション型ＭＯＳＦＥＴのゲート
をシャーシグランドに切り替えるための切り替え回路を
更に含んでいることを特徴とする請求項１２に記載の車
両。 - 【請求項１５】 前記保護回路が、前記ロードダンプ
状態の間、前記デプレッション型ＭＯＳＦＥＴのゲート
を基準電圧に接続するための切り替え回路を更に含んで
いることを特徴とする請求項１２に記載の車両。 - 【請求項１６】 前記負荷に直列に接続されたダイオ
ードを更に含み、このダイオードが、前記バッテリーが
不適切に接続された場合に、前記負荷を逆流する電流を
防ぐように接続されていることを特徴とする請求項１２
に記載の車両。 - 【請求項１７】 過大な入力電圧に対する負荷の保護
方法であって、 前記入力電圧の発生源と前記負荷との間にデプレッショ
ン型ＭＯＳＦＥＴを接続する過程と、 前記過大な入力電圧が発生したとき、前記ＭＯＳＦＥＴ
を流れる電流が制限され前記負荷が保護されるように、
前記デプレッション型ＭＯＳＦＥＴのゲートに電圧を加
える過程とを含むことを特徴とする方法。 - 【請求項１８】 前記デプレッション型ＭＯＳＦＥＴ
のソース電圧を前記デプレッション型ＭＯＳＦＥＴの前
記ゲートに加える過程を含むことを特徴とする請求項１
７に記載の方法。 - 【請求項１９】 前記過大な入力電圧が発生したと
き、前記デプレッション型ＭＯＳＦＥＴの前記ゲートに
グランド電位を供給する過程を含むことを特徴とする請
求項１７に記載の方法。 - 【請求項２０】 前記過大な入力電圧が発生したと
き、前記デプレッション型ＭＯＳＦＥＴの前記ゲートに
基準電圧を加える過程を含むことを特徴とする請求項１
７に記載の方法。 - 【請求項２１】 前記ＭＯＳＦＥＴの前記ゲートに負
帰還信号を加える過程を含み、前記負帰還信号のレベル
が前記デプレッション型ＭＯＳＦＥＴのソース電圧の増
加に応じて減少するようになっていることを特徴とする
請求項１７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/325,860 | 1994-10-19 | ||
| US08/325,860 US5585991A (en) | 1994-10-19 | 1994-10-19 | Protective circuit for protecting load against excessive input voltage |
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| Publication Number | Publication Date |
|---|---|
| JPH08213619A true JPH08213619A (ja) | 1996-08-20 |
| JP4031539B2 JP4031539B2 (ja) | 2008-01-09 |
Family
ID=23269773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29219795A Expired - Lifetime JP4031539B2 (ja) | 1994-10-19 | 1995-10-13 | 過大な入力電圧に対する負荷の保護回路を含む装置及び過大な入力電圧に対する負荷の保護方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5585991A (ja) |
| EP (1) | EP0708515B1 (ja) |
| JP (1) | JP4031539B2 (ja) |
| DE (1) | DE69518049T2 (ja) |
| HK (1) | HK1014402A1 (ja) |
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| US5585991A (en) | 1996-12-17 |
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