JPS6348190B2 - - Google Patents
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- JPS6348190B2 JPS6348190B2 JP55110016A JP11001680A JPS6348190B2 JP S6348190 B2 JPS6348190 B2 JP S6348190B2 JP 55110016 A JP55110016 A JP 55110016A JP 11001680 A JP11001680 A JP 11001680A JP S6348190 B2 JPS6348190 B2 JP S6348190B2
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- collector
- impurity
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Links
- 239000012535 impurity Substances 0.000 claims description 38
- 230000015556 catabolic process Effects 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は接合型トランジスタからなる半導体装
置に係り、特に保護用ツエナーダイオードを内装
した半導体装置に関する。
置に係り、特に保護用ツエナーダイオードを内装
した半導体装置に関する。
従来、電力用トランジスタは、如何なる場合に
おいても電力用トランジスタが安全動作領域
（ASO：Area of Safe Operation）内で動作さ
せるために二次降伏破壊制御領域（Ｓ／Ｂ制限領
域）に追い込まれないように保護回路を設けてい
る。
おいても電力用トランジスタが安全動作領域
（ASO：Area of Safe Operation）内で動作さ
せるために二次降伏破壊制御領域（Ｓ／Ｂ制限領
域）に追い込まれないように保護回路を設けてい
る。
保護回路としては一般に電力用トランジスタの
コレクタとベース間に保護用のツエナーダイオー
ドを挿入したものが用いられている。ツエナーダ
イオードの耐圧は電力用トランジスタの保障耐圧
よりも低く、しかも出力用トランジスタの動作点
電圧よりも高い点に設定されている。
コレクタとベース間に保護用のツエナーダイオー
ドを挿入したものが用いられている。ツエナーダ
イオードの耐圧は電力用トランジスタの保障耐圧
よりも低く、しかも出力用トランジスタの動作点
電圧よりも高い点に設定されている。
而して、もし負荷シヨート等の不測の事態を生
じたとき、VCC（出力電圧）はいきなり出力用ト
ランジスタのコレクタに印加されることになる
が、コレクタ、ベース間に挿入された保護用のツ
エナーダイオードが先にブレークダウンを起す。
このときのブレークダウン電流は電力用トランジ
スタのベース電流として加わり、トランジスタの
基本原理からしてコレクタ電流として電流増幅率
hFE倍になつて現われる。この電流によつてエミ
ツタまたはコレクタのいずれかに直結されたフユ
ーズ（エミツタの回路に挿入されたフユーズ）を
断つことによつて電力用トランジスタをＳ／Ｂ領
域に到らしめることなく保護できるようになつて
いる。
じたとき、VCC（出力電圧）はいきなり出力用ト
ランジスタのコレクタに印加されることになる
が、コレクタ、ベース間に挿入された保護用のツ
エナーダイオードが先にブレークダウンを起す。
このときのブレークダウン電流は電力用トランジ
スタのベース電流として加わり、トランジスタの
基本原理からしてコレクタ電流として電流増幅率
hFE倍になつて現われる。この電流によつてエミ
ツタまたはコレクタのいずれかに直結されたフユ
ーズ（エミツタの回路に挿入されたフユーズ）を
断つことによつて電力用トランジスタをＳ／Ｂ領
域に到らしめることなく保護できるようになつて
いる。
しかしながら、このように電力用トランジスタ
のコレクタとベース間にツエナーダイオードを設
けた半導体装置は、次のような欠点を有してい
る。
のコレクタとベース間にツエナーダイオードを設
けた半導体装置は、次のような欠点を有してい
る。
(1) 回路構成のための必要部品が多く、回路が高
価になる。
価になる。
(2) 電力用トランジスタと保護用ダイオードとの
組み合わせを誤ることがある。
組み合わせを誤ることがある。
(3) 電気回路の接続の労力とスペースが大きく、
機器を小型化することができない。
機器を小型化することができない。
(4) 回路装置、機器の信頼性が低い。
(5) 電気回路の耐湿、汚染に対し弱い。
本発明は、かかる点に鑑みてなされたものであ
り、所望の接合型トランジスタが形成された半導
体基板内に、保護用のツエナーダイオードを形成
して集積度、信頼性を向上させるとともに価格の
低減を図つた半導体装置を提供するものである。
り、所望の接合型トランジスタが形成された半導
体基板内に、保護用のツエナーダイオードを形成
して集積度、信頼性を向上させるとともに価格の
低減を図つた半導体装置を提供するものである。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第１図は、本発明の一実施例の断面図である。
図中１は、N+導電型の半導体基板であり、半導
体基板１上にはN-導電型のコレクタ領域２が設
けられている。コレクタ領域２の所定部位にはＰ
導電型のベース領域３が形成されている。ベース
領域３内にはベースコンタクトのオーミツク性を
良好にするためにP+導電型の低抵抗領域３ａが
形成されている。この低抵抗領域３ａで囲まれた
ベース領域３内には、N+導電型のエミツタ領域
４が形成されている。
図中１は、N+導電型の半導体基板であり、半導
体基板１上にはN-導電型のコレクタ領域２が設
けられている。コレクタ領域２の所定部位にはＰ
導電型のベース領域３が形成されている。ベース
領域３内にはベースコンタクトのオーミツク性を
良好にするためにP+導電型の低抵抗領域３ａが
形成されている。この低抵抗領域３ａで囲まれた
ベース領域３内には、N+導電型のエミツタ領域
４が形成されている。
また、コレクタ領域２にはベース領域３からの
空乏層が延在する範囲内にＰ導電型の不純物領域
５が選択的に形成されている。不純物領域５とベ
ース領域３間のコレクタ領域２の表面部分には、
コレクタ領域２よりも高い不純物濃度を有するＮ
導電型の高不純物領域６が形成されている。
空乏層が延在する範囲内にＰ導電型の不純物領域
５が選択的に形成されている。不純物領域５とベ
ース領域３間のコレクタ領域２の表面部分には、
コレクタ領域２よりも高い不純物濃度を有するＮ
導電型の高不純物領域６が形成されている。
また、高不純物領域６、ベース領域３、低抵抗
領域３ａ、エミツタ領域４、及び不純物領域５の
表面には、酸化膜７が形成されており、酸化膜７
に穿設されたコンタクトホールを介してエミツタ
領域４及び低抵抗領域３ａ（ベース領域３）に接
合する電極８が夫々形成されている。不純物領域
５及びコレクタ領域２の露出表面には、これらの
領域５，２を同電位にするための電極９が設けら
れている。
領域３ａ、エミツタ領域４、及び不純物領域５の
表面には、酸化膜７が形成されており、酸化膜７
に穿設されたコンタクトホールを介してエミツタ
領域４及び低抵抗領域３ａ（ベース領域３）に接
合する電極８が夫々形成されている。不純物領域
５及びコレクタ領域２の露出表面には、これらの
領域５，２を同電位にするための電極９が設けら
れている。
ここで、コレクタ領域２の不純物濃度（CN−）
に対する高不純物領域６の不純物濃度（CN）の
比（CN／CN−）は、第２図に示す如く、不純物領域 ５とベース領域３との間隔WXに応じてベース領
域３と不純物領域５間の耐圧が、ベース領域３と
高不純物領域６間の耐圧及びベース領域３とコレ
クタ領域２間の耐圧よりも小さくなるように設定
されている。
に対する高不純物領域６の不純物濃度（CN）の
比（CN／CN−）は、第２図に示す如く、不純物領域 ５とベース領域３との間隔WXに応じてベース領
域３と不純物領域５間の耐圧が、ベース領域３と
高不純物領域６間の耐圧及びベース領域３とコレ
クタ領域２間の耐圧よりも小さくなるように設定
されている。
このように構成された半導体装置１０によれ
ば、ベース領域３と不純物領域５間の耐圧が、ベ
ース領域３と高不純物領域６間の耐圧及び、ベー
ス領域３とコレクタ領域２間の耐圧より小さく設
定されているので、電力用トランジスタを用いる
電気回路において、電力用トランジスタに並列に
接続して保護するための保護ダイオードを特に外
部回路に設けることを要せず、電力用トランジス
タ素子内に内装（すなわち、同一半導体基板に設
ける）しているので、次のような利点を有する。
ば、ベース領域３と不純物領域５間の耐圧が、ベ
ース領域３と高不純物領域６間の耐圧及び、ベー
ス領域３とコレクタ領域２間の耐圧より小さく設
定されているので、電力用トランジスタを用いる
電気回路において、電力用トランジスタに並列に
接続して保護するための保護ダイオードを特に外
部回路に設けることを要せず、電力用トランジス
タ素子内に内装（すなわち、同一半導体基板に設
ける）しているので、次のような利点を有する。
(A) 回路構成のための必要部分が低減できるので
廉価な回路を提供できる。
廉価な回路を提供できる。
(B) 電力用トランジスタとして一体になるため、
電力用トランジスタと保護ダイオードとの組合
わせを誤ることがない。
電力用トランジスタと保護ダイオードとの組合
わせを誤ることがない。
(C) 電気回路の接続の労力とペースが節減でき、
集積度を向上させるとともに機器を小型化でき
る。
集積度を向上させるとともに機器を小型化でき
る。
(D) 回路装置、機器の信頼性が向上する。
(E) 電気回路の耐湿、汚染防止に有効である。
因に、コレクタ領域２の不純物濃度CN−を２
×1014（１／cm3）、高不純物領域６の不純物濃度CN
を２×1015（１／cm3）、ベース領域３と不純物５間
の間隔（WX）を25μとすると、ベース領域３とコ
レクタ領域２間の耐圧BV1は、下記式（）に示
す如く算出され、ベース領域３と高不純物領域６
間の耐圧BV2、下記式（）に示す如く算出さ
れ、ベース領域３と不純物領域５間の耐圧BV3
は、下記式（）に示す如く算出される。
×1014（１／cm3）、高不純物領域６の不純物濃度CN
を２×1015（１／cm3）、ベース領域３と不純物５間
の間隔（WX）を25μとすると、ベース領域３とコ
レクタ領域２間の耐圧BV1は、下記式（）に示
す如く算出され、ベース領域３と高不純物領域６
間の耐圧BV2、下記式（）に示す如く算出さ
れ、ベース領域３と不純物領域５間の耐圧BV3
は、下記式（）に示す如く算出される。
（）BV1＝KS・ε0・εcrit 2／2q・CN−＝11.
7×8.86×10-14×（2.3×105）2／２×1.6×10-19×２
×1014＝857〔〕 （）BV2＝KS・ε0・εcrit 2／2q・CN＝11.7
×8.86×10-14×（3.2×105）2／２×1.6×10-19×２×
1015＝166〔〕 （）BV3＝ｑ・CN−・WX 2／2Ks・ε0＝1.6×1
0-19×２×1014×（25×10-4）2／２×11.7×8.86×10-
14＝97〔〕 また、ベース領域３と不純物領域５がない場合
のエミツタ領域４とコレクタ領域２間の耐圧VCEO
を電流増幅率hFEを100と仮定して下記（）式か
ら求めると となる。
7×8.86×10-14×（2.3×105）2／２×1.6×10-19×２
×1014＝857〔〕 （）BV2＝KS・ε0・εcrit 2／2q・CN＝11.7
×8.86×10-14×（3.2×105）2／２×1.6×10-19×２×
1015＝166〔〕 （）BV3＝ｑ・CN−・WX 2／2Ks・ε0＝1.6×1
0-19×２×1014×（25×10-4）2／２×11.7×8.86×10-
14＝97〔〕 また、ベース領域３と不純物領域５がない場合
のエミツタ領域４とコレクタ領域２間の耐圧VCEO
を電流増幅率hFEを100と仮定して下記（）式か
ら求めると となる。
つまり、この半導体装置では、コレクタ・エミ
ツタ間逆耐圧VCEOが271Vのトランジスタにコレ
クタ・ベース逆耐圧VZが97Vのツエナーダイオ
ードを装着したことになる。
ツタ間逆耐圧VCEOが271Vのトランジスタにコレ
クタ・ベース逆耐圧VZが97Vのツエナーダイオ
ードを装着したことになる。
尚、上記式（〜）中の各記号の意味は次の
通りである。
通りである。
KS：半導体基板の静電定数
ε0：真空中の誘電率
εcrit：臨界電界
ｑ：移動電荷
CN−：コレクタ領域の不純物濃度
CN：高不純物領域の不純物濃度
WX：ベース領域と不純物領域間の距離
VCEO：コレクタ・エミツタ間逆耐圧
VZ：コレクタ・ベース逆耐圧
また、実施例ではNPNトランジスタに本発明
を適用したものについて説明したが、この他にも
PNPトランジスタにも適用できることは勿論で
ある。
を適用したものについて説明したが、この他にも
PNPトランジスタにも適用できることは勿論で
ある。
以上説明した如く、本発明に係る半導体装置に
よれば、接合型トランジスタが形成された半導体
基板内に保護用のダイオードを設けたもので、集
積度及び信頼性を向上させることができるととも
に、価格を低減させることができる等顕著な効果
を有するものである。
よれば、接合型トランジスタが形成された半導体
基板内に保護用のダイオードを設けたもので、集
積度及び信頼性を向上させることができるととも
に、価格を低減させることができる等顕著な効果
を有するものである。
第１図は、本発明の一実施例の断面図、第２図
は、同実施例の構造を示す拡大図である。 ２……コレクタ領域、３……ベース領域、４…
…エミツタ領域、５……不純物領域、６……高不
純物領域、１０……半導体装置。
は、同実施例の構造を示す拡大図である。 ２……コレクタ領域、３……ベース領域、４…
…エミツタ領域、５……不純物領域、６……高不
純物領域、１０……半導体装置。
Claims (1)
- １ 接合型トランジスタを構成するエミツタ領
域、ベース領域、及びコレクタ領域と、前記ベー
ス領域からの空乏層が延在する範囲内の前記コレ
クタ領域の所定部位に選択的に形成された前記コ
レクタ領域と逆導電型の不純物領域と、該不純物
領域と前記コレクタ領域を同電位にならしめる電
気的接続手段と、該不純物領域と前記ベース領域
間の前記コレクタ領域の表面部分全面に形成され
た前記コレクタ領域と同導電型で且つ前記コレク
タ領域よりも高い不純物濃度の高不純物領域とを
具備し、前記ベース領域と前記逆導電型不純物領
域間の耐圧が、前記ベース領域と前記コレクタ領
域間の耐圧及び前記ベース領域と前記高不純物領
域間の耐圧よりも小さくなるように、前記コレク
タ領域の不純物濃度、前記高不純物領域の不純物
濃度及び前記ベース領域と前記不純物濃度領域間
の間隔を設定したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001680A JPS5734360A (en) | 1980-08-11 | 1980-08-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001680A JPS5734360A (en) | 1980-08-11 | 1980-08-11 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5734360A JPS5734360A (en) | 1982-02-24 |
| JPS6348190B2 true JPS6348190B2 (ja) | 1988-09-28 |
Family
ID=14524978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001680A Granted JPS5734360A (en) | 1980-08-11 | 1980-08-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5734360A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263461A (ja) * | 1984-06-11 | 1985-12-26 | Nec Corp | 高耐圧縦形トランジスタ装置およびその製造方法 |
| JP2575876B2 (ja) * | 1989-05-17 | 1997-01-29 | 株式会社東芝 | 半導体装置 |
| JP2689719B2 (ja) * | 1990-11-02 | 1997-12-10 | 日本電気株式会社 | 半導体装置 |
| JP6730351B2 (ja) | 2018-03-20 | 2020-07-29 | ファナック株式会社 | ロボットのアーム構造およびロボット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415988A (en) * | 1974-12-11 | 1979-02-06 | Saint Gobain | Parts using between multiilayer window glass |
-
1980
- 1980-08-11 JP JP11001680A patent/JPS5734360A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415988A (en) * | 1974-12-11 | 1979-02-06 | Saint Gobain | Parts using between multiilayer window glass |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5734360A (en) | 1982-02-24 |
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