JP3082714B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体装置において外部端子から直列に接続さ
れた入出力抵抗に関する。

【０００２】

【従来の技術】従来、図１０に示すように、抵抗素子１
０と保護ダイオード１１とによる回路が一般的である。
これは、入力端９に過電圧が印加された場合、ＣＭＯＳ
インバータ１２のゲート入力端に過電圧が印加されない
ようにするためである。

【０００３】また、ラインドライバなどのように出力抵
抗が規定されている例えば３００Ω以上の回路において
は図１１に示すように、抵抗素子１０と保護ダイオード
１１とにより構成されている。この場合、拡散抵抗で
は、基板間に寄生ダイオードを含み寄生ダイオードに電
流が流れると抵抗値が低下してしまうため、寄生ダイオ
ードを含まない多結晶シリコン抵抗を使用する。このよ
うな抵抗素子は、有効に配置し、かつ必要な抵抗値が得
られるように蛇行して配置されている。このため、抵抗
素子の屈曲部に電流が集中し溶断しやすいという問題が
有り、図１２に示すように、抵抗素子をなす多結晶シリ
コン３の屈曲部をアルミニウム４で覆うことにより溶断
を防止していた。

【０００４】その構造は図１３に示すように、半導体基
板１のフィールド酸化膜６上に多結晶シリコン３，アル
ミニウム４が形成されている。また図１４の等価回路に
示すように、多結晶シリコン３、フィールド酸化膜６及
びＰ型基板１の積層構造による寄生容量１３がポリシリ
抵抗３と基板１との間に接続されている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来例
では、入力端９に過電圧が印加され、入力の電位がフィ
ールド酸化膜６の耐圧、即ち寄生容量１３の絶縁耐圧を
越えた場合、抵抗素子１０と基板１との間で絶縁破壊を
起してしまうという問題があった。

【０００６】その理由は、抵抗素子１０が入力端９に直
列に接続されているため、ダイオード１１の動作抵抗を
小さくしたとしても、抵抗素子１０により電流が制限さ
れ、入力端９の電圧がフィールド酸化膜６の絶縁耐圧を
越えてしまうためである。

【０００７】本発明の目的は、占有面積を増大させず
に、半導体基板間との絶縁破壊を防ぎ、かつ溶断を防止
する入力抵抗を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、抵抗部とブレークダウ
ン部とを有し、外部入出力端子に印加される過電圧から
内部回路を保護する半導体装置であって、前記抵抗部
は、前記過電圧が瞬時に前記内部回路に印加されるのを
阻止するものであって、半導体基板上に分割して形成さ
れた各ウェル層上の層間絶縁膜を介して形成された抵抗
素子を複数直列接続し、かつ前記各接続部に対応して前
記ウェル層内に前記ウェル層と同一導電型の拡散層を形
成し、前記各拡散層を前記各接続部に電気的に接続した
ものであり、前記ブレークダウン部は、前記過電圧に対
してブレークダウンして過電圧が前記内部回路に印加さ
れるのを阻止するものであって、表層に前記抵抗素子が
形成された前記層間絶縁膜と前記半導体基板との間に前
記各ウェル層を介装した積層構造によって、前記半導体
基板と前記各ウェル層とからなる各ダイオードと、前記
各抵抗素子と前記層間絶縁膜と前記各ウェル層とからな
る各寄生容量とを形成したものである。

【０００９】また前記直列接続された抵抗素子の抵抗
値、及び前記ブレークダウン部をなすダイオードのジャ
ンクション面積は、外部入出力端子側から内部回路側に
向けて異ならせたものである。

【００１０】また複数の前記抵抗素子を直列接続する接
続部に対応して前記ウェル層内に前記ウェル層と同一導
電型の前記拡散層にかえて逆導電型の拡散層を形成し、
前記拡散層を前記接続部と電気的に接続し、前記ウェル
層と前記拡散層からなるダイオードと前記拡散層と前記
半導体基板とからなるダイオードによって互いに逆特性
のダイオードを直列接続した構造からなるものである。

【００１１】

【００１２】

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００１４】図１は、本発明の実施形態に係る半導体装
置を示す平面図、図２は、図１のＡ−Ａ’線断面図、図
３は等価回路図である。図において、本発明の実施形態
に係る半導体装置は、抵抗部Ａとブレークダウン部Ｂと
を有し、入出力される過電圧から回路を保護する半導体
装置を対象とするものである。

【００１５】図に示すように、抵抗部Ａは、半導体基板
１上に層間絶縁膜（フィールド酸化膜）６を介して形成
された抵抗素子（多結晶シリコン）３を含み、過電圧が
瞬時に印加されるのを阻止するようになっている。

【００１６】また、ブレークダウン部Ｂは、半導体基板
１と層間絶縁膜６との間にＮ型ウェルル層２を介装した
積層構造（ダイオード）を含み、過電圧に対してブレー
クダウンして過電圧が印加されるのを阻止するようにな
っている。

【００１７】次に、本発明の実施形態に係る半導体装置
の動作について説明する。

【００１８】図３において、入出力保護回路として、抵
抗素子（多結晶シリコン）３と保護ダイオード１１とを
組合せた点は、従来例と共通する。１２はＣＭＯＳイン
バータである。図３において、多結晶シリコン（抵抗素
子）３と保護ダイオード１１とを組合せた回路では、図
１０及び図１１に基づいて説明したように、抵抗素子３
が入力端９に直列に接続されているため、ダイオード１
１の動作抵抗を小さくしたとしても、抵抗素子３によっ
て電流が制限され、入力端９の電圧がフィールド酸化膜
（層間絶縁膜）６の絶縁耐圧を越えてしまい、抵抗素子
３と半導体基板１との間が絶縁破壊されてしまう。

【００１９】そこで、本発明の実施形態では、抵抗素子
３に関連してブレークダウン部Ｂを設けたことを特徴と
するものである。すなわち、本発明の実施形態は、例え
ば図２及び図３の場合に、表層に抵抗素子３が形成され
た層間絶縁膜６と半導体基板１との間にウェル層２を介
装し、その積層構造からブレークダウン部Ｂとしてのダ
イオード１４を形成している。この場合、ウェル層２と
抵抗素子３との間には、層間絶縁膜６が介装されるた
め、この積層構造が静電容量として作用することとな
り、抵抗素子３とダイオード１４との間には、寄生容量
１３が接続されることとなる。７は多結晶シリコン３上
に形成した層間絶縁膜である。

【００２０】図３を例にとって本発明の実施形態の動作
を説明すると、入力端９に過電圧が印加された場合、電
流は、入力端９より抵抗素子３を通して保護素子として
のＣＭＯＳインバータ１２に流れる。

【００２１】この場合、寄生容量１３に加わる電圧は、
入力端９の電圧からダイオード１４に加わる電圧を差引
いた値となる。すなわち、抵抗素子３と半導体基板１と
の間を破壊する電圧値は、絶縁膜６の耐圧にダイオード
１４のブレークダウン電圧を加えた電圧となり、ウェル
層２が存在しない従来例の場合よりも破壊耐量が向上す
ることとなる。

【００２２】（実施例１）次に、本発明の実施形態に係
る半導体装置の具体例を実施例として説明する。

【００２３】図１，図２及び図３を用いて本発明の実施
例１を説明する。図に示す実施例１では、Ｐ型基板１上
に島状のＮウェル層２を形成し、島状のＮウェル層２の
領域内で抵抗素子としての多結晶シリコン３を３個所で
折曲げて配置し、多結晶シリコン３の屈曲部をアルミニ
ウム４で被覆し、コンタクト５を通して多結晶シリコン
３とアルミニウム４とを接続する。そして、多結晶シリ
コン３の一端を入力端９に接続し、他端を内部回路に接
続する。

【００２４】実施例１では、フィールド酸化膜６の膜厚
は約０．８μｍとし、３００Ωの抵抗値をもつ多結晶シ
リコン（抵抗素子）３を島状Ｎ型ウェル層２の領域内に
３回折曲げて形成する。また、多結晶シリコン３の比抵
抗は、約１０Ω／□であり、アルミニウム４で接続され
る各抵抗素子３のサイズは、幅３０μｍ、長さ３００μ
ｍであり、これらは島状Ｎ型ウェル層２の領域内で平行
して配置される。また、多結晶シリコン３の屈曲部は、
比抵抗約０．０３Ω／□のアルミニウム４により覆われ
ており、この部分の抵抗値は、多結晶シリコン３の直線
部分の抵抗に比べて非常に小さくなっている。

【００２５】図３は、図１及び図２に示す半導体装置の
等価回路を示すものであり、従来例の抵抗素子及び保護
ダイオード１０に加えて、実施例１では、抵抗素子３と
半導体基板１との間に寄生容量１３とダイオード１４と
が直列に接続されている。

【００２６】実施例１において、入力端９に過電圧が印
加された場合、入力端９より多結晶シリコン３を通じて
保護ダイオード１１に電流が流れ込み、ＣＭＯＳインバ
ータ１２のゲート端を保護している。多結晶シリコン３
とＰ型基板１との間には、フィールド酸化膜６によって
形成される寄生容量１３と、Ｐ型基板１とＮ型ウェル層
２との間に形成されたダイオード１４とが直列に接続さ
れている。

【００２７】過電圧が入力端９に印加され、電流が流れ
込んでも多結晶シリコン３の屈曲部は、低抵抗のアルミ
ニウム４で接続されているため、電流の集中を避けるこ
とが可能となり、過電圧による抵抗素子の溶断が避けら
れる。

【００２８】さらに、半導体基板１と多結晶シリコン３
との間のフィールド酸化膜６の絶縁耐圧を越えて過電圧
が印加された場合でも、Ｐ型基板１とＮウェル層２とで
形成される寄生ダイオード１４により、絶縁膜６に印加
される電界を緩和することが可能となる。これにより、
基板１と抵抗素子３との間の絶縁破壊を防ぐことができ
る。

【００２９】フィールド酸化膜６の耐圧は約８００Ｖ、
Ｐ型基板１とＮ型ウェル層２で形成される寄生ダイオー
ド１４のブレークダウン電圧は約２００Ｖであり、半導
体基板１と抵抗素子３との耐圧は約１ｋＶとなり、ウェ
ル層２がない場合の約８００Ｖよりもダイオードブレー
ク電圧分だけ電圧が向上する。

【００３０】（実施例２）図４は、本発明の実施例２を
示す平面図、図５は、図４のＢ−Ｂ’線断面図、図６
は、等価回路図である。

【００３１】図に示す実施例２では、折曲げられた多結
晶シリコン３の領域をアルミニウム４で被覆するととも
に、アルミニウム４で被覆された多結晶シリコン３に対
応したＮウェル層２にＮ⁺層１５を形成し、それぞれの
Ｎウェル層２と抵抗素子３の一端とをアルミニウム４で
接続する。この場合、図４に示すように、アルミニウム
４で接続された多結晶シリコン３は、線幅を変更して抵
抗値を相互に変化させている。

【００３２】図６に示すように、入力端９から三つの領
域に分割された多結晶シリコン３（Ｒ１、Ｒ２、Ｒ３）
はそれぞれ抵抗値が異り、しかも直列に接続され、ＣＭ
ＯＳインバータ１２のゲートに接続されている。

【００３３】多結晶シリコン３の一端はＮウェル層２に
接続されており、Ｎウェル層２とＰ型基板１とによりダ
イオード１７（Ｄ１、Ｄ２、Ｄ３）が形成されている。
また、それぞれの多結晶シリコン３、フィールド酸化膜
６およびＮウェル層２によって形成される寄生容量１８
（（Ｃ１、Ｃ２、Ｃ３）が形成されている。これらの接
続関係を図６に示す。

【００３４】図６において、入力端９に過電圧が印加さ
れた場合、ダイオード１７（Ｄ１〜Ｄ３）は、ブレーク
ダウンし、図７に示すように、動作抵抗ＲＤ１〜ＲＤ３
として作用する。このため、電流Ｉ1，Ｉ2，Ｉ3は、３
つの動作抵抗ＲＤ１〜ＲＤ３即ち３つのダイオード１７
（Ｄ１〜Ｄ３）に分流して流れるため、溶断を防止でき
るとともに、過電圧印加時の出力のインピーダンスが出
力抵抗値よりも低くなり、フィールド酸化膜６の破壊を
防ぐことができる。

【００３５】この場合、入力側の抵抗素子（多結晶シリ
コン）Ｒ１、ダイオードＤ１に流れる電流が一番大きい
ため、図４に示すように各抵抗素子３の線幅は、Ｒ１＞
Ｒ２＞Ｒ３、ダイオードのジャンクション面積は、Ｄ１
＞Ｄ２＞Ｄ３にそれぞれ設定することによって電流密度
を低減し、多結晶シリコン（抵抗素子）３の溶断を防止
することができ、追加して保護ダイオードを設ける必要
もなく、レイアウト面積を削減することができる。

【００３６】（実施例３）図８は、本発明の実施例３を
示す断面図、図９は等価回路図である。実施例３におい
ては、アルミニウム４で被覆された多結晶シリコン３に
対応したＮウェル層２にＰ⁺層２０を形成し、Ｐ⁺層２０
と多結晶シリコン３の一端とを接続している。この場
合、Ｐ型基板１とＮウェル層２との間に形成されるダイ
オード１７と、Ｎウェル層２とＰ⁺層２０とにより形成
されるダイオード１９が直列に接続されている。

【００３７】この場合、２つのダイオード１７、１９は
特性が逆にして直列に接続されるため、２つのダイオー
ド１７、１９は、出力の正負に関係なく、電流が流れな
いため、多結晶シリコン３の抵抗値を一定に保つことが
できる。

【００３８】

【発明の効果】以上説明したように本発明によれば、ポ
リシリ抵抗と半導体基板間の過電圧による破壊耐量を向
上させることができる。その理由は、ポリシリ抵抗配線
下部にウェルを設けることにより半導体基板とポリシリ
抵抗間の絶縁耐圧が向上したためである。

【００３９】また、抵抗素子を折り曲げて配置した部分
の過電流による溶断を防ぐことができる。その理由は、
折り曲げた部分に低抵抗の配線により電流密度の増加を
抑制するためである。

【００４０】さらに、抵抗と保護素子の占有面積を削減
できる。その理由は、抵抗素子と保護素子を同一領域に
配置したためである。

【図面の簡単な説明】

【図１】本発明の実施例１を示す平面図である。

【図２】図１のＡ−Ａ線断面図である。

【図３】本発明の実施例１の等価回路を示す図である。

【図４】本発明の実施例２を示す平面図である。

【図５】図４のＢ−Ｂ線断面図である。

【図６】本発明の実施例２の等価回路を示す図である。

【図７】図６の入力端に過電圧が印加された状態の等価
回路を示す図である。

【図８】本発明の実施例３を示す断面図である。

【図９】本発明の実施例３の等価回路を示す図である。

【図１０】従来例の入力回路部を示す図である。

【図１１】従来例の出力回路部を示す図である。

【図１２】従来例を示す平面図である。

【図１３】図１２のＣ−Ｃ線断面図である。

【図１４】従来例の等価回路を示す図である。

【符号の説明】

１ Ｐ型基板 ２ Ｎ型ウェル層 ３ 多結晶シリコン ４ アルミニウム ５ コンタクト ６ フィールド酸化膜 ７ 層間絶縁膜 ８ 出力端 ９ 入力端 １０ 抵抗素子 １１ 保護ダイオード １２ ＣＭＯＳインバータ １３ 寄生容量 １４ ダイオード １５ Ｎ⁺層 １６ 多結晶シリコン １７ ダイオード １８ 寄生容量 １９ ダイオード ２０ Ｐ⁺層 ２１ ボンディングパッド

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 抵抗部とブレークダウン部とを有し、外
   部入出力端子に印加される過電圧から内部回路を保護す
   る半導体装置であって、 前記抵抗部は、前記過電圧が瞬時に前記内部回路に印加
   されるのを阻止するものであって、半導体基板上に分割
   して形成された各ウェル層上の層間絶縁膜を介して形成
   された抵抗素子を複数直列接続し、かつ前記各接続部に
   対応して前記ウェル層内に前記ウェル層と同一導電型の
   拡散層を形成し、前記各拡散層を前記各接続部に電気的
   に接続したものであり、 前記ブレークダウン部は、前記過電圧に対してブレーク
   ダウンして過電圧が前記内部回路に印加されるのを阻止
   するものであって、表層に前記抵抗素子が形成された前
   記層間絶縁膜と前記半導体基板との間に前記各ウェル層
   を介装した積層構造によって、前記半導体基板と前記各
   ウェル層とからなる各ダイオードと、前記各抵抗素子と
   前記層間絶縁膜と前記各ウェル層とからなる各寄生容量
   とを形成したものであることを特徴とする半導体装置。
2. 【請求項２】 前記直列接続された抵抗素子の抵抗値、
   及び前記ブレークダウン部をなすダイオードのジャンク
   ション面積は、外部入出力端子側から内部回路側に向け
   て異ならせたものであることを特徴とする請求項１に記
   載の半導体装置。
3. 【請求項３】 複数の前記抵抗素子を直列接続する接続
   部に対応して前記ウェル層内に前記ウェル層と同一導電
   型の前記拡散層にかえて逆導電型の拡散層を形成し、前
   記拡散層を前記接続部と電気的に接続し、前記ウェル層
   と前記拡散層からなるダイオードと前記拡散層と前記半
   導体基板とからなるダイオードによって互いに逆特性の
   ダイオードを直列接続した構造からなることを特徴とす
   る請求項１に記載の半導体装置。