JPH06151715A - 半導体集積回路の静電保護回路素子 - Google Patents
半導体集積回路の静電保護回路素子Info
- Publication number
- JPH06151715A JPH06151715A JP29188492A JP29188492A JPH06151715A JP H06151715 A JPH06151715 A JP H06151715A JP 29188492 A JP29188492 A JP 29188492A JP 29188492 A JP29188492 A JP 29188492A JP H06151715 A JPH06151715 A JP H06151715A
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- Japan
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- well layer
- type substrate
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- layer
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Abstract
(57)【要約】
【目的】 半導体集積回路の静電保護回路素子に関し、
半導体集積回路を静電破壊から確実に保護し、信頼性の
向上を図る。 【構成】 保護抵抗領域（１１，１５または１０）とＮ
型基板１との間に、互いに逆導電型のＮ-well 層１２、
Ｐ-well 層１６およびＰ-well 層１３、Ｎ-well層１７
が積層状に形成されて２重構造とされ、これらのＮ
-well 層１２、Ｐ-wel l 層１６とＰ-well 層１３、Ｎ
-well 層１７はそれぞれフローティング電位とされてい
るため、入力端６とＮ型基板１との間に寄生ダイオード
が増設されることとなり、その増加した寄生ダイオード
の耐圧分だけ入力端６とＮ型基板１の間の耐圧が向上す
る。
半導体集積回路を静電破壊から確実に保護し、信頼性の
向上を図る。 【構成】 保護抵抗領域（１１，１５または１０）とＮ
型基板１との間に、互いに逆導電型のＮ-well 層１２、
Ｐ-well 層１６およびＰ-well 層１３、Ｎ-well層１７
が積層状に形成されて２重構造とされ、これらのＮ
-well 層１２、Ｐ-wel l 層１６とＰ-well 層１３、Ｎ
-well 層１７はそれぞれフローティング電位とされてい
るため、入力端６とＮ型基板１との間に寄生ダイオード
が増設されることとなり、その増加した寄生ダイオード
の耐圧分だけ入力端６とＮ型基板１の間の耐圧が向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、より詳細には当該半導体集積回路の内部回路を静電
気から保護するための静電保護回路素子に関する。
り、より詳細には当該半導体集積回路の内部回路を静電
気から保護するための静電保護回路素子に関する。
【０００２】半導体集積回路には、入力端子と内部回路
との間に電気的に接続された静電保護回路素子が形成さ
れている。この静電保護回路素子は外部からの静電気に
よる過電圧によって内部回路が静電破壊されることを防
止するためのものである。最近では、微細加工技術の進
歩により半導体集積回路がより高密度化されている。こ
のため、半導体集積回路に加えて静電保護回路素子自体
の静電破壊のおそれがあり、信頼性の向上が要請されて
いる。
との間に電気的に接続された静電保護回路素子が形成さ
れている。この静電保護回路素子は外部からの静電気に
よる過電圧によって内部回路が静電破壊されることを防
止するためのものである。最近では、微細加工技術の進
歩により半導体集積回路がより高密度化されている。こ
のため、半導体集積回路に加えて静電保護回路素子自体
の静電破壊のおそれがあり、信頼性の向上が要請されて
いる。
【０００３】
【従来の技術】図５に、従来の静電保護回路素子の一例
を示す。図５において、Ｎ型基板１内にＰ型の低濃度不
純物拡散層であるＰ-well 層２を介して、Ｎ型の高濃度
不純物拡散層からなるＮ+ 拡散抵抗３が保護抵抗として
形成されている。Ｎ+ 拡散抵抗３の一端側にはＡｌ電極
からなる入力端６がオーミックコンタクトされた状態で
形成されている。４はＳｉ０2 等のフィールド絶縁膜で
あり、５はＰＳＧ等の層間絶縁膜である。Ｎ+ 拡散抵抗
３の他端側には、内部回路に接続するためのＡｌ電極か
らなる出力端７がオーミックコンタクトされた状態で形
成されている。また、Ｐ-well 層２、Ｎ+ 拡散抵抗３の
近傍におけるＮ型基板１にはＮ型の高濃度不純物拡散層
であるＮ+ 層８が形成されており、このＮ+ 層８にはＡ
ｌ電極９がオーミックコンタクトされ電源Ｖｃｃが供給
されるようになっている。この図５の例の特徴は、Ｎ+
拡散抵抗３がフローティング電位に保持されたＰ-well
層２中に形成されている点である。
を示す。図５において、Ｎ型基板１内にＰ型の低濃度不
純物拡散層であるＰ-well 層２を介して、Ｎ型の高濃度
不純物拡散層からなるＮ+ 拡散抵抗３が保護抵抗として
形成されている。Ｎ+ 拡散抵抗３の一端側にはＡｌ電極
からなる入力端６がオーミックコンタクトされた状態で
形成されている。４はＳｉ０2 等のフィールド絶縁膜で
あり、５はＰＳＧ等の層間絶縁膜である。Ｎ+ 拡散抵抗
３の他端側には、内部回路に接続するためのＡｌ電極か
らなる出力端７がオーミックコンタクトされた状態で形
成されている。また、Ｐ-well 層２、Ｎ+ 拡散抵抗３の
近傍におけるＮ型基板１にはＮ型の高濃度不純物拡散層
であるＮ+ 層８が形成されており、このＮ+ 層８にはＡ
ｌ電極９がオーミックコンタクトされ電源Ｖｃｃが供給
されるようになっている。この図５の例の特徴は、Ｎ+
拡散抵抗３がフローティング電位に保持されたＰ-well
層２中に形成されている点である。
【０００４】図６に、従来の静電保護回路素子の他の例
を示す。図６において、保護抵抗となる抵抗体１０はＰ
ｏｌｙ−Ｓｉであり、フィールド絶縁膜４を介して表面
側に形成されている。抵抗体１０の直下におけるＮ型基
板１内にはＰ-well 層２が形成されており、このＰ
-well 層２はフローティング電位とされている。
を示す。図６において、保護抵抗となる抵抗体１０はＰ
ｏｌｙ−Ｓｉであり、フィールド絶縁膜４を介して表面
側に形成されている。抵抗体１０の直下におけるＮ型基
板１内にはＰ-well 層２が形成されており、このＰ
-well 層２はフローティング電位とされている。
【０００５】
【発明が解決しようとする課題】上記従来の静電保護回
路素子が有する課題は、入力端６への印加電圧が過大で
ある場合に、入力端６とＮ型基板１との間で絶縁破壊に
よる短絡が生じ、保護機能を失なってしまうおそれがあ
る点である。
路素子が有する課題は、入力端６への印加電圧が過大で
ある場合に、入力端６とＮ型基板１との間で絶縁破壊に
よる短絡が生じ、保護機能を失なってしまうおそれがあ
る点である。
【０００６】すなわち、図５に示す例では、入力端に＋
（プラス）、あるいは−（マイナス）のいずれの極性の
静電気が印加されても、Ｐ-well 層２は電気的にフロー
ティング状態を維持しょうとする。しかし、印加電圧が
Ｐ-well 層２とＮ型基板１との接合で形成される寄生ダ
イオードの耐圧以上の電圧であった場合、入力端６とＮ
型基板１間が短絡してしまう不都合がある。
（プラス）、あるいは−（マイナス）のいずれの極性の
静電気が印加されても、Ｐ-well 層２は電気的にフロー
ティング状態を維持しょうとする。しかし、印加電圧が
Ｐ-well 層２とＮ型基板１との接合で形成される寄生ダ
イオードの耐圧以上の電圧であった場合、入力端６とＮ
型基板１間が短絡してしまう不都合がある。
【０００７】また、図６に示す例では、過電圧が印加さ
れた場合、入力端６の下層にあるフィールド絶縁膜４が
絶縁破壊を起し、同様に入力端６とＮ型基板１間が短絡
してしまう不都合がある。
れた場合、入力端６の下層にあるフィールド絶縁膜４が
絶縁破壊を起し、同様に入力端６とＮ型基板１間が短絡
してしまう不都合がある。
【０００８】本発明の目的は、半導体集積回路を静電破
壊から確実に保護し、信頼性を向上しうる静電保護回路
素子を提供する。
壊から確実に保護し、信頼性を向上しうる静電保護回路
素子を提供する。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板１上に形成された入力パッド
６と内部回路との間に保護抵抗領域が形成され、前記保
護抵抗領域と前記半導体基板１との間に、互いに逆導電
型の第１拡散層１２，１６および第２拡散層１３，１７
が積層状に形成され、前記第１拡散層１２，１６および
第２拡散層１３，１７はそれぞれフローティング電位と
した構成を有する。
に、本発明は、半導体基板１上に形成された入力パッド
６と内部回路との間に保護抵抗領域が形成され、前記保
護抵抗領域と前記半導体基板１との間に、互いに逆導電
型の第１拡散層１２，１６および第２拡散層１３，１７
が積層状に形成され、前記第１拡散層１２，１６および
第２拡散層１３，１７はそれぞれフローティング電位と
した構成を有する。
【００１０】
【作用】本発明によれば、保護抵抗領域（１１，１５ま
たは１０）とＮ型基板１との間に、互いに逆導電型のＮ
-well 層１２、Ｐ-well 層１６およびＰ-well 層１３、
Ｎ-well 層１７が積層状に形成されて２重構造とされ、
これらのＮ-well 層１２、Ｐ-well 層１６とＰ-well 層
１３、Ｎ-well 層１７はそれぞれフローティング電位と
されているため、入力端６とＮ型基板１との間に寄生ダ
イオードが増設されることとなり、その増加した寄生ダ
イオードの耐圧分だけ入力端６とＮ型基板１の間の耐圧
が向上する。
たは１０）とＮ型基板１との間に、互いに逆導電型のＮ
-well 層１２、Ｐ-well 層１６およびＰ-well 層１３、
Ｎ-well 層１７が積層状に形成されて２重構造とされ、
これらのＮ-well 層１２、Ｐ-well 層１６とＰ-well 層
１３、Ｎ-well 層１７はそれぞれフローティング電位と
されているため、入力端６とＮ型基板１との間に寄生ダ
イオードが増設されることとなり、その増加した寄生ダ
イオードの耐圧分だけ入力端６とＮ型基板１の間の耐圧
が向上する。
【００１１】
［Ｉ］第１実施例 図１に、本発明の第１の実施例を示す。図１に示すよう
に、Ｎ型基板１内には、Ｐ+ 拡散抵抗１１を囲んでＮ
-well 層１２、Ｐ-well 層１３が積層状をなして形成さ
れ、拡散層が２重構造とされている。これらのＮ-well
層１２、Ｐ-well層１３は電気的にいずれの極性にも属
さず、フローティング電位に保持される。
に、Ｎ型基板１内には、Ｐ+ 拡散抵抗１１を囲んでＮ
-well 層１２、Ｐ-well 層１３が積層状をなして形成さ
れ、拡散層が２重構造とされている。これらのＮ-well
層１２、Ｐ-well層１３は電気的にいずれの極性にも属
さず、フローティング電位に保持される。
【００１２】このような２重構造の拡散層、すなわちＮ
-well 層１２とＰ-well 層１３を形成したことにより、
Ｐ+ 拡散抵抗１１とＮ-well 層１２との間、Ｎ-well 層
１２とＰ-well 層１３との間、およびＰ-well 層１３と
Ｎ型基板１との間のそれぞれのＰＮ接合部には各１個の
寄生ダイオードが形成されることになる。
-well 層１２とＰ-well 層１３を形成したことにより、
Ｐ+ 拡散抵抗１１とＮ-well 層１２との間、Ｎ-well 層
１２とＰ-well 層１３との間、およびＰ-well 層１３と
Ｎ型基板１との間のそれぞれのＰＮ接合部には各１個の
寄生ダイオードが形成されることになる。
【００１３】次に、動作を説明する。いま、入力端６に
静電気が印加された場合、その静電気はＰ+ 拡散抵抗１
１において消費されつつ、電源端９を介してＶｃｃ電源
側が、あるいはＮ型基板１を介してＧＮＤ電位（または
Ｖｓｓ電源）側に吸収され、出力端７を介しての内部回
路側への侵入が防止される。
静電気が印加された場合、その静電気はＰ+ 拡散抵抗１
１において消費されつつ、電源端９を介してＶｃｃ電源
側が、あるいはＮ型基板１を介してＧＮＤ電位（または
Ｖｓｓ電源）側に吸収され、出力端７を介しての内部回
路側への侵入が防止される。
【００１４】一方、入力端６への静電気が過電圧であっ
た場合、例えば、＋の静電気の場合、その過電圧は入力
端６とＮ型基板１との間に印加されることになるが、従
来に比べてＰ-well 層１３が付加され、Ｐ+ 拡散抵抗１
１とＮ-well 層１２間のＰＮ接合の耐圧分だけ耐圧量が
増加するので、静電破壊による入力端６とＮ型基板１間
の短絡を防止することができる。
た場合、例えば、＋の静電気の場合、その過電圧は入力
端６とＮ型基板１との間に印加されることになるが、従
来に比べてＰ-well 層１３が付加され、Ｐ+ 拡散抵抗１
１とＮ-well 層１２間のＰＮ接合の耐圧分だけ耐圧量が
増加するので、静電破壊による入力端６とＮ型基板１間
の短絡を防止することができる。
【００１５】その結果、静電保護回路素子自体の静電破
壊に対する信頼性の向上に加え、当該静電保護回路素子
を含む集積回路の信頼性を向上しうるのである。なお、
その他の構造は、図５と同様であり、同一部分には同一
の符号を附して説明を省略する。
壊に対する信頼性の向上に加え、当該静電保護回路素子
を含む集積回路の信頼性を向上しうるのである。なお、
その他の構造は、図５と同様であり、同一部分には同一
の符号を附して説明を省略する。
【００１６】［II］第２実施例 図２に、本発明の第２の実施例を示す。この実施例は、
第１実施例における半導体領域の各不純物拡散層の導電
型を逆にした場合の例を開示する。
第１実施例における半導体領域の各不純物拡散層の導電
型を逆にした場合の例を開示する。
【００１７】すなわち、図１と比較してわかるように、
不純物拡散層は図２において、Ｐ型基板１４、Ｎ-well
層１７、Ｐ-well 層１６、Ｎ+ 拡散抵抗１５の順で積層
され、電源端９に接続される拡散層はＰ+ 層１８であ
り、電源端９はＧＮＤ電位（またはＶｓｓ電位）に接続
される。
不純物拡散層は図２において、Ｐ型基板１４、Ｎ-well
層１７、Ｐ-well 層１６、Ｎ+ 拡散抵抗１５の順で積層
され、電源端９に接続される拡散層はＰ+ 層１８であ
り、電源端９はＧＮＤ電位（またはＶｓｓ電位）に接続
される。
【００１８】この第２実施例の静電保護回路素子におい
ても、Ｐ-well 層１６、Ｎ-well 層１７の２構造の寄生
ダイオードによる耐圧上昇によって、入力端６とＮ型基
板１間の耐圧が向上し、図１の第１実施例と同様に過電
圧に対する耐圧の向上が可能となる。
ても、Ｐ-well 層１６、Ｎ-well 層１７の２構造の寄生
ダイオードによる耐圧上昇によって、入力端６とＮ型基
板１間の耐圧が向上し、図１の第１実施例と同様に過電
圧に対する耐圧の向上が可能となる。
【００１９】その他の構造は、図５あるいは図１と同様
であり、同一部分には同一の符号を附して説明を省略す
る。 ［III ］第３実施例 図３に、本発明の第３の実施例を示す。この実施例は、
保護抵抗領域としてＰｏｌｙ−ｓｉを用いた抵抗体１０
をフィールド絶縁膜４の表面上に形成し、その抵抗体１
０の直下におけるＮ型基板１内に２重構造のＮ-well 層
１２、Ｐ-well層１３を形成した例を開示する。。
であり、同一部分には同一の符号を附して説明を省略す
る。 ［III ］第３実施例 図３に、本発明の第３の実施例を示す。この実施例は、
保護抵抗領域としてＰｏｌｙ−ｓｉを用いた抵抗体１０
をフィールド絶縁膜４の表面上に形成し、その抵抗体１
０の直下におけるＮ型基板１内に２重構造のＮ-well 層
１２、Ｐ-well層１３を形成した例を開示する。。
【００２０】すなわち、図３からわかるように、Ｎ型基
板１、Ｐ-well 層１３、Ｎ-well 層１２が積層状に形成
されている。この構造により、Ｎ-well 層１２とＰ
-well 層１３との間、Ｐ-well 層１３とＮ型基板１との
間にそれぞれ寄生ダイオードが形成されるため、従来の
静電保護回路素子に比べてダイオード１個分の耐圧量を
増加させることができる。その結果、入力端６とＮ型基
板１との間の過電圧を有する静電気に対する耐圧が増加
し、静電保護回路素子自体の静電破壊に対する信頼性、
ひいては当該静電保護回路素子を内蔵する集積回路の信
頼性を向上しうる。
板１、Ｐ-well 層１３、Ｎ-well 層１２が積層状に形成
されている。この構造により、Ｎ-well 層１２とＰ
-well 層１３との間、Ｐ-well 層１３とＮ型基板１との
間にそれぞれ寄生ダイオードが形成されるため、従来の
静電保護回路素子に比べてダイオード１個分の耐圧量を
増加させることができる。その結果、入力端６とＮ型基
板１との間の過電圧を有する静電気に対する耐圧が増加
し、静電保護回路素子自体の静電破壊に対する信頼性、
ひいては当該静電保護回路素子を内蔵する集積回路の信
頼性を向上しうる。
【００２１】その他の構造は、図５あるいは図１と同様
であり、同一部分には同一の符号を附して説明を省略す
る。 ［IV］第４実施例 図４に、本発明の第４の実施例を示す。この実施例は、
第３実施例における半導体領域を第３実施例とは逆導電
型で形成した例を開示する。
であり、同一部分には同一の符号を附して説明を省略す
る。 ［IV］第４実施例 図４に、本発明の第４の実施例を示す。この実施例は、
第３実施例における半導体領域を第３実施例とは逆導電
型で形成した例を開示する。
【００２２】すなわち、図３と比較してわかるように、
図４において、抵抗体１０直下の不純物拡散層は、Ｐ型
基板１４、Ｎ-well 層２０、Ｐ-well 層１９の順で積層
された２重構造を有する。この場合、電源端９に接続さ
れる拡散層はＰ+ 層１８であり、電源端９はＧＮＤ電位
（またはＶｓｓ電位）に接続される。
図４において、抵抗体１０直下の不純物拡散層は、Ｐ型
基板１４、Ｎ-well 層２０、Ｐ-well 層１９の順で積層
された２重構造を有する。この場合、電源端９に接続さ
れる拡散層はＰ+ 層１８であり、電源端９はＧＮＤ電位
（またはＶｓｓ電位）に接続される。
【００２３】この第４実施例の静電保護回路素子におい
ても、Ｐ型基板１４、Ｎ-well 層２０、Ｐ-well 層１９
によって形成される２個直列の寄生ダイオードの作用に
より入力端６とＮ型基板１のと間の耐圧を上昇させるこ
とができ、信頼性の向上が可能となる。
ても、Ｐ型基板１４、Ｎ-well 層２０、Ｐ-well 層１９
によって形成される２個直列の寄生ダイオードの作用に
より入力端６とＮ型基板１のと間の耐圧を上昇させるこ
とができ、信頼性の向上が可能となる。
【００２４】その他の構造は、図５、図１、あるいは図
３と同様であり、同一部分には同一の符号を附して説明
を省略する。
３と同様であり、同一部分には同一の符号を附して説明
を省略する。
【００２５】
【発明の効果】以上の通り、本発明によれば、保護抵抗
領域と半導体基板との間に、互いに逆電型の第１、第２
の拡散層を積層状に形成して２重構造とし、各拡散層の
それぞれをフローティング電位としたことにより、入力
端６とＮ型基板１との間に寄生ダイオードを増加するこ
とができ、その分だけ耐圧を増加させることができるの
で、当該静電保護回路素子自体の信頼性に加えて集積回
路の信頼性を向上させることができる。
領域と半導体基板との間に、互いに逆電型の第１、第２
の拡散層を積層状に形成して２重構造とし、各拡散層の
それぞれをフローティング電位としたことにより、入力
端６とＮ型基板１との間に寄生ダイオードを増加するこ
とができ、その分だけ耐圧を増加させることができるの
で、当該静電保護回路素子自体の信頼性に加えて集積回
路の信頼性を向上させることができる。
【図１】本発明の第１実施例を示す縦断面図である。
【図２】本発明の第２実施例を示す縦断面図である。
【図３】本発明の第３実施例を示す縦断面図である。
【図４】本発明の第４実施例を示す縦断面図である。
【図５】従来の静電保護素子の一例を示す縦断面図であ
る。
る。
【図６】従来の静電保護素子の他の例を示す縦断面図で
ある。
ある。
１…Ｎ型基板 ２…Ｐ-well 層 ３…Ｎ+ 拡散抵抗 ４…フィールド絶縁膜 ５…層間絶縁膜 ６…入力端 ７…出力端 ８…Ｎ+ 層 ９…電源端 １０…抵抗体 １１…Ｐ+ 拡散抵抗 １２…Ｎ-well 層 １３…Ｐ-well 層 １４…Ｐ型基板 １５…Ｎ+ 拡散抵抗 １６…Ｐ-well 層 １７…Ｎ-well 層 １８…Ｐ+ 層 １９…Ｐ-well 層 ２０…Ｎ-well 層
Claims (3)
- 【請求項１】 半導体基板（１）上に形成された入力パ
ッド（６）と内部回路との間に保護抵抗領域が形成さ
れ、 前記保護抵抗領域と前記半導体基板（１）との間に、互
いに逆導電型の第１拡散層（１２，１６）および第２拡
散層（１３，１７）が積層状に形成され、 前記第１拡散層（１２，１６）および第２拡散層（１
３，１７）はそれぞれフローティング電位とされている
ことを特徴とする半導体集積回路の静電保護回路素子。 - 【請求項２】 請求項１記載の半導体集積回路の静電保
護回路素子において、前記保護抵抗領域は、前記半導体
基板（１）に形成された拡散抵抗（１１，１５）である
ことを特徴とする半導体集積回路の静電保護回路素子。 - 【請求項３】 請求項１記載の半導体集積回路の静電保
護回路素子において、前記保護抵抗領域は、前記半導体
基板（１）の表面上に絶縁層（４）を介して形成された
ポリシリコン抵抗体（１０）であることを特徴とする半
導体集積回路の静電保護回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29188492A JPH06151715A (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路の静電保護回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29188492A JPH06151715A (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路の静電保護回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151715A true JPH06151715A (ja) | 1994-05-31 |
Family
ID=17774696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29188492A Withdrawn JPH06151715A (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路の静電保護回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306800A (ja) * | 1995-05-08 | 1996-11-22 | Hualon Microelectron Corp | 集積回路の保護装置 |
| KR100329615B1 (ko) * | 1998-12-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 정전방전보호장치 |
| WO2016203942A1 (ja) * | 2015-06-15 | 2016-12-22 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
-
1992
- 1992-10-30 JP JP29188492A patent/JPH06151715A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306800A (ja) * | 1995-05-08 | 1996-11-22 | Hualon Microelectron Corp | 集積回路の保護装置 |
| KR100329615B1 (ko) * | 1998-12-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 정전방전보호장치 |
| WO2016203942A1 (ja) * | 2015-06-15 | 2016-12-22 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
| JP2017005179A (ja) * | 2015-06-15 | 2017-01-05 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |