JPH1140750A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1140750A JPH1140750A JP19437597A JP19437597A JPH1140750A JP H1140750 A JPH1140750 A JP H1140750A JP 19437597 A JP19437597 A JP 19437597A JP 19437597 A JP19437597 A JP 19437597A JP H1140750 A JPH1140750 A JP H1140750A
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Abstract
(57)【要約】
【課題】 寄生容量の絶縁耐圧を越えた場合、抵抗素子
と基板間で絶縁破壊するのを防止する。 【解決手段】 P型半導体基板1上の所定領域に島状N
型ウェル層2を形成し、絶縁膜6を介して島状Nウェル
層領域2内に抵抗素子3を折曲げて形成する。そして、
P型基板1とN型ウェル2層間に寄生するダイオード1
4により、基板1と多結晶シリコン3に挾まれた酸化膜
16に加わる電界を緩和し、破壊耐量を向上させる。
と基板間で絶縁破壊するのを防止する。 【解決手段】 P型半導体基板1上の所定領域に島状N
型ウェル層2を形成し、絶縁膜6を介して島状Nウェル
層領域2内に抵抗素子3を折曲げて形成する。そして、
P型基板1とN型ウェル2層間に寄生するダイオード1
4により、基板1と多結晶シリコン3に挾まれた酸化膜
16に加わる電界を緩和し、破壊耐量を向上させる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体装置において外部端子から直列に接続さ
れた入出力抵抗に関する。
し、特に半導体装置において外部端子から直列に接続さ
れた入出力抵抗に関する。
【0002】
【従来の技術】従来、図10に示すように、抵抗素子1
0と保護ダイオード11とによる回路が一般的である。
これは、入力端9に過電圧が印加された場合、CMOS
インバータ12のゲート入力端に過電圧が印加されない
ようにするためである。
0と保護ダイオード11とによる回路が一般的である。
これは、入力端9に過電圧が印加された場合、CMOS
インバータ12のゲート入力端に過電圧が印加されない
ようにするためである。
【0003】また、ラインドライバなどのように出力抵
抗が規定されている例えば300Ω以上の回路において
は図11に示すように、抵抗素子10と保護ダイオード
11とにより構成されている。この場合、拡散抵抗で
は、基板間に寄生ダイオードを含み寄生ダイオードに電
流が流れると抵抗値が低下してしまうため、寄生ダイオ
ードを含まない多結晶シリコン抵抗を使用する。このよ
うな抵抗素子は、有効に配置し、かつ必要な抵抗値が得
られるように蛇行して配置されている。このため、抵抗
素子の屈曲部に電流が集中し溶断しやすいという問題が
有り、図12に示すように、抵抗素子をなす多結晶シリ
コン3の屈曲部をアルミニウム4で覆うことにより溶断
を防止していた。
抗が規定されている例えば300Ω以上の回路において
は図11に示すように、抵抗素子10と保護ダイオード
11とにより構成されている。この場合、拡散抵抗で
は、基板間に寄生ダイオードを含み寄生ダイオードに電
流が流れると抵抗値が低下してしまうため、寄生ダイオ
ードを含まない多結晶シリコン抵抗を使用する。このよ
うな抵抗素子は、有効に配置し、かつ必要な抵抗値が得
られるように蛇行して配置されている。このため、抵抗
素子の屈曲部に電流が集中し溶断しやすいという問題が
有り、図12に示すように、抵抗素子をなす多結晶シリ
コン3の屈曲部をアルミニウム4で覆うことにより溶断
を防止していた。
【0004】その構造は図13に示すように、半導体基
板1のフィールド酸化膜6上に多結晶シリコン3,アル
ミニウム4が形成されている。また図14の等価回路に
示すように、多結晶シリコン3、フィールド酸化膜6及
びP型基板1の積層構造による寄生容量13がポリシリ
抵抗3と基板1との間に接続されている。
板1のフィールド酸化膜6上に多結晶シリコン3,アル
ミニウム4が形成されている。また図14の等価回路に
示すように、多結晶シリコン3、フィールド酸化膜6及
びP型基板1の積層構造による寄生容量13がポリシリ
抵抗3と基板1との間に接続されている。
【0005】
【発明が解決しようとする課題】しかしながら、従来例
では、入力端9に過電圧が印加され、入力の電位がフィ
ールド酸化膜6の耐圧、即ち寄生容量13の絶縁耐圧を
越えた場合、抵抗素子10と基板1との間で絶縁破壊を
起してしまうという問題があった。
では、入力端9に過電圧が印加され、入力の電位がフィ
ールド酸化膜6の耐圧、即ち寄生容量13の絶縁耐圧を
越えた場合、抵抗素子10と基板1との間で絶縁破壊を
起してしまうという問題があった。
【0006】その理由は、抵抗素子10が入力端9に直
列に接続されているため、ダイオード11の動作抵抗を
小さくしたとしても、抵抗素子10により電流が制限さ
れ、入力端9の電圧がフィールド酸化膜6の絶縁耐圧を
越えてしまうためである。
列に接続されているため、ダイオード11の動作抵抗を
小さくしたとしても、抵抗素子10により電流が制限さ
れ、入力端9の電圧がフィールド酸化膜6の絶縁耐圧を
越えてしまうためである。
【0007】本発明の目的は、占有面積を増大させず
に、半導体基板間との絶縁破壊を防ぎ、かつ溶断を防止
する入力抵抗を提供することにある。
に、半導体基板間との絶縁破壊を防ぎ、かつ溶断を防止
する入力抵抗を提供することにある。
【0008】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、抵抗部とブレークダウ
ン部とを有し、入出力される過電圧から回路を保護する
半導体装置であって、前記抵抗部は、過電圧が瞬時に印
加されるのを阻止するものであって、半導体基板上に層
間絶縁膜を介して形成されたものであり、前記ブレーク
ダウン部は、過電圧に対してブレークダウンして過電圧
が印加されるのを阻止するものであって、半導体基板と
層間絶縁膜との間にウェル層を介装した積層構造からな
るものである。
め、本発明に係る半導体装置は、抵抗部とブレークダウ
ン部とを有し、入出力される過電圧から回路を保護する
半導体装置であって、前記抵抗部は、過電圧が瞬時に印
加されるのを阻止するものであって、半導体基板上に層
間絶縁膜を介して形成されたものであり、前記ブレーク
ダウン部は、過電圧に対してブレークダウンして過電圧
が印加されるのを阻止するものであって、半導体基板と
層間絶縁膜との間にウェル層を介装した積層構造からな
るものである。
【0009】また前記ウェル層は、前記半導体基板と導
電型が異なるものである。
電型が異なるものである。
【0010】また前記抵抗部は、直列接続された抵抗素
子からなり、前記ブレークダウン部は、前記抵抗素子間
の結合部にそれぞれ設けられたものである。
子からなり、前記ブレークダウン部は、前記抵抗素子間
の結合部にそれぞれ設けられたものである。
【0011】また前記抵抗部は、半導体基板上に分割し
て形成された各ウェル層上に層間絶縁膜を介して形成さ
れたものであり、前記ブレークダウン部は、抵抗素子間
の結合部に対応して前記ウェル層内に拡散層を形成し、
ウェル層と拡散層とによる逆特性のダイオードを直列接
続した構造からなるものである。
て形成された各ウェル層上に層間絶縁膜を介して形成さ
れたものであり、前記ブレークダウン部は、抵抗素子間
の結合部に対応して前記ウェル層内に拡散層を形成し、
ウェル層と拡散層とによる逆特性のダイオードを直列接
続した構造からなるものである。
【0012】また前記直列接続された抵抗素子の抵抗
値、及び前記ブレークダウン部をなすダイオードのジャ
ンクション面積は、入力側から出力側に向けて異ならせ
たものである。
値、及び前記ブレークダウン部をなすダイオードのジャ
ンクション面積は、入力側から出力側に向けて異ならせ
たものである。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【0014】図1は、本発明の実施形態に係る半導体装
置を示す平面図、図2は、図1のA−A’線断面図、図
3は等価回路図である。図において、本発明の実施形態
に係る半導体装置は、抵抗部Aとブレークダウン部Bと
を有し、入出力される過電圧から回路を保護する半導体
装置を対象とするものである。
置を示す平面図、図2は、図1のA−A’線断面図、図
3は等価回路図である。図において、本発明の実施形態
に係る半導体装置は、抵抗部Aとブレークダウン部Bと
を有し、入出力される過電圧から回路を保護する半導体
装置を対象とするものである。
【0015】図に示すように、抵抗部Aは、半導体基板
1上に層間絶縁膜(フィールド酸化膜)6を介して形成
された抵抗素子(多結晶シリコン)3を含み、過電圧が
瞬時に印加されるのを阻止するようになっている。
1上に層間絶縁膜(フィールド酸化膜)6を介して形成
された抵抗素子(多結晶シリコン)3を含み、過電圧が
瞬時に印加されるのを阻止するようになっている。
【0016】また、ブレークダウン部Bは、半導体基板
1と層間絶縁膜6との間にN型ウェルル層2を介装した
積層構造(ダイオード)を含み、過電圧に対してブレー
クダウンして過電圧が印加されるのを阻止するようにな
っている。
1と層間絶縁膜6との間にN型ウェルル層2を介装した
積層構造(ダイオード)を含み、過電圧に対してブレー
クダウンして過電圧が印加されるのを阻止するようにな
っている。
【0017】次に、本発明の実施形態に係る半導体装置
の動作について説明する。
の動作について説明する。
【0018】図3において、入出力保護回路として、抵
抗素子(多結晶シリコン)3と保護ダイオード11とを
組合せた点は、従来例と共通する。12はCMOSイン
バータである。図3において、多結晶シリコン(抵抗素
子)3と保護ダイオード11とを組合せた回路では、図
10及び図11に基づいて説明したように、抵抗素子3
が入力端9に直列に接続されているため、ダイオード1
1の動作抵抗を小さくしたとしても、抵抗素子3によっ
て電流が制限され、入力端9の電圧がフィールド酸化膜
(層間絶縁膜)6の絶縁耐圧を越えてしまい、抵抗素子
3と半導体基板1との間が絶縁破壊されてしまう。
抗素子(多結晶シリコン)3と保護ダイオード11とを
組合せた点は、従来例と共通する。12はCMOSイン
バータである。図3において、多結晶シリコン(抵抗素
子)3と保護ダイオード11とを組合せた回路では、図
10及び図11に基づいて説明したように、抵抗素子3
が入力端9に直列に接続されているため、ダイオード1
1の動作抵抗を小さくしたとしても、抵抗素子3によっ
て電流が制限され、入力端9の電圧がフィールド酸化膜
(層間絶縁膜)6の絶縁耐圧を越えてしまい、抵抗素子
3と半導体基板1との間が絶縁破壊されてしまう。
【0019】そこで、本発明の実施形態では、抵抗素子
3に関連してブレークダウン部Bを設けたことを特徴と
するものである。すなわち、本発明の実施形態は、例え
ば図2及び図3の場合に、表層に抵抗素子3が形成され
た層間絶縁膜6と半導体基板1との間にウェル層2を介
装し、その積層構造からブレークダウン部Bとしてのダ
イオード14を形成している。この場合、ウェル層2と
抵抗素子3との間には、層間絶縁膜6が介装されるた
め、この積層構造が静電容量として作用することとな
り、抵抗素子3とダイオード14との間には、寄生容量
13が接続されることとなる。7は多結晶シリコン3上
に形成した層間絶縁膜である。
3に関連してブレークダウン部Bを設けたことを特徴と
するものである。すなわち、本発明の実施形態は、例え
ば図2及び図3の場合に、表層に抵抗素子3が形成され
た層間絶縁膜6と半導体基板1との間にウェル層2を介
装し、その積層構造からブレークダウン部Bとしてのダ
イオード14を形成している。この場合、ウェル層2と
抵抗素子3との間には、層間絶縁膜6が介装されるた
め、この積層構造が静電容量として作用することとな
り、抵抗素子3とダイオード14との間には、寄生容量
13が接続されることとなる。7は多結晶シリコン3上
に形成した層間絶縁膜である。
【0020】図3を例にとって本発明の実施形態の動作
を説明すると、入力端9に過電圧が印加された場合、電
流は、入力端9より抵抗素子3を通して保護素子として
のCMOSインバータ12に流れる。
を説明すると、入力端9に過電圧が印加された場合、電
流は、入力端9より抵抗素子3を通して保護素子として
のCMOSインバータ12に流れる。
【0021】この場合、寄生容量13に加わる電圧は、
入力端9の電圧からダイオード14に加わる電圧を差引
いた値となる。すなわち、抵抗素子3と半導体基板1と
の間を破壊する電圧値は、絶縁膜6の耐圧にダイオード
14のブレークダウン電圧を加えた電圧となり、ウェル
層2が存在しない従来例の場合よりも破壊耐量が向上す
ることとなる。
入力端9の電圧からダイオード14に加わる電圧を差引
いた値となる。すなわち、抵抗素子3と半導体基板1と
の間を破壊する電圧値は、絶縁膜6の耐圧にダイオード
14のブレークダウン電圧を加えた電圧となり、ウェル
層2が存在しない従来例の場合よりも破壊耐量が向上す
ることとなる。
【0022】(実施例1)次に、本発明の実施形態に係
る半導体装置の具体例を実施例として説明する。
る半導体装置の具体例を実施例として説明する。
【0023】図1,図2及び図3を用いて本発明の実施
例1を説明する。図に示す実施例1では、P型基板1上
に島状のNウェル層2を形成し、島状のNウェル層2の
領域内で抵抗素子としての多結晶シリコン3を3個所で
折曲げて配置し、多結晶シリコン3の屈曲部をアルミニ
ウム4で被覆し、コンタクト5を通して多結晶シリコン
3とアルミニウム4とを接続する。そして、多結晶シリ
コン3の一端を入力端9に接続し、他端を内部回路に接
続する。
例1を説明する。図に示す実施例1では、P型基板1上
に島状のNウェル層2を形成し、島状のNウェル層2の
領域内で抵抗素子としての多結晶シリコン3を3個所で
折曲げて配置し、多結晶シリコン3の屈曲部をアルミニ
ウム4で被覆し、コンタクト5を通して多結晶シリコン
3とアルミニウム4とを接続する。そして、多結晶シリ
コン3の一端を入力端9に接続し、他端を内部回路に接
続する。
【0024】実施例1では、フィールド酸化膜6の膜厚
は約0.8μmとし、300Ωの抵抗値をもつ多結晶シ
リコン(抵抗素子)3を島状N型ウェル層2の領域内に
3回折曲げて形成する。また、多結晶シリコン3の比抵
抗は、約10Ω/□であり、アルミニウム4で接続され
る各抵抗素子3のサイズは、幅30μm、長さ300μ
mであり、これらは島状N型ウェル層2の領域内で平行
して配置される。また、多結晶シリコン3の屈曲部は、
比抵抗約0.03Ω/□のアルミニウム4により覆われ
ており、この部分の抵抗値は、多結晶シリコン3の直線
部分の抵抗に比べて非常に小さくなっている。
は約0.8μmとし、300Ωの抵抗値をもつ多結晶シ
リコン(抵抗素子)3を島状N型ウェル層2の領域内に
3回折曲げて形成する。また、多結晶シリコン3の比抵
抗は、約10Ω/□であり、アルミニウム4で接続され
る各抵抗素子3のサイズは、幅30μm、長さ300μ
mであり、これらは島状N型ウェル層2の領域内で平行
して配置される。また、多結晶シリコン3の屈曲部は、
比抵抗約0.03Ω/□のアルミニウム4により覆われ
ており、この部分の抵抗値は、多結晶シリコン3の直線
部分の抵抗に比べて非常に小さくなっている。
【0025】図3は、図1及び図2に示す半導体装置の
等価回路を示すものであり、従来例の抵抗素子及び保護
ダイオード10に加えて、実施例1では、抵抗素子3と
半導体基板1との間に寄生容量13とダイオード14と
が直列に接続されている。
等価回路を示すものであり、従来例の抵抗素子及び保護
ダイオード10に加えて、実施例1では、抵抗素子3と
半導体基板1との間に寄生容量13とダイオード14と
が直列に接続されている。
【0026】実施例1において、入力端9に過電圧が印
加された場合、入力端9より多結晶シリコン3を通じて
保護ダイオード11に電流が流れ込み、CMOSインバ
ータ12のゲート端を保護している。多結晶シリコン3
とP型基板1との間には、フィールド酸化膜6によって
形成される寄生容量13と、P型基板1とN型ウェル層
2との間に形成されたダイオード14とが直列に接続さ
れている。
加された場合、入力端9より多結晶シリコン3を通じて
保護ダイオード11に電流が流れ込み、CMOSインバ
ータ12のゲート端を保護している。多結晶シリコン3
とP型基板1との間には、フィールド酸化膜6によって
形成される寄生容量13と、P型基板1とN型ウェル層
2との間に形成されたダイオード14とが直列に接続さ
れている。
【0027】過電圧が入力端9に印加され、電流が流れ
込んでも多結晶シリコン3の屈曲部は、低抵抗のアルミ
ニウム4で接続されているため、電流の集中を避けるこ
とが可能となり、過電圧による抵抗素子の溶断が避けら
れる。
込んでも多結晶シリコン3の屈曲部は、低抵抗のアルミ
ニウム4で接続されているため、電流の集中を避けるこ
とが可能となり、過電圧による抵抗素子の溶断が避けら
れる。
【0028】さらに、半導体基板1と多結晶シリコン3
との間のフィールド酸化膜6の絶縁耐圧を越えて過電圧
が印加された場合でも、P型基板1とNウェル層2とで
形成される寄生ダイオード14により、絶縁膜6に印加
される電界を緩和することが可能となる。これにより、
基板1と抵抗素子3との間の絶縁破壊を防ぐことができ
る。
との間のフィールド酸化膜6の絶縁耐圧を越えて過電圧
が印加された場合でも、P型基板1とNウェル層2とで
形成される寄生ダイオード14により、絶縁膜6に印加
される電界を緩和することが可能となる。これにより、
基板1と抵抗素子3との間の絶縁破壊を防ぐことができ
る。
【0029】フィールド酸化膜6の耐圧は約800V、
P型基板1とN型ウェル層2で形成される寄生ダイオー
ド14のブレークダウン電圧は約200Vであり、半導
体基板1と抵抗素子3との耐圧は約1kVとなり、ウェ
ル層2がない場合の約800Vよりもダイオードブレー
ク電圧分だけ電圧が向上する。
P型基板1とN型ウェル層2で形成される寄生ダイオー
ド14のブレークダウン電圧は約200Vであり、半導
体基板1と抵抗素子3との耐圧は約1kVとなり、ウェ
ル層2がない場合の約800Vよりもダイオードブレー
ク電圧分だけ電圧が向上する。
【0030】(実施例2)図4は、本発明の実施例2を
示す平面図、図5は、図4のB−B’線断面図、図6
は、等価回路図である。
示す平面図、図5は、図4のB−B’線断面図、図6
は、等価回路図である。
【0031】図に示す実施例2では、折曲げられた多結
晶シリコン3の領域をアルミニウム4で被覆するととも
に、アルミニウム4で被覆された多結晶シリコン3に対
応したNウェル層2にN+層15を形成し、それぞれの
Nウェル層2と抵抗素子3の一端とをアルミニウム4で
接続する。この場合、図4に示すように、アルミニウム
4で接続された多結晶シリコン3は、線幅を変更して抵
抗値を相互に変化させている。
晶シリコン3の領域をアルミニウム4で被覆するととも
に、アルミニウム4で被覆された多結晶シリコン3に対
応したNウェル層2にN+層15を形成し、それぞれの
Nウェル層2と抵抗素子3の一端とをアルミニウム4で
接続する。この場合、図4に示すように、アルミニウム
4で接続された多結晶シリコン3は、線幅を変更して抵
抗値を相互に変化させている。
【0032】図6に示すように、入力端9から三つの領
域に分割された多結晶シリコン3(R1、R2、R3)
はそれぞれ抵抗値が異り、しかも直列に接続され、CM
OSインバータ12のゲートに接続されている。
域に分割された多結晶シリコン3(R1、R2、R3)
はそれぞれ抵抗値が異り、しかも直列に接続され、CM
OSインバータ12のゲートに接続されている。
【0033】多結晶シリコン3の一端はNウェル層2に
接続されており、Nウェル層2とP型基板1とによりダ
イオード17(D1、D2、D3)が形成されている。
また、それぞれの多結晶シリコン3、フィールド酸化膜
6およびNウェル層2によって形成される寄生容量18
((C1、C2、C3)が形成されている。これらの接
続関係を図6に示す。
接続されており、Nウェル層2とP型基板1とによりダ
イオード17(D1、D2、D3)が形成されている。
また、それぞれの多結晶シリコン3、フィールド酸化膜
6およびNウェル層2によって形成される寄生容量18
((C1、C2、C3)が形成されている。これらの接
続関係を図6に示す。
【0034】図6において、入力端9に過電圧が印加さ
れた場合、ダイオード17(D1〜D3)は、ブレーク
ダウンし、図7に示すように、動作抵抗RD1〜RD3
として作用する。このため、電流I1,I2,I3は、3
つの動作抵抗RD1〜RD3即ち3つのダイオード17
(D1〜D3)に分流して流れるため、溶断を防止でき
るとともに、過電圧印加時の出力のインピーダンスが出
力抵抗値よりも低くなり、フィールド酸化膜6の破壊を
防ぐことができる。
れた場合、ダイオード17(D1〜D3)は、ブレーク
ダウンし、図7に示すように、動作抵抗RD1〜RD3
として作用する。このため、電流I1,I2,I3は、3
つの動作抵抗RD1〜RD3即ち3つのダイオード17
(D1〜D3)に分流して流れるため、溶断を防止でき
るとともに、過電圧印加時の出力のインピーダンスが出
力抵抗値よりも低くなり、フィールド酸化膜6の破壊を
防ぐことができる。
【0035】この場合、入力側の抵抗素子(多結晶シリ
コン)R1、ダイオードD1に流れる電流が一番大きい
ため、図4に示すように各抵抗素子3の線幅は、R1>
R2>R3、ダイオードのジャンクション面積は、D1
>D2>D3にそれぞれ設定することによって電流密度
を低減し、多結晶シリコン(抵抗素子)3の溶断を防止
することができ、追加して保護ダイオードを設ける必要
もなく、レイアウト面積を削減することができる。
コン)R1、ダイオードD1に流れる電流が一番大きい
ため、図4に示すように各抵抗素子3の線幅は、R1>
R2>R3、ダイオードのジャンクション面積は、D1
>D2>D3にそれぞれ設定することによって電流密度
を低減し、多結晶シリコン(抵抗素子)3の溶断を防止
することができ、追加して保護ダイオードを設ける必要
もなく、レイアウト面積を削減することができる。
【0036】(実施例3)図8は、本発明の実施例3を
示す断面図、図9は等価回路図である。実施例3におい
ては、アルミニウム4で被覆された多結晶シリコン3に
対応したNウェル層2にP+層20を形成し、P+層20
と多結晶シリコン3の一端とを接続している。この場
合、P型基板1とNウェル層2との間に形成されるダイ
オード17と、Nウェル層2とP+層20とにより形成
されるダイオード19が直列に接続されている。
示す断面図、図9は等価回路図である。実施例3におい
ては、アルミニウム4で被覆された多結晶シリコン3に
対応したNウェル層2にP+層20を形成し、P+層20
と多結晶シリコン3の一端とを接続している。この場
合、P型基板1とNウェル層2との間に形成されるダイ
オード17と、Nウェル層2とP+層20とにより形成
されるダイオード19が直列に接続されている。
【0037】この場合、2つのダイオード17、19は
特性が逆にして直列に接続されるため、2つのダイオー
ド17、19は、出力の正負に関係なく、電流が流れな
いため、多結晶シリコン3の抵抗値を一定に保つことが
できる。
特性が逆にして直列に接続されるため、2つのダイオー
ド17、19は、出力の正負に関係なく、電流が流れな
いため、多結晶シリコン3の抵抗値を一定に保つことが
できる。
【0038】
【発明の効果】以上説明したように本発明によれば、ポ
リシリ抵抗と半導体基板間の過電圧による破壊耐量を向
上させることができる。その理由は、ポリシリ抵抗配線
下部にウェルを設けることにより半導体基板とポリシリ
抵抗間の絶縁耐圧が向上したためである。
リシリ抵抗と半導体基板間の過電圧による破壊耐量を向
上させることができる。その理由は、ポリシリ抵抗配線
下部にウェルを設けることにより半導体基板とポリシリ
抵抗間の絶縁耐圧が向上したためである。
【0039】また、抵抗素子を折り曲げて配置した部分
の過電流による溶断を防ぐことができる。その理由は、
折り曲げた部分に低抵抗の配線により電流密度の増加を
抑制するためである。
の過電流による溶断を防ぐことができる。その理由は、
折り曲げた部分に低抵抗の配線により電流密度の増加を
抑制するためである。
【0040】さらに、抵抗と保護素子の占有面積を削減
できる。その理由は、抵抗素子と保護素子を同一領域に
配置したためである。
できる。その理由は、抵抗素子と保護素子を同一領域に
配置したためである。
【図1】本発明の実施例1を示す平面図である。
【図2】図1のA−A線断面図である。
【図3】本発明の実施例1の等価回路を示す図である。
【図4】本発明の実施例2を示す平面図である。
【図5】図4のB−B線断面図である。
【図6】本発明の実施例2の等価回路を示す図である。
【図7】図6の入力端に過電圧が印加された状態の等価
回路を示す図である。
回路を示す図である。
【図8】本発明の実施例3を示す断面図である。
【図9】本発明の実施例3の等価回路を示す図である。
【図10】従来例の入力回路部を示す図である。
【図11】従来例の出力回路部を示す図である。
【図12】従来例を示す平面図である。
【図13】図12のC−C線断面図である。
【図14】従来例の等価回路を示す図である。
1 P型基板 2 N型ウェル層 3 多結晶シリコン 4 アルミニウム 5 コンタクト 6 フィールド酸化膜 7 層間絶縁膜 8 出力端 9 入力端 10 抵抗素子 11 保護ダイオード 12 CMOSインバータ 13 寄生容量 14 ダイオード 15 N+層 16 多結晶シリコン 17 ダイオード 18 寄生容量 19 ダイオード 20 P+層 21 ボンディングパッド
Claims (5)
- 【請求項1】 抵抗部とブレークダウン部とを有し、入
出力される過電圧から回路を保護する半導体装置であっ
て、 前記抵抗部は、過電圧が瞬時に印加されるのを阻止する
ものであって、半導体基板上に層間絶縁膜を介して形成
されたものであり、 前記ブレークダウン部は、過電圧に対してブレークダウ
ンして過電圧が印加されるのを阻止するものであって、
半導体基板と層間絶縁膜との間にウェル層を介装した積
層構造からなるものであることを特徴とする半導体装
置。 - 【請求項2】 前記ウェル層は、前記半導体基板と導電
型が異なるものであることを特徴とする請求項1に記載
の半導体装置。 - 【請求項3】 前記抵抗部は、直列接続された抵抗素子
からなり、 前記ブレークダウン部は、前記抵抗素子間の結合部にそ
れぞれ設けられたものであることを特徴とする請求項1
又は2に記載の半導体装置。 - 【請求項4】 前記抵抗部は、半導体基板上に分割して
形成された各ウェル層上に層間絶縁膜を介して形成され
たものであり、 前記ブレークダウン部は、抵抗素子間の結合部に対応し
て前記ウェル層内に拡散層を形成し、ウェル層と拡散層
とによる逆特性のダイオードを直列接続した構造からな
るものであることを特徴とする請求項1又は2に記載の
半導体装置。 - 【請求項5】 前記直列接続された抵抗素子の抵抗値、
及び前記ブレークダウン部をなすダイオードのジャンク
ション面積は、入力側から出力側に向けて異ならせたも
のであることを特徴とする請求項3又は4に記載の半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09194375A JP3082714B2 (ja) | 1997-07-18 | 1997-07-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09194375A JP3082714B2 (ja) | 1997-07-18 | 1997-07-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1140750A true JPH1140750A (ja) | 1999-02-12 |
JP3082714B2 JP3082714B2 (ja) | 2000-08-28 |
Family
ID=16323554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09194375A Expired - Fee Related JP3082714B2 (ja) | 1997-07-18 | 1997-07-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3082714B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100525012B1 (ko) * | 2001-07-20 | 2005-10-31 | 인피니온 테크놀로지스 아게 | 반도체 소자, 그 동작 방법 및 그 사용 방법 |
JP2015126068A (ja) * | 2013-12-26 | 2015-07-06 | 横河電機株式会社 | 集積回路 |
-
1997
- 1997-07-18 JP JP09194375A patent/JP3082714B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3082714B2 (ja) | 2000-08-28 |
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