JP3043852B2 - サージ防護素子 - Google Patents
サージ防護素子Info
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Description
【０００１】
【産業上の利用分野】本発明はサージ防護素子の構造に
関するものである。
関するものである。
【０００２】
【従来の技術】サイリスタ型サージ防護素子は、小型安
価であって動作が高速であるなどの利点を有することか
ら、近年通信機回路のような弱電回路のサージ防護に広
く使用されている。このサイリスタ型サージ防護素子
は、図６（ａ）のように基本的にＰ1 Ｎ2 Ｐ3 Ｎ4 （ま
たはＮ1 Ｐ2 Ｎ3 Ｐ4 ）の４層から形成され、図６
（ｂ）に示す特性をもつ、一方向サイリスタの逆並列回
路、或いは複合により形成されて以下のように動作す
る。即ち図６（ｃ）に示す一方向サイリスタによる原理
的な保護回路図のように、線路Ｌに侵入したサージＳの
電圧値が、線路Ｌ間に接続されたサージ防護素子Ｚの図
６（ｂ）に示す耐圧ＶBOを越えると、サージ電流がサー
ジ防護素子Ｚを通って流れる。このため耐圧ＶBO以上の
サージ電圧の被保護回路Ｇへの侵入は阻止され、サージ
に対する保護が行われる。そしてサージ電流が減少し
て、その電流値が図６（ｂ）に示すサージ防護素子Ｚの
保持電流ＩH を下廻ると、線路インピーダンスＲにより
直流電源電圧Ｅに対して、サージ防護素子Ｚは遮断状態
になり通常動作に戻る。
価であって動作が高速であるなどの利点を有することか
ら、近年通信機回路のような弱電回路のサージ防護に広
く使用されている。このサイリスタ型サージ防護素子
は、図６（ａ）のように基本的にＰ1 Ｎ2 Ｐ3 Ｎ4 （ま
たはＮ1 Ｐ2 Ｎ3 Ｐ4 ）の４層から形成され、図６
（ｂ）に示す特性をもつ、一方向サイリスタの逆並列回
路、或いは複合により形成されて以下のように動作す
る。即ち図６（ｃ）に示す一方向サイリスタによる原理
的な保護回路図のように、線路Ｌに侵入したサージＳの
電圧値が、線路Ｌ間に接続されたサージ防護素子Ｚの図
６（ｂ）に示す耐圧ＶBOを越えると、サージ電流がサー
ジ防護素子Ｚを通って流れる。このため耐圧ＶBO以上の
サージ電圧の被保護回路Ｇへの侵入は阻止され、サージ
に対する保護が行われる。そしてサージ電流が減少し
て、その電流値が図６（ｂ）に示すサージ防護素子Ｚの
保持電流ＩH を下廻ると、線路インピーダンスＲにより
直流電源電圧Ｅに対して、サージ防護素子Ｚは遮断状態
になり通常動作に戻る。
【０００３】
【発明が解決しようとする課題】ところで最近における
弱電機器の集積回路化やデジタル回路化は、サージに対
する耐力の低下を招くことから、一層の防護能力と遮断
能力の向上を要求し、そのためには耐圧ＶBOの一層の低
圧化（ただしＥ＜ＶBO）と保持電流ＩH の一層の増大
（ただしＩH ＞Ｅ／Ｒ）が望まれる。しかし従来のサイ
リスタ型サージ防護素子においては、構造上耐圧ＶBOと
素子のもつ静電容量Ｃとは、トレードオフの関係にあ
り、ＶBOの低圧化は静電容量の増大をもたらす。従って
サージ防護素子のもつ静電容量Ｃが図６（ｃ）のように
線路Ｌ間に常時入らざるを得ないため、被保護回路Ｇが
通信回路またはこの種の回路の場合には、通信性能の悪
化を招く欠点がある。例えば図６（ａ）の４層構造にお
いて、Ｐ3 層を基板として、Ｎ2 ，Ｎ4 およびＰ1 層を
拡散法により作成する場合を考えると、耐圧ＶBOと静電
容量Ｃは共に基板Ｐ3 の不純物濃度により決定される。
従って例えばＰ3 層の不純物濃度を大にして、耐圧ＶBO
を低くした場合、静電容量Ｃは逆に大になって、上記の
ようなＶBO小，Ｃ小の要求を同時に満足させることはで
きない。
弱電機器の集積回路化やデジタル回路化は、サージに対
する耐力の低下を招くことから、一層の防護能力と遮断
能力の向上を要求し、そのためには耐圧ＶBOの一層の低
圧化（ただしＥ＜ＶBO）と保持電流ＩH の一層の増大
（ただしＩH ＞Ｅ／Ｒ）が望まれる。しかし従来のサイ
リスタ型サージ防護素子においては、構造上耐圧ＶBOと
素子のもつ静電容量Ｃとは、トレードオフの関係にあ
り、ＶBOの低圧化は静電容量の増大をもたらす。従って
サージ防護素子のもつ静電容量Ｃが図６（ｃ）のように
線路Ｌ間に常時入らざるを得ないため、被保護回路Ｇが
通信回路またはこの種の回路の場合には、通信性能の悪
化を招く欠点がある。例えば図６（ａ）の４層構造にお
いて、Ｐ3 層を基板として、Ｎ2 ，Ｎ4 およびＰ1 層を
拡散法により作成する場合を考えると、耐圧ＶBOと静電
容量Ｃは共に基板Ｐ3 の不純物濃度により決定される。
従って例えばＰ3 層の不純物濃度を大にして、耐圧ＶBO
を低くした場合、静電容量Ｃは逆に大になって、上記の
ようなＶBO小，Ｃ小の要求を同時に満足させることはで
きない。
【０００４】
【発明の目的】本発明の目的とするところは、耐圧ＶBO
と静電容量Ｃのトレードオフ関係を打破して、ＶBOとＣ
とが共に小であり、しかも保持電流の大きい実現容易な
サイリスタ型サージ防護素子の構造の提示にある。
と静電容量Ｃのトレードオフ関係を打破して、ＶBOとＣ
とが共に小であり、しかも保持電流の大きい実現容易な
サイリスタ型サージ防護素子の構造の提示にある。
【０００５】
【課題を解決するための手段】本願の第１の発明による
サージ防護素子は、第１の導電型を有する第１の半導体
層と第２の導電型を有する第２の半導体層と第１の導電
型を有する第３の半導体層と第２の導電型を有する第４
の半導体層とが積層された４層構造のサージ防護素子に
おいて、前記第２の半導体層の一部が少くとも１箇所に
おいて前記第１の半導体層を貫通して表面に露呈して、
該第１の半導体層と共に金属電極により短絡されたショ
ートゲート部を有すると共に、前記第２の半導体層と前
記第３の半導体層との接合部分のうち前記表面に露呈し
た前記第２の半導体層の直下の接合部分の逆方向耐圧
を、前記接合部分の他の接合部分の逆方向耐圧に比して
小なる低耐圧部分とし、かつ前記第３の半導体層の一部
が少くとも１箇所において前記第４の半導体層を貫通し
て裏面に露呈して該第４の半導体層と共に金属電極によ
り短絡されたショートゲート部を有することを特徴とす
るものである。
サージ防護素子は、第１の導電型を有する第１の半導体
層と第２の導電型を有する第２の半導体層と第１の導電
型を有する第３の半導体層と第２の導電型を有する第４
の半導体層とが積層された４層構造のサージ防護素子に
おいて、前記第２の半導体層の一部が少くとも１箇所に
おいて前記第１の半導体層を貫通して表面に露呈して、
該第１の半導体層と共に金属電極により短絡されたショ
ートゲート部を有すると共に、前記第２の半導体層と前
記第３の半導体層との接合部分のうち前記表面に露呈し
た前記第２の半導体層の直下の接合部分の逆方向耐圧
を、前記接合部分の他の接合部分の逆方向耐圧に比して
小なる低耐圧部分とし、かつ前記第３の半導体層の一部
が少くとも１箇所において前記第４の半導体層を貫通し
て裏面に露呈して該第４の半導体層と共に金属電極によ
り短絡されたショートゲート部を有することを特徴とす
るものである。
【０００６】本願の第２の発明によるサージ防護素子
は、第１の導電型を有する第１の半導体層と第２の導電
型を有する第２の半導体層と第１の導電型を有する第３
の半導 体層と第２の導電型を有する第４の半導体層と第
１の導電型を有する第５の半導体層とが積層され、かつ
一面の前記第１の半導体層は一方の片側部分に形成され
他面の前記第５の半導体層は他方の片側部分に形成され
た５層構造のサージ防護素子において、前記第２の半導
体層の一部は少くとも１箇所において前記第１の半導体
層を貫通して表面に露呈し、該第１の半導体層と共に金
属電極により短絡されたショートゲート部を有し、前記
第４の半導体層の一部は少くとも１箇所において前記第
５の半導体層を貫通して裏面に露呈し、該第５の半導体
層と共に金属電極により短絡されたショートゲート部を
有すると共に、前記第２の半導体層と前記第３の半導体
層との第１の接合部分及び前記第４の半導体層と前記第
３の半導体層との第２の接合部分のうち、前記表面に露
呈した前記第２の半導体層の直下及び前記裏面に露呈し
た前記第４の半導体層の直下のそれそれの接合部の少く
とも１箇所が、前記第１又は第２の接合部分の他の接合
部分の耐圧に比して小なる低耐圧部分としたことを特徴
とするものである。
は、第１の導電型を有する第１の半導体層と第２の導電
型を有する第２の半導体層と第１の導電型を有する第３
の半導 体層と第２の導電型を有する第４の半導体層と第
１の導電型を有する第５の半導体層とが積層され、かつ
一面の前記第１の半導体層は一方の片側部分に形成され
他面の前記第５の半導体層は他方の片側部分に形成され
た５層構造のサージ防護素子において、前記第２の半導
体層の一部は少くとも１箇所において前記第１の半導体
層を貫通して表面に露呈し、該第１の半導体層と共に金
属電極により短絡されたショートゲート部を有し、前記
第４の半導体層の一部は少くとも１箇所において前記第
５の半導体層を貫通して裏面に露呈し、該第５の半導体
層と共に金属電極により短絡されたショートゲート部を
有すると共に、前記第２の半導体層と前記第３の半導体
層との第１の接合部分及び前記第４の半導体層と前記第
３の半導体層との第２の接合部分のうち、前記表面に露
呈した前記第２の半導体層の直下及び前記裏面に露呈し
た前記第４の半導体層の直下のそれそれの接合部の少く
とも１箇所が、前記第１又は第２の接合部分の他の接合
部分の耐圧に比して小なる低耐圧部分としたことを特徴
とするものである。
【０００７】そしてこれにより低耐圧部以外の接合の静
電容量の低減化を可能とすると同時に、更に低耐圧部の
小面積化により静電容量の一層の低減を図りうるように
して、保持電流ＩH が大であって耐圧ＶBO静電容量Ｃが
共に小さい、製造容易な集積回路化通信回路に好適する
サージ防護素子を提供しうるようにしたものである。次
に本発明の実施例について説明する。
電容量の低減化を可能とすると同時に、更に低耐圧部の
小面積化により静電容量の一層の低減を図りうるように
して、保持電流ＩH が大であって耐圧ＶBO静電容量Ｃが
共に小さい、製造容易な集積回路化通信回路に好適する
サージ防護素子を提供しうるようにしたものである。次
に本発明の実施例について説明する。
【０００８】
【実施例】図１は本発明の一実施例図であって、Ｐ1 Ｎ
2 Ｐ3 Ｎ4 の４層構造を有し、そのＰ 1 層の表面に露呈
されたＮ2 層をＰ1 層と共に金属電極Ｔ1 により短絡し
てショートゲート構造Ｆを形成する。またＮ2 層のＰ1
層貫通部Ｆ又はＦ´の少なくとも１箇所の直下の接合Ｊ
2 （Ｎ2 Ｐ3 の接合部）に耐圧ＶBOを決定する面積の小
さい低耐圧部Ｄを設け、更にＰ 3 層をＮ 4 層の表面に貫
通露呈させ、これをＮ 4 層と共に金属電極Ｔ 2 により短
絡して、金属電極Ｔ 1 側のショートゲート構造Ｆと等価
なショートゲート構造Ｈをもたせたもので、この素子は
以下のように動作する。
2 Ｐ3 Ｎ4 の４層構造を有し、そのＰ 1 層の表面に露呈
されたＮ2 層をＰ1 層と共に金属電極Ｔ1 により短絡し
てショートゲート構造Ｆを形成する。またＮ2 層のＰ1
層貫通部Ｆ又はＦ´の少なくとも１箇所の直下の接合Ｊ
2 （Ｎ2 Ｐ3 の接合部）に耐圧ＶBOを決定する面積の小
さい低耐圧部Ｄを設け、更にＰ 3 層をＮ 4 層の表面に貫
通露呈させ、これをＮ 4 層と共に金属電極Ｔ 2 により短
絡して、金属電極Ｔ 1 側のショートゲート構造Ｆと等価
なショートゲート構造Ｈをもたせたもので、この素子は
以下のように動作する。
【０００９】金属電極Ｔ1 からＮ4 層に設けた金属電極
Ｔ2 の方向に電圧を印加すると、接合Ｊ2 が逆バイア
ス、接合Ｊ3 （Ｐ3 Ｎ4 の接合部）が正バイアスされ、
印加電圧が低耐圧部Ｄの耐圧を越えると電流が流れ出
す。この電流は最初すべて低耐圧部Ｄを通って流れ、そ
の後ショートゲート構造Ｈに流れる。更に電流が増加す
ると図中点線矢印で示すｉe のようにＮ4 層からＰ3 層
へ電子の流入が起こり、更に電流が増加すると、接合Ｊ
1 においてＰ 1 層からＮ2 層への正孔の注入を引き起こ
す。即ち電流が増加すると低耐圧部Ｄで最初にオンにな
り、後に順次全面に拡がって図６（ｂ）により示した従
来のサイリスタ型防護素子と同様に動作する。次にオン
状態から電流が減少して保持電流以下になると従来と同
様にサージ防護素子は遮断状態になる。
Ｔ2 の方向に電圧を印加すると、接合Ｊ2 が逆バイア
ス、接合Ｊ3 （Ｐ3 Ｎ4 の接合部）が正バイアスされ、
印加電圧が低耐圧部Ｄの耐圧を越えると電流が流れ出
す。この電流は最初すべて低耐圧部Ｄを通って流れ、そ
の後ショートゲート構造Ｈに流れる。更に電流が増加す
ると図中点線矢印で示すｉe のようにＮ4 層からＰ3 層
へ電子の流入が起こり、更に電流が増加すると、接合Ｊ
1 においてＰ 1 層からＮ2 層への正孔の注入を引き起こ
す。即ち電流が増加すると低耐圧部Ｄで最初にオンにな
り、後に順次全面に拡がって図６（ｂ）により示した従
来のサイリスタ型防護素子と同様に動作する。次にオン
状態から電流が減少して保持電流以下になると従来と同
様にサージ防護素子は遮断状態になる。
【００１０】次に、図１（ａ）（ｂ）（ｃ）の各実施例
について説明する。図１（ａ）の例は金属電極Ｔ1 側の
ショートゲート構造Ｆの左右の２点において、Ｐ3 層を
Ｎ4 層の表面に貫通露呈させ、これをＮ4 層と共に金属
電極Ｔ2 により短絡して、金属電極Ｔ1 側のショートゲ
ート構造Ｆと等価なショートゲート構造Ｈをもたせて保
持電流ＩH の増大を図ったものである。この例では低耐
圧部Ｄが降伏すると、電流は最初図中の実線矢印のよう
に低耐圧部Ｄからショートゲート構造Ｈに流れて、Ｐ3
層の横方向抵抗ＲP による電圧降下を生じさせる。この
ため接合Ｊ3 はショートゲート構造Ｈより離れたところ
で順バイアスされて、図中点線矢印のような電子の注入
ｉe をひき起こす。この例では接合Ｊ3 が短絡されてい
るので逆導電型となる。
について説明する。図１（ａ）の例は金属電極Ｔ1 側の
ショートゲート構造Ｆの左右の２点において、Ｐ3 層を
Ｎ4 層の表面に貫通露呈させ、これをＮ4 層と共に金属
電極Ｔ2 により短絡して、金属電極Ｔ1 側のショートゲ
ート構造Ｆと等価なショートゲート構造Ｈをもたせて保
持電流ＩH の増大を図ったものである。この例では低耐
圧部Ｄが降伏すると、電流は最初図中の実線矢印のよう
に低耐圧部Ｄからショートゲート構造Ｈに流れて、Ｐ3
層の横方向抵抗ＲP による電圧降下を生じさせる。この
ため接合Ｊ3 はショートゲート構造Ｈより離れたところ
で順バイアスされて、図中点線矢印のような電子の注入
ｉe をひき起こす。この例では接合Ｊ3 が短絡されてい
るので逆導電型となる。
【００１１】図１（ｂ）の例は金属電極Ｔ1 側のショー
トゲート構造Ｆの直下に、ショートゲート構造Ｈを設け
て保持電流ＩH の増大を図ったものである。この場合に
は電流が図のようにＰ3 層内を拡がることにより、接合
Ｊ3 の逆バイアスを生じて電子の注入ｉe をひき起こす
ことにより動作する。なおこの場合図６（ｂ）に示すＩ
BOはやや増加する。また図１（ｃ）のものは図１（ａ）
において金属電極Ｔ 1 側にもショートゲート構造Ｆのほ
かに、複数個のショートゲート構造Ｆ´を設けて、保持
電流ＩH の更なる増大を図りうるようにした例であっ
て、図１（ｃ）の動作は図１（ａ）（ｂ）から容易に類
推できるので説明を省略する。
トゲート構造Ｆの直下に、ショートゲート構造Ｈを設け
て保持電流ＩH の増大を図ったものである。この場合に
は電流が図のようにＰ3 層内を拡がることにより、接合
Ｊ3 の逆バイアスを生じて電子の注入ｉe をひき起こす
ことにより動作する。なおこの場合図６（ｂ）に示すＩ
BOはやや増加する。また図１（ｃ）のものは図１（ａ）
において金属電極Ｔ 1 側にもショートゲート構造Ｆのほ
かに、複数個のショートゲート構造Ｆ´を設けて、保持
電流ＩH の更なる増大を図りうるようにした例であっ
て、図１（ｃ）の動作は図１（ａ）（ｂ）から容易に類
推できるので説明を省略する。
【００１２】
【他の実施例】次に図２（ａ）（ｂ）は以上説明した本
発明の基本構造を備えた、正逆サージに対応できる両方
向性複合素子の構成例である。図２（ａ）のものは２端
子であって、金属電極Ｔ1 ，Ｔ2 を被保護回路の線路間
に接続することにより使用されて、電圧の印加方向が金
属電極Ｔ1 からＴ2 の方向の場合左半分が主として動作
し、金属電極Ｔ2 からＴ1 への電圧の印加方向では右半
分が主として動作して保護を行う。なおこの例における
Ｈ1 ，Ｈ2 の部分はＦと等価的なショートゲート構造を
形成する。また図２（ｂ）のものは３端子であって、例
えば金属電極Ｔ1，Ｔ2 を線路に接続し、金属電極Ｔ3
を接地することによって使用されるが、その動作は従来
の３端子サイリスタの場合と同じであるので説明を省略
する。なお図２（ａ）（ｂ）では左右対称の場合を図示
しているが、要求に応じて非対称にすることもできる。
また各低耐圧部の耐圧を異ならせたり、一部の低耐圧部
を省略するなどの変形が可能である。
発明の基本構造を備えた、正逆サージに対応できる両方
向性複合素子の構成例である。図２（ａ）のものは２端
子であって、金属電極Ｔ1 ，Ｔ2 を被保護回路の線路間
に接続することにより使用されて、電圧の印加方向が金
属電極Ｔ1 からＴ2 の方向の場合左半分が主として動作
し、金属電極Ｔ2 からＴ1 への電圧の印加方向では右半
分が主として動作して保護を行う。なおこの例における
Ｈ1 ，Ｈ2 の部分はＦと等価的なショートゲート構造を
形成する。また図２（ｂ）のものは３端子であって、例
えば金属電極Ｔ1，Ｔ2 を線路に接続し、金属電極Ｔ3
を接地することによって使用されるが、その動作は従来
の３端子サイリスタの場合と同じであるので説明を省略
する。なお図２（ａ）（ｂ）では左右対称の場合を図示
しているが、要求に応じて非対称にすることもできる。
また各低耐圧部の耐圧を異ならせたり、一部の低耐圧部
を省略するなどの変形が可能である。
【００１３】以上においては説明を判り易くするため、
低耐圧部Ｄを模式的に示したが、次に拡散法（イオン注
入法でも同じ）による低耐圧部Ｄの具体的な構成例につ
いて説明する。図３の構造はＮ2 およびＮ+ 領域を、表
面からの不純物濃度の拡散によって作るようにしたもの
であって、Ｎ+ の表面不純物濃度を大、その拡散深さを
小、Ｎ2 の表面不純物濃度を小、その拡散深さを大にす
る。そしてＮ+ Ｐ3 接合部分Ｊ2 ' の不純物濃度傾斜
を、Ｎ2 Ｐ3 接合部分Ｊ2 のそれに比べて大にして、接
合Ｊ2 部の耐圧に比べて接合Ｊ2 ' 部分の耐圧を低下さ
せたもので、この構造ではＮ2 Ｎ+ が金属電極Ｔ1 によ
ってＰ1 層と短絡されているため、図１，図２に示した
低耐圧部Ｄが形成される。
低耐圧部Ｄを模式的に示したが、次に拡散法（イオン注
入法でも同じ）による低耐圧部Ｄの具体的な構成例につ
いて説明する。図３の構造はＮ2 およびＮ+ 領域を、表
面からの不純物濃度の拡散によって作るようにしたもの
であって、Ｎ+ の表面不純物濃度を大、その拡散深さを
小、Ｎ2 の表面不純物濃度を小、その拡散深さを大にす
る。そしてＮ+ Ｐ3 接合部分Ｊ2 ' の不純物濃度傾斜
を、Ｎ2 Ｐ3 接合部分Ｊ2 のそれに比べて大にして、接
合Ｊ2 部の耐圧に比べて接合Ｊ2 ' 部分の耐圧を低下さ
せたもので、この構造ではＮ2 Ｎ+ が金属電極Ｔ1 によ
ってＰ1 層と短絡されているため、図１，図２に示した
低耐圧部Ｄが形成される。
【００１４】以上本発明の各種実施例について述べた
が、次に実際的なサージ防護素子の構造例について説明
する。図４（ａ）（ｂ）の例は図３に対応できる両方向
複合素子の、平面図とそのＡ−Ａ’部断面図であって、
表面からの拡散法により中央部に低耐圧部Ｄを形成し、
表裏面に低耐圧部Ｄを包囲するようにショートゲート部
Ｆ（図中実線表示）およびＨ（図中点線表示）を交互に
配置したものである。なお図中に示す低耐圧部Ｄの中心
から表面側のショートゲート構造Ｈまでの距離Ｌ1 と、
ショートゲート構造Ｈから周辺部までの距離Ｌ2 を選定
して、最終のターンオフ位置を適切に選定する。
が、次に実際的なサージ防護素子の構造例について説明
する。図４（ａ）（ｂ）の例は図３に対応できる両方向
複合素子の、平面図とそのＡ−Ａ’部断面図であって、
表面からの拡散法により中央部に低耐圧部Ｄを形成し、
表裏面に低耐圧部Ｄを包囲するようにショートゲート部
Ｆ（図中実線表示）およびＨ（図中点線表示）を交互に
配置したものである。なお図中に示す低耐圧部Ｄの中心
から表面側のショートゲート構造Ｈまでの距離Ｌ1 と、
ショートゲート構造Ｈから周辺部までの距離Ｌ2 を選定
して、最終のターンオフ位置を適切に選定する。
【００１５】図５（ａ）（ｂ）は低耐圧部Ｄを素子の周
辺にめぐらし、中央部に表面側のショートゲート構造Ｆ
（図中実線表示）を設け、これを囲むように裏面側のシ
ョートゲート構造Ｈ（図中点線表示）を設けた例であ
る。以上本発明について説明したが、本発明の範囲内に
おいて各種の構造，形状，各部の相対的配置をもたせた
素子を作ることができ、また製造に当たって公知の技術
を利用しうる。また更に素子の信頼度の向上のための各
種の公知の構造を採用できる。また以上の実施例ではＰ
1 Ｎ2 Ｐ3 Ｎ4 の構造について説明したが、導電型を逆
にしてもよいことは云うまでもない。
辺にめぐらし、中央部に表面側のショートゲート構造Ｆ
（図中実線表示）を設け、これを囲むように裏面側のシ
ョートゲート構造Ｈ（図中点線表示）を設けた例であ
る。以上本発明について説明したが、本発明の範囲内に
おいて各種の構造，形状，各部の相対的配置をもたせた
素子を作ることができ、また製造に当たって公知の技術
を利用しうる。また更に素子の信頼度の向上のための各
種の公知の構造を採用できる。また以上の実施例ではＰ
1 Ｎ2 Ｐ3 Ｎ4 の構造について説明したが、導電型を逆
にしてもよいことは云うまでもない。
【００１６】
【発明の効果】以上の説明から明らかなように本発明に
よれば、通信機回路などこの種低圧弱電回路のサージ防
護に特に好適する、低耐圧であって静電容量小、しかも
保持電流の大なるサージ防護素子を提供しうる。
よれば、通信機回路などこの種低圧弱電回路のサージ防
護に特に好適する、低耐圧であって静電容量小、しかも
保持電流の大なるサージ防護素子を提供しうる。
【図１】本発明の一実施例の説明図である。
【図２】本発明の他の実施例の説明図である。
【図３】本発明における低耐圧部の構成例を示す説明図
である。
である。
【図４】低耐圧部を中心に設置させた本発明の両方向複
合素子の具体的構成例の説明図である。
合素子の具体的構成例の説明図である。
【図５】低耐圧部を周辺に位置させた本発明の両方向複
合素子の具体的構成例の説明図である。
合素子の具体的構成例の説明図である。
【図６】従来のサージ防護素子の説明図である。
Ｚ サージ防護素子 Ｌ 線路 Ｇ 被保護回路 ＶBO 耐圧 ＩH 保持電流 Ｅ 直流電源電圧 Ｒ 線路抵抗 Ｃ 静電容量 Ｐ1 Ｎ2 Ｐ3 Ｎ4 半導体層 Ｊ1 Ｊ2 Ｊ3 接合 Ｄ 低耐圧部 Ｆ，Ｆ’，Ｈ，Ｈ’ ショートゲート構造
Claims (2)
- 【請求項１】 第１の導電型を有する第１の半導体層と
第２の導電型を有する第２の半導体層と第１の導電型を
有する第３の半導体層と第２の導電型を有する第４の半
導体層とが積層された４層構造のサージ防護素子におい
て、 前記第２の半導体層の一部が少くとも１箇所において前
記第１の半導体層を貫通して表面に露呈して、該第１の
半導体層と共に金属電極により短絡されたショートゲー
ト部を有すると共に、前記第２の半導体層と前記第３の
半導体層との接合部分のうち前記表面に露呈した前記第
２の半導体層の直下の接合部分の逆方向耐圧を、前記接
合部分の他の接合部分の逆方向耐圧に比して小なる低耐
圧部分とし、かつ前記第３の半導体層の一部が少くとも
１箇所において前記第４の半導体層を貫通して裏面に露
呈して該第４の半導体層と共に金属電極により短絡され
たショートゲート部を有することを特徴とするサージ防
護素子。 - 【請求項２】 第１の導電型を有する第１の半導体層と
第２の導電型を有する第２の半導体層と第１の導電型を
有する第３の半導体層と第２の導電型を有する第４の半
導体層と第１の導電型を有する第５の半導体層とが積層
され、かつ一面の前記第１の半導体層は一方の片側部分
に形成され他面の前記第５の半導体層は他方の片側部分
に形成された５層構造のサージ防護素子において、 前記第２の半導体層の一部は少くとも１箇所において前
記第１の半導体層を貫通して表面に露呈し、該第１の半
導体層と共に金属電極により短絡されたショートゲート
部を有し、前記第４の半導体層の一部は少くとも１箇所
において前記第５の半導体層を貫通して裏面に露呈し、
該第５の半導体層と共に金属電極により短絡されたショ
ートゲート部を有すると共に、前記第２の半導体層と前
記第３の半導体層との第１の接合部分及び前記第４の半
導体層と前記第３の半導体層との第２の接合部分のう
ち、前記表面に露呈した前記第２の半導体層の直下及び
前記裏面に露呈した前記第４の半導体層の直下のそれそ
れの接合部の少くとも１箇所が、前記第１又は第２の接
合部分の他の接合部分の耐圧に比して小なる低耐圧部分
としたことを特徴とするサージ防護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211317A JP3043852B2 (ja) | 1991-07-30 | 1991-07-30 | サージ防護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211317A JP3043852B2 (ja) | 1991-07-30 | 1991-07-30 | サージ防護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536978A JPH0536978A (ja) | 1993-02-12 |
| JP3043852B2 true JP3043852B2 (ja) | 2000-05-22 |
Family
ID=16603950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211317A Expired - Fee Related JP3043852B2 (ja) | 1991-07-30 | 1991-07-30 | サージ防護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043852B2 (ja) |
-
1991
- 1991-07-30 JP JP3211317A patent/JP3043852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536978A (ja) | 1993-02-12 |
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