JPS63228309A

JPS63228309A - 半導体集積回路

Info

Publication number: JPS63228309A
Application number: JP6326487A
Authority: JP
Inventors: Yasuo Osawa; 大沢　靖男; Takao Izumida; 和泉田　孝夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-18
Filing date: 1987-03-18
Publication date: 1988-09-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体集積回路に係り、特に出力用トランジス
タまたはこれを用いた回路を過電圧から保護するための
採掘回路を内蔵した半導体集積回路に関する。

（従来の技術）従来、半導体集積回路において、出力用トランジスタに
耐圧以上の過電圧が加わった場合に破損から保護するた
めには、第６図（＆）に下すように出力用ＭＯＳトラン
ジスタ６１のドレイン●ンース間にツェナーダイオード
６２を接続したシ，第６図（ｂ）に示すように出力用パ
イポーラトランソスタ６３のコレクタ・ペース間にツェ
ナーダイオード６４を接続している。また、出力用トラ
ンゾスタを用いた出力回路を過電圧から保護するために
は、第７図（、）に示すように出力前回路７ノに並列に
過電圧保護用のツェナーダイオード７２を接続したシ、
第７図（ｂ）に示すように出力回路７１に並列に過電圧
検出用のツェナーダイオード７３．抵抗７４．７５およ
び過電圧保護用のサイリスタ７６を設けている。しかし
、上記したように過電圧保護用のツェナーダイオード６
２，６４．７２’ｆ用いることは、所望のツェナー電圧
を得るためには集積回路に作シ込むプロセスにおける不
純物濃度制御が困難であり、プロセスも複雑になるとい
う問題点がある。また、前記したようにサイリスタ７６
を用いることは、集積回路化に際してプロセスが複雑に
なシ、集積回路化が困難であり、しかも過電圧検出によ
って一部オンになった後でリセツトさせるためには電源
をオフにする必要があった。

（発明が解決しようとする問題点）本発明は、上記したように出力用トランゾスタと同一半
導体チップ上に過電圧保護用のツェナーダイオードやサ
イリスタを作シ込むことに伴いプロセスの複雑化をきた
し、サイリスタのリセット操作を必要とするという問題
点を解決すべくなされたもので、プロセスの複雑化をき
たすことなく、リセット操作が不要な過電圧保護回路を
出力用トランジスタと同一チップ上に形成し得る半導体
集積回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明の半導体集積回路は、複数個形成されタトランク
スタ・ユニット・セルのうちの一部ヲ出力用トランジス
タとして用い、ｒＡ！りのトランゾスタ・ユニット・セ
ルの少なくとも一部を上記出力用トランゾスタあるいは
これを用いた出力回路を過電圧から保護する過電圧保護
用トランゾスタに用いてなることを特徴とする。

（作用）出力用トランゾスタを形成するためのプロセスで同時に
形成される複数のトランゾスタ・ユニット・セルの一部
を用いて過電圧保護を行うことが可能であり、過電圧保
護用のツェナーダイオード、サイリスタを作シ込まなく
て済むのでプロセスの複雑化をきたすことはなく、集積
回路化が容易である。

（実施例）以下１図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は半導体集積回路の一部を示しておシ、１は出力
用ＭＯＳトランソスタであり、その両端（ドレイン、ソ
ース）の出力端子を２，３で示している。４は上記出力
端子２，３間で上記ｙＤＳトランノスタ１に並列接続さ
れた並列回路、５は上記ＭＯ８）ランソスタ１を駆動す
るための駆動回路、６は上記ＭＯ８）ランノスタ１の一
端、たとえば高電位側の出力端子２に過電圧が印加した
ときを検出するだめの過電圧検出回路、７は所定の基準
電圧を発生する基準電圧源、８は上記過電圧検出回路６
の検出電圧と上記基準電圧源７の基準電圧とを大小比較
する電圧比較器（誤差増幅器）、９は上記電圧比較器８
の所定の比較出力（本例では過電圧検出出力〉基準電圧
のときの比較結果）によυオン駆動される過電圧保護用
ＭＯ８）ランノスタであって、前記出力端子２，３間で
出力用ＭＯＳトランソスタ１に並列に接続されている。

この過電圧保護用ＭＯ８）ランゾスタ９および出力用Ｍ
ＯＳトランゾスタ１は、同じプロセスで形成された複数
のＭＯＳトランノスタ・ユニット・セルのうちの相異な
る一部のユニット・セルが用いられており、通常は出力
用ＭＯ８）ランソスタ１は複数のユニット・セルが並列
接続される。

上記半導体集積回路においては、過′１圧印加時に過電
圧保護用ＭＯ８）ランソスタ９がオンになり。

出力用ＭＯＳトランノスタ１および並列回路４が破損か
ら保護される。上記過電圧が印加されなくなると、つま
シ定常状態へ回復すると、リセット操作を必要とせずに
過電圧保護回路は初期状態（保護持機状態）に復帰する
。

このように、出力用ＭＯＳトランクスタと同一チップ上
に形成されている保護用ＭＯ８）ランソスタによって過
電圧保護が行われるので、従来必要とされた過電圧保護
用のツェナーダイオードやサイリスタが不要になシ、プ
ロセスが簡単であシ、集積回路化が容易になり、しかも
過電圧保護のだめの外付は部品は不要である・なお、上記過電圧検出回路６、基準電圧源７゜電圧比較
器８によって過電圧検出値（設定値）を任意に設定でき
るが、これらを第２図に示すように過電圧検出用のツェ
ナーダイオード１０および抵抗１ノに置換すれば構成は
至って簡単になる。

なお、本発明は上記実施例に限られるものではなく、種
々の変形実施が可能である。即ち、第３図に示す集積回
路においては、第１図に示した集積回路に比べて出力端
子２．３間に出力用Ｍ、）Ｓ）ランソスタ１に直列に負
荷回路３０が押入されている点が異なシ、その他は同じ
であるので第１図中と同一符号を付している。この集積
回路によれば、出力用ＭＯＳトランソスタ１と負荷回路
３０とからなる出力回路および並列回路４を過電圧から
保護することが可能になる。また、第４図に示す集積回
路は、たとえばＮＰＮ形のパイポーラトランソスタ４１
．４２を出力用、過電圧保護用として用いており、外部
の駆動回路からの駆動入力が入力端子４３を経て出力用
トランジスタ４ノのペースに供給され、並列回路が省略
されている点が前記第１図の集積回路と異なっている。

また、第５図に示す集積回路は、絶縁ｒ−ト型バイボー
ラトランノスタ（ＩＧＢＴ　）５１　、５２を出力用、
過電圧保護用として用いている点が第４図の集積回路と
異なっている。

口発明の効果］上述したように本発明の半導体集積回路によれば、プロ
セスの複雑化をきたすことヲ＜、リセット操作が不要な
過電圧保護回路を出力用トランゾスタと同一チップ上に
形成することが可能になり、しかも出力用トランノスタ
単体のみならず出力用トランゾスタを用いた出力用回路
に対しても過電圧保護を行うことが可能になる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示す回路
図、第２図は第１図の回路の変形例を示す回路図、第３
図乃至第５図はそれぞれ他の実施例を示す回路図、第６
図（ａ）　＃　（ｂ）および第７図（ａ）。（ｂ）はそれぞれ従来の半導体集積回路を示す回路図で
ある。１．４１．５１・・・出力用トランゾスタ、９゜４２．
５２・・・過電圧保護用トランゾスタ。出願人代理人　　弁理士　鈴　江　武　彦第　１　ズ第２図第３図Ｊ第４図（ａ）第（ａ）第第５図（ｂ）６図（ｂ）７図

Claims

【特許請求の範囲】

（１）複数個形成されたトランジスタ・ユニット・セル
のうちの一部を出力用トランジスタとして用い、残りの
トランジスタ・ユニット・セルの少なくとも一部を上記
出力用トランジスタあるいはこれを用いた出力回路を過
電圧から保護する過電圧保護用トランジスタに用いてな
ることを特徴とする半導体集積回路。
（２）前記トランジスタ・ユニット・セルはＭＯＳトラ
ンジスタであることを特徴とする前記特許請求の範囲第
１項記載の半導体集積回路。
（３）前記トランジスタ・ユニット・セルはバイポーラ
トランジスタであることを特徴とする前記特許請求の範
囲第１項記載の半導体集積回路。
（４）前記トランジスタ・ユニット・セルは絶縁ゲート
型バイポーラトランジスタであることを特徴とする前記
特許請求の範囲第１項記載の半導体集積回路。
（５）前記過電圧保護用トランジスタは、前記出力用ト
ランジスタもしくはこれを用いた出力回路に並列に接続
されていることを特徴とする前記特許請求の範囲第１項
乃至第４項のいずれか１項に記載の半導体集積回路。