JPS58161375A - 絶縁ゲ−ト形電界効果半導体集積回路の入力保護回路 - Google Patents
絶縁ゲ−ト形電界効果半導体集積回路の入力保護回路Info
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- JPS58161375A JPS58161375A JP57044111A JP4411182A JPS58161375A JP S58161375 A JPS58161375 A JP S58161375A JP 57044111 A JP57044111 A JP 57044111A JP 4411182 A JP4411182 A JP 4411182A JP S58161375 A JPS58161375 A JP S58161375A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は絶縁ゲート形電界効果半導体集積回路の入力
保護回路に関する。
保護回路に関する。
第１図は従来の絶縁ゲート形電界効果半導体年槓回路の
１つである０−ＭＯ８集権回路の入“ガ保護回路を示す
図で、同図（Ａ）はその断面図、同図（１３）は同図（
Ａ）に対する等価回路である。同図（Ａ）において被保
護絶縁ゲート形電界効果トランジスタ１３を内蔵するＮ
形半導体基板１０に形成されたＰウエル１１中にｎ領域
１２が形成され、このＰウエル１１とｎ領域１２とのＰ
Ｎ接合により同図（Ｂｌに示すダイオードＤ１が形成さ
れる。また、同図＋Ａ．）あるいはＦＢ）においてＲｉ
は入力端Ｉｎからの入力゛緩圧を受は入れる入力抵抗、
ｒｂはダイオードＤ１と接地との間において、Ｐウエル
１１内に生じる横方向抵抗を示す拡散抵抗である。また
図中ａ点はトランジスタ１３のゲートに接続されている
。そして、第１図（Ａ）あるいは（Ｂｌにより示された
入力保護回路の入力端ＩＮに大きなザージ電圧が入力さ
れると、ダイオードＤ，がブレークダウンしてａ点の電
位を一旦そのブレークダウン電圧まで下げてトランジス
タ１３のゲートを保護するように働くが、その際に抵抗
ｒｂ が存在するため、とのｒｂの両端に上昇電圧が発
生し、ａ点の電位が第３図の曲線−１に示すように上昇
する。そしてこのａ点の電位が、上記トランジスタ１３
のゲート破壊゛４圧以上に上昇することが多い。
１つである０−ＭＯ８集権回路の入“ガ保護回路を示す
図で、同図（Ａ）はその断面図、同図（１３）は同図（
Ａ）に対する等価回路である。同図（Ａ）において被保
護絶縁ゲート形電界効果トランジスタ１３を内蔵するＮ
形半導体基板１０に形成されたＰウエル１１中にｎ領域
１２が形成され、このＰウエル１１とｎ領域１２とのＰ
Ｎ接合により同図（Ｂｌに示すダイオードＤ１が形成さ
れる。また、同図＋Ａ．）あるいはＦＢ）においてＲｉ
は入力端Ｉｎからの入力゛緩圧を受は入れる入力抵抗、
ｒｂはダイオードＤ１と接地との間において、Ｐウエル
１１内に生じる横方向抵抗を示す拡散抵抗である。また
図中ａ点はトランジスタ１３のゲートに接続されている
。そして、第１図（Ａ）あるいは（Ｂｌにより示された
入力保護回路の入力端ＩＮに大きなザージ電圧が入力さ
れると、ダイオードＤ，がブレークダウンしてａ点の電
位を一旦そのブレークダウン電圧まで下げてトランジス
タ１３のゲートを保護するように働くが、その際に抵抗
ｒｂ が存在するため、とのｒｂの両端に上昇電圧が発
生し、ａ点の電位が第３図の曲線−１に示すように上昇
する。そしてこのａ点の電位が、上記トランジスタ１３
のゲート破壊゛４圧以上に上昇することが多い。
このため、保護用のダイオードＤ１を用いているにも拘
わらず、上記抵抗ｒｂの形番な受けて上記半導体集積回
路の破壊をまねき、本来の保護回路の役割を果し得ない
という欠点があった。
わらず、上記抵抗ｒｂの形番な受けて上記半導体集積回
路の破壊をまねき、本来の保護回路の役割を果し得ない
という欠点があった。
この発明は上記の点に鍾みてなされたもので、その目的
は大きなサージ電圧が加わった場合でもその保護特性を
良くするようにした絶縁ゲート形電界効果半橋体集積回
路の保護回路を提供することにある。
は大きなサージ電圧が加わった場合でもその保護特性を
良くするようにした絶縁ゲート形電界効果半橋体集積回
路の保護回路を提供することにある。
被保護絶縁ゲート形電界効果トランジスタを内蔵する集
積回路用半導体基板にラテラルトランジスタを設け、こ
のラテラルトランジスタのコレクタまたはエミッタのい
ずれか一方をベースと共に接地し、他方を上記電界効果
トランジスタのゲート及び回路入力端に接続することを
特徴とする。
積回路用半導体基板にラテラルトランジスタを設け、こ
のラテラルトランジスタのコレクタまたはエミッタのい
ずれか一方をベースと共に接地し、他方を上記電界効果
トランジスタのゲート及び回路入力端に接続することを
特徴とする。
ｖ下、図面を参照してこの発明の一実施例を説明する。
第２回国は絶縁ゲート形電界効果半導体年積回路の１つ
である０−ＭＯ８集積回路の入力保護回路を示す断面図
、同図（Ｂｌは同回国の断面図の等価回路である。まず
、第２図（Ａ）において、被保護絶縁ゲート形電界効果
トランジスタ２４を内蔵するＮ形半導体基板２０に形成
されたＰウェル２１をペース領域として利用し、この中
にコレクタ領域（またはエミッタ）として用いられるｎ
領域２２、エミッタ領域（またはコレクタ）として用い
られるｎ領域２３を拡散してＮＰＮ形のラテラルトラン
ジスタＴが形成されている。また、同回国に示すように
ペースとしてのＰウェル２１とエミッタとしてのｎ領域
２３はともに接地され、コレクタとしてのｎ領域２２は
ｂ点を通じて電界効果トランジスタ２４のゲート及び抵
抗Ｒｉを通じて入力端子ＩＮに夫々接続されている。
である０−ＭＯ８集積回路の入力保護回路を示す断面図
、同図（Ｂｌは同回国の断面図の等価回路である。まず
、第２図（Ａ）において、被保護絶縁ゲート形電界効果
トランジスタ２４を内蔵するＮ形半導体基板２０に形成
されたＰウェル２１をペース領域として利用し、この中
にコレクタ領域（またはエミッタ）として用いられるｎ
領域２２、エミッタ領域（またはコレクタ）として用い
られるｎ領域２３を拡散してＮＰＮ形のラテラルトラン
ジスタＴが形成されている。また、同回国に示すように
ペースとしてのＰウェル２１とエミッタとしてのｎ領域
２３はともに接地され、コレクタとしてのｎ領域２２は
ｂ点を通じて電界効果トランジスタ２４のゲート及び抵
抗Ｒｉを通じて入力端子ＩＮに夫々接続されている。
次に動作を説明する。従来のようにＰウェル２１中に拡
散抵抗ｒｂが存在することにはなるが、本発明ではラテ
ラルトランジスタ構造を取り入れているため入力端子Ｉ
Ｎに大きなサージ電圧が加わっても、Ｐウェル中の拡散
抵抗ｒｂの効果によりラテラルトランジスタＴが動作し
、電流はベース−エミッタ間に多く滑れるため、抵抗「
ｂの存在は無視でき、従来の如く抵抗ｒｂ両端に不所望
な上昇電圧が生じることはない。従ってｂ点の電位はト
ランジスタＴの動作により第３図の曲線−２により示さ
れるようにほぼ一定した値を保ち、殆んど上昇しない。
散抵抗ｒｂが存在することにはなるが、本発明ではラテ
ラルトランジスタ構造を取り入れているため入力端子Ｉ
Ｎに大きなサージ電圧が加わっても、Ｐウェル中の拡散
抵抗ｒｂの効果によりラテラルトランジスタＴが動作し
、電流はベース−エミッタ間に多く滑れるため、抵抗「
ｂの存在は無視でき、従来の如く抵抗ｒｂ両端に不所望
な上昇電圧が生じることはない。従ってｂ点の電位はト
ランジスタＴの動作により第３図の曲線−２により示さ
れるようにほぼ一定した値を保ち、殆んど上昇しない。
以上詳述したようにこの発明によれば、絶縁ゲート形電
界効果半導体集積回路の入力保護回路としてラテラルト
ランジスタ構造を用い、そのペースとエミッタ（または
コレクタ）を共に接地し、そのコレクタ（またはエミッ
タ）を回ン、レスタのゲートに接続するようにしたので
、大きなサージ電圧が入力された場合でも拡散抵抗ｒｂ
の存在にかかわらず、一定の低い保護電圧に保つことが
でき、番わめて良好な保護特性を得ることができる。
界効果半導体集積回路の入力保護回路としてラテラルト
ランジスタ構造を用い、そのペースとエミッタ（または
コレクタ）を共に接地し、そのコレクタ（またはエミッ
タ）を回ン、レスタのゲートに接続するようにしたので
、大きなサージ電圧が入力された場合でも拡散抵抗ｒｂ
の存在にかかわらず、一定の低い保護電圧に保つことが
でき、番わめて良好な保護特性を得ることができる。
第１図（Ａ）は従来の集積回路の入力保護回路の構造を
示す断面図、同図（Ｂ）は同回国の等価回路、第２図体
）はこの発明の一実施例を示す集積回路、の入力保護回
路の構造を示す断面図、同図（Ｂ） ｆ−１同図囚の等
価回路、第３図は入力保護回路のＶ−Ｉ特性を示す図で
ある。 １０．２０・・・ｎ形半導体基板、１１．２１・・・Ｐ
ウェル、１２，２２．２３・・−ｎ領域、１３゜２４・
・・被保護絶縁ゲート形電界効果トランジスタ、Ｔ・・
・保護用ラテラルトランジスタ。
示す断面図、同図（Ｂ）は同回国の等価回路、第２図体
）はこの発明の一実施例を示す集積回路、の入力保護回
路の構造を示す断面図、同図（Ｂ） ｆ−１同図囚の等
価回路、第３図は入力保護回路のＶ−Ｉ特性を示す図で
ある。 １０．２０・・・ｎ形半導体基板、１１．２１・・・Ｐ
ウェル、１２，２２．２３・・−ｎ領域、１３゜２４・
・・被保護絶縁ゲート形電界効果トランジスタ、Ｔ・・
・保護用ラテラルトランジスタ。
Claims (1)
- 被保護絶縁ゲート形電界効果トランジスタを内蔵する集
積回路用半導体基板にラテラルトランジスタを設け、こ
のラテラルトランジスタのコレクタまだはエミッタのい
ずれか一方ヲベースと共に接地し、伸方を上記電界効果
トランジスタのゲート及び回路入力端に接続することを
特徴とする絶縁ゲート形電界効果半導体集積回路の入力
保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044111A JPS58161375A (ja) | 1982-03-19 | 1982-03-19 | 絶縁ゲ−ト形電界効果半導体集積回路の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044111A JPS58161375A (ja) | 1982-03-19 | 1982-03-19 | 絶縁ゲ−ト形電界効果半導体集積回路の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161375A true JPS58161375A (ja) | 1983-09-24 |
Family
ID=12682495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57044111A Pending JPS58161375A (ja) | 1982-03-19 | 1982-03-19 | 絶縁ゲ−ト形電界効果半導体集積回路の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161375A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196913A (en) * | 1988-07-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Input protection device for improving of delay time on input stage in semi-conductor devices |
| EP0680090A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Protection device against electrostatic discharges |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
-
1982
- 1982-03-19 JP JP57044111A patent/JPS58161375A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196913A (en) * | 1988-07-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Input protection device for improving of delay time on input stage in semi-conductor devices |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5949109A (en) * | 1990-11-30 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| EP0680090A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Protection device against electrostatic discharges |
| US5545910A (en) * | 1994-04-13 | 1996-08-13 | Winbond Electronics Corp. | ESD proctection device |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
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